TWI656743B

TWI656743B - 取樣相位調整裝置及其調整方法

Info

Publication number: TWI656743B
Application number: TW106135962A
Authority: TW
Inventors: 陳昱竹; 康文柱; 潘辰陽
Original assignee: 創意電子股份有限公司; 台灣積體電路製造股份有限公司
Priority date: 2017-10-19
Filing date: 2017-10-19
Publication date: 2019-04-11
Also published as: TW201918029A

Abstract

本發明為一種取樣相位調整裝置及其調整方法。取樣相位調整裝置包括反饋加算器、可適性等化單元、時脈資料回復電路、資料裁剪器、誤差裁剪器、取樣計算單元及致能電路。調整方法如下：資料裁剪器與誤差裁剪器從反饋加算器接收疊加訊號，並分別產生資料訊號與誤差訊號。可適性等化單元分別提供回授等化訊號給反饋加算器以及提供參考訊號給誤差裁剪器。取樣計算單元依據資料訊號與誤差訊號產生取樣調整訊號。時脈資料回復電路依據取樣調整訊號與資料訊號用以輸出並調整時脈訊號。致能電路交替致能可適性等化單元與取樣計算單元。

Description

取樣相位調整裝置及其調整方法

本發明是有關於一種取樣裝置與取樣方法，且特別是有關於一種取樣相位調整裝置與取樣相位調整方法。

SerDes是串列器(SERializer)與解串器(DESerializer)的簡稱。它是一種主流的時分多工(TDM)、點對點(P2P)的串列通信技術。即在發送端多路低速並行信號被轉換成高速串列信號，經過傳輸媒體，最後在接收端高速串列信號重新轉換成低速並行信號。

如第1圖所示，眼圖(eye pattern)可用來呈現接收端的數位訊號，而以資料速度來觸發水平的更新，在許多不同的編碼系統下，眼圖看來會像幾個並排在一起的眼睛。

然而，兩邊界(edge)之間的眼睛形狀不見得總是對稱的，這意味著兩邊界中間的位置並不是訊號雜訊比(SNR)最高之處。在現代的SerDes設計，如何尋找最佳的採樣相位以改善位元誤碼率(BER)，便成為一個重要課題。

本發明提出一種取樣相位調整裝置與取樣相位調整方法，以解決先前技術的問題。

在本發明的一實施例中，本發明所提出的取樣相位調整裝置包含反饋加算器、可適性等化單元、時脈資料回復電路、資料裁剪器、誤差裁剪器、取樣計算單元及致能電路。反饋加算器接收一輸入訊號與一回授等化訊號以產生一疊加訊號。可適性等化單元用以產生回授等化訊號與一第一參考訊號。時脈資料回復電路用以提供一第一時脈訊號。誤差裁剪器根據第一時脈訊號和第一參考訊號裁剪疊加訊號，以產生一誤差訊號。資料裁剪器根據第一時脈訊號與一第二參考訊號裁剪該疊加訊號，以產生一資料訊號。取樣計算單元依據資料訊號與誤差訊號計算出一取樣調整訊號，並將取樣調整訊號送至時脈資料回復電路。藉此，時脈資料回復電路係依據取樣調整訊號與資料訊號，用以調整第一時脈訊號的相位。致能電路用以交替發送一致能訊號至可適性等化單元與取樣計算單元，使可適性等化單元與取樣計算單元交替運作。

在本發明的一實施例中，本發明所提出的方法包含以下步驟：藉由一反饋加算器運算一輸入訊號與一回授等化訊號，以產生一疊加訊號。藉由一可適性等化單元以運算產生回授等化訊號與一第一參考訊號。藉由一時脈資料回復電路運算產生一第一時脈訊號。藉由一誤差裁剪器根據第一時脈訊號和第一參考訊號裁剪疊加訊號，以產生一誤差訊號。藉由一資料裁剪器根據第一時脈訊號與一第二參考訊號裁剪疊加訊號，以產生一資料訊號。藉由一取樣計算單元根據資料訊號與誤差訊號計算出一取樣調整訊號，以使時脈資料回復電路根據取樣調整訊號與資料訊號調整第一時脈訊號的相位。藉由一致能電路交替發送一致能訊號至可適性等化單元與取樣計算單元，使可適性等化單元與取樣計算單元交替運作。

綜上所述，本發明之技術方案與現有技術相比具有明顯的優點和有益效果。藉由本發明的取樣相位調整裝置與取樣相位調整方法，自動調整最佳的資料取樣相位，從而改善位元誤碼率。

以下將以實施方式對上述之說明作詳細的描述，並對本發明之技術方案提供更進一步的解釋。

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下：

100‧‧‧取樣相位調整裝置

102‧‧‧可變增益放大器

104‧‧‧連續時間線性等化器

106‧‧‧反饋加算器

108‧‧‧邊緣裁剪器

110‧‧‧資料裁剪器

112‧‧‧誤差裁剪器

114‧‧‧時脈資料回復電路

116‧‧‧係數計算電路

117‧‧‧可適性等化單元

118‧‧‧等化電路

120‧‧‧取樣計算單元

180‧‧‧致能電路

210‧‧‧相位調整計算電路

220‧‧‧累加電路

400‧‧‧眼圖

510‧‧‧檢測器

512‧‧‧模式比較器

514‧‧‧多工器

520‧‧‧運算器

530‧‧‧多工器

540‧‧‧D型正反器

610‧‧‧積分器

620‧‧‧比較器

630‧‧‧回授路徑

700‧‧‧取樣相位調整方法

S701、S702、S703、S704、S705、S706、S707‧‧‧步驟

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖是一種眼圖；第2圖是依照本發明一實施例之一種取樣相位調整裝置的方塊圖；第3圖是依照本發明一實施例之一種取樣計算單元的方塊圖；第4圖是依照本發明一實施例之一種資料訊號的波形圖；第5圖是依照本發明一實施例之一種眼圖；第6圖是依照本發明一實施例之一種相位調整計算電路的方塊圖；第7圖是依照本發明一實施例之一種累加電路的方塊圖；第8圖是依照本發明一實施例之一種參考位準的時序圖；以及第9圖是依照本發明一實施例之一種取樣相位調整方法的流程圖。

為了使本發明之敘述更加詳盡與完備，可參照所附之圖式及以下所述各種實施例，圖式中相同之號碼代表相同或相似之元件。另一方面，眾所週知的元件與步驟並未描述於實施例中，以避免對本發明造成不必要的限制。

請參照第2圖，第2圖是依照本發明一實施例之一種取樣相位調整裝置100的方塊圖。取樣相位調整裝置100可被設置在傳輸系統的接收模組中。如第2圖所示，取樣相位調整裝置100包含一反饋加算器106、一資料裁剪器(data slicer)110、一誤差裁剪器(error slicer)112、一時脈資料回復電路114、一可適性等化單元117、一取樣計算單元器120和一致能電路180。

復參照第2圖。反饋加算器106耦接於輸入端(未標示)與可適性等化單元117，從輸入端接收一輸入訊號S_X，從可適性等化單元117接收一回授等化訊號S_F。反饋加算器106用以因應回授等化訊號S_F和輸入訊號S_X以產生一疊加訊號S_Y。進一步來說，反饋加算器106可包含正輸入端、負輸入端和輸出端，其中正輸入端用以接收輸入訊號S_X，且負輸入端用以接收回授等化訊號S_F。反饋加算器106藉由將輸入訊號S_X減去回授等化訊號S_F來產生且輸出疊加訊號S_Y。

資料裁剪器110耦接至反饋加算器106的輸出端，其中資料裁剪器110根據第一時脈訊號CLK1和一固定的參考訊號V_F(例如0伏特)裁剪疊加訊號S_Y，用以產生資料訊號S_D。進一步來說，資料裁剪器110操作於第一時脈訊號CLK1以對疊加訊號S_Y進行取樣，並且判別取樣的邏輯值而據以產生資料訊號S_D。舉例而言，資料裁剪器110比較疊加訊號S_Y的每一取樣與參考訊號V_F，以判別疊加訊號S_Y的每一取樣是否大於參考訊號V_F。若疊加訊號S_Y的取樣大於參考訊號V_F，則資料裁剪器110將疊加訊號S_Y的取樣設為等於邏輯"1"；反之，資料裁剪器110疊加訊號S_Y的取樣設為等於邏輯"0"。

誤差裁剪器112耦接至反饋加算器106的輸出端，其中誤差裁剪器112根據第一時脈訊號CLK1和一參考訊號V_REF裁剪疊加訊號S_Y，用以產生誤差訊號S_ER。進一步來說，誤差裁剪器112操作於第一時脈訊號CLK1以對疊加訊號S_Y進行取樣，並且判別取樣的邏輯值而據以產生誤差訊號S_ER。舉例而言，誤差裁剪器112比較疊加訊號S_Y的每一取樣與參考訊號V_REF，以判別疊加訊號S_Y的每一取樣是否大於參考訊號V_REF。若疊加訊號S_Y的取樣大於參考訊號V_REF，則誤差裁剪器112將疊加訊號S_Y的取樣設為等於邏輯"1"；反之，誤差裁剪器112疊加訊號S_Y的取樣設為等於邏輯"0"。

可適性等化單元117耦接至資料裁剪器110、誤差裁剪器112及反饋加算器106，用以接收資料訊號S_D和誤差訊號S_ER以及產生參考訊號V_REF與回授等化訊號S_F，其中參考訊號V_REF傳送到誤差裁剪器112，回授等化訊號S_F傳送到反饋加算器106。

前述之可適性等化單元117包括一係數計算電路116與一等化電路118，其中係數計算電路116接收資料訊號S_D和誤差訊號S_ER用以產生參考訊號V_REF和一組等化器係數h₁-h_N。係數計算電路116可被實施為若干適應性迴圈，此些適應性迴圈用以決定參考訊號V_REF的值和等化器係數h₁-h_N。換句話說，係數計算電路116可動態調整參考訊號V_REF和等化器係數h₁-h_N。在一些實施例中，係數計算電路116用來執行一種可適性(adaptive)演算法，例如最小均方(least mean square；LMS)演算法。

等化電路118耦接至資料裁剪器110、係數計算電路116及反饋加算器106，其中等化電路118接收資料訊號S_D和等化器係數h₁-h_N用以產生回授等化訊號S_F，回授等化訊號S_F用以消除輸入訊號S_X的後標記(post-cursor)。舉例而言，等化電路118可為決策回授等化電路(decision feedback equalizer；DFE)，且回授等化訊號S_F、資料訊號S_D與等化器係數h₁-h_N之間的關係可以如式(1)所示：其中[k-i]為訊號S_D[k]的第i個延遲取樣。因此，疊加訊號S_Y、回授等化訊號S_F與輸入訊號S_X之間的關係如式(2)所示：

取樣計算單元120耦接至資料裁剪器110、誤差裁剪器112及時脈資料回復電路114，用以接收資料訊號S_D和誤差訊號S_ER以及產生一取樣調整訊號，其中取樣調整訊號傳送到時脈資料回復電路114。進一步來說，於取樣計算單元120致能(enable)運作時，可適性等化單元117處在禁能(disable)狀態，此時，取樣計算單元120依據資料訊號S_D和誤差訊號S_ER，計算出取樣調整訊號，並將調整訊號送至時脈資料回復電路114，以使時脈資料回復電路114可以依據取樣調整訊號調整資料取樣點。

時脈資料回復電路114耦接至資料裁剪器110與取樣計算器120，時脈資料回復電路114接收資料訊號S_D與取樣調整訊號，並根據資料訊號S_D與取樣調整訊號用以調整第一時脈訊號CLK1的相位，意即前述之資料取樣點。

致能電路180耦接至可適性等化單元117與取樣計算單元120，用以週期性地發送致能訊號(enable signal)至可適性等化單元117與取樣計算單元120，使可適性等化單元117與取樣計算單元120交替運作。請同時參照第2、8圖，在可適性等化單元117致能(enable)運作期間，取樣計算單元120處於禁能(disable)狀態，此時，可適性等化單元117進入自適應時間(adaptive period)，以產生變動的參考訊號V_REF。另外，在可適性等化單元117禁能(disable)期間，取樣計算單元120致能(enable)運作以進入相位調整時間，此時，可適性等化單元117處於禁能狀態，而產生固定的參考訊號V_REF。

復參照第2圖。取樣相位調整裝置100可以依據接收模組實際設計上的需要而選擇性的包含一可變增益放大器(variable gain amplifier；VGA)102、連續時間線性等化器(continuous time linear equalizer；CTLE)104、邊緣裁剪器(edge slicer)108其中之一或其組合。

可變增益放大器102用以從傳輸通道接收輸入訊號Vin且放大此輸入訊號Vin。特別地，可變增益放大器102根據可變增益因子來放大輸入訊號Vin。連續時間線性等化器104耦接於可變增益放大器102與反饋加算器106之間，係用以等化經放大後的輸入訊號Vin。特別地，連續時間線性等化器104用以增加輸入訊號Vin之高頻成分的振幅。如此，輸入訊號Vin經過放大與高頻訊號補償而成為送進反饋加算器106的輸入訊號S_X。

邊緣裁剪器108耦接至反饋加算器106與時脈資料回復電路114，邊緣裁剪器108從反饋加算器106接收疊加訊號S_Y，從時脈資料回復電路114接收一第二時脈訊號 CLK2。邊緣裁剪器108根據第二時脈訊號CLK2進行疊加訊號S_Y的裁剪而產生邊緣訊號S_E，並將邊緣訊號S_E傳送到時脈資料回復電路114。進一步來說，邊緣裁剪器108偵測疊加訊號S_Y的邊緣且在第二時脈訊號CLK2的轉換時間點對疊加訊號S_Y取樣，以產生邊緣訊號S_E。前述中，時脈資料回復電路114可包含正反相位偵測器(bang-bang phase detector；亦稱為Alexander相位偵測器)，其用以接收資料訊號S_D和邊緣訊號S_E，以產生用於對應調整第一時脈訊號CLK1和第二時脈訊號CLK2的相位更新資訊。

為了對上述取樣計算單元120做更進一步的闡述，請配合第2圖，參照第3圖。第3圖是依照本發明一實施例之一種取樣計算單元120的方塊圖。如第3圖所示，取樣計算單元120包含相位調整計算電路210與累加電路220。在架構上，累加電路220耦接相位調整計算電路210。

在本實施例中，資料訊號S_D包含複數個第一位元，誤差訊號S_ER包含複數個第二位元，請同時參照第3~5圖，疊加訊號S_Y包括第一頻率部分與第二頻率部分，第4圖所示之疊加訊號S_Y係從第一頻率部分(如：高頻部分)轉換至第二頻率部分(如：低頻部分)。資料裁剪器110根據第一時脈訊號CLK1和參考訊號V_F裁剪取樣疊加訊號S_Y，用以產生複數個第一位元為”0101111(B7~B1)”的資料訊號S_D，其中前三個第一位元010對應高頻部分(即，波谷、波峰、波谷)，後四個第一位元1111對應低頻部分(即，固定的高位準)。進一步來說，當疊加訊號S_Y位準高於參考訊號V_F時，資料裁剪器110產生邏輯"1"的第一位元；反之，資料裁剪器110產生邏輯"0"的第一位元。前述的資料訊號S_D係以7個第一位元為舉例。

另一方面，誤差裁剪器112根據第一時脈訊號CLK1和參考訊號V_REF裁剪取樣疊加訊號S_Y，用以產生複數個第二位元為”0001111(b7~b1)”的誤差訊號S_ER，其中前三個第二位元000對應高頻部分(即，波谷、波峰、波谷)，後四個第二位元1111對應低頻部分(即，固定的高位準)。進一步來說，當疊加訊號S_Y位準高於參考訊號V_REF時，誤差裁剪器112產生邏輯"1"的第二位元；反之，誤差裁剪器112產生邏輯"0"的第二位元。前述的誤差訊號S_ER係以7個第二位元為舉例，且最中間的第二位元(b4)用來作為第一時脈訊號CLK1取樣相位調整的依據。

相位調整計算電路210基於第一位元與第二位元之間的異同以提供更新數據。累加電路220將更新數據進行累計並與門檻值做比較，據以輸出取樣調整訊號，藉此調整如第5圖所示的眼圖400中第一時脈訊號CLK1的取樣相位。

另一方面，於本實施例中，第一頻率部分為高頻部分，第二頻率部分為低頻部分，但此不限制本發明，於其他實施例中，第一頻率部分可為低頻部分，第二頻率部分可為高頻部分。

為了對上述相位調整計算電路210做更進一步的闡述，請參照第6圖，第6圖是依照本發明一實施例之一種相位調整計算電路210的方塊圖。如第6圖所示，相位調整計算電路210包含複數個檢測器510、運算器520、多工器530與D型正反器540。在架構上，檢測器510電性連接運算器520，運算器520電性連接多工器530，多工器530電性連接D型正反器540。前述中，檢測器510的數量可依據實際上的設計需求而決定。

相位調整計算電路210接收複數個第一位元，其中複數個第一位元依據一樣本位元(example bits)的位元數量被區分成複數組第一位元，而相位調整計算電路210係對複數組第一位元進行比較運算。舉例而言，複數個第一位元為15個(B15~B1)，樣本位元數為7，如此，複數個第一位元將可區分成9組第一位元(每1組包括7個第一位元)，其中第1組第一位元係從15個第一位元(B15~B1)中取出第一至第七個(B7~B1)，第二組第一位元係從15個第一位元(B15~B1)中取出第二至第八個(B8~B2)，第三組第一位元係從15個第一位元(B15~B1)中取出第三至第九個(B9~B3)，其餘以此類推。

另外，複數個第二位元同樣為15個(b15~b1)，且依據7個位元的樣本位元數，複數個第二位元同樣被區分成9組第二位元(每1組包括7個第二位元)。相位調整計算電路210用以接收每1組第二位元中最中間的第二位元(如：7個位元中的第4個位元)，並判斷該最中間的第二位元是否與樣本位元中最中間的位元相同。前述中，每一組第一位元的位元數與每一組第二位元的位元數相同。

相位調整計算電路210於使用操作時，每一個檢測器510分別對應接收每一組第一位元與每一組第二位元中最中間的第二位元。進一步來說，每一檢測器510包含模式比較器512與多工器514，其中當模式比較器512比較到對應的該組第一位元與至少一組樣本位元相同時，模式比較器512輸出選擇信號至多工器514，以控制多工器514輸出對應之輸出訊號。

關於輸出訊號的類型，舉例而言，請參照下表：

由上表可知，每當對應的最中間的第二位元與該組樣本位元中最中間的第二位元相同時，輸出訊號為加一(+1)訊號，而每當對應的最中間的第二位元與該組樣本位元中最中間的第二位元不同時，該輸出訊號為減一(-1)訊號。

運算器520耦接每一個檢測器510，係彙整從每一個檢測器510送來的輸出訊號(如：加一、減一訊號)以產生更新數據。於一實施例中，運算器520是以加法器實現。

多工器530耦接運算器520、致能電路180及D型正反器540，其中，多工器530根據致能電路180傳來的致能訊號，將從運算器520產生的更新數據傳送到D型正反器540。然後，D型正反器540將更新數據輸出至後端的累加電路220(如第3圖所示)。

為了對上述累加電路220做更進一步的闡述，請參照第7圖，第7圖是依照本發明一實施例之一種累加電路220的方塊圖。如第7圖所示，累加電路220包含積分器610、比較器620與回授路徑630。在架構上，比較器620耦接積分器610，回授路徑630耦接比較器620與積分器610。

累加電路220於使用操作時，積分器610從相位調整計算電路210取得更新數據，並進行更新數據累計以得出累計值。若累計值為正數，比較器620判斷累計值是否大於或等於正門檻值(TH)；或者，累計值為負數，比較器620判斷累計值是否小於或等於負門檻值(-TH)。當累計值大於或等於正門檻值(TH)或累計值小於或等於負門檻值(-TH)時，代表當前時脈資料回復電路114所產生第一時脈訊號CLK1的相位不是在最佳資料取樣點。此時，比較器620輸出取樣調整訊號至時脈資料回復電路114，時脈資料回復電路114係根據所接收的資料訊號S_D與取樣調整訊號，以調整第一時脈訊號CLK1的相位。

另一方面，回授路徑630依據取樣調整訊號之輸出以重置(reset)積分器610，使積分器610重新對更新數據進行累計。

舉例而言，若累計值大於或等於正門檻值(TH)，取樣調整訊號為加一(+1)訊號；或者，若累計值小於或等於負門檻值(-TH)，取樣調整訊號為減一(-1)訊號。時脈資料回復電路114依據加一或減一訊號，調整第一時脈訊號CLK1的相位，以決定資料取樣點在第一時脈訊號CLK1的相位時序上向左或向右調整。

為了對上述取樣相位調整裝置100所執行的取樣相位調整方法做更進一步的闡述，請參照第9圖，第9圖是依照本發明一實施例之一種取樣相位調整方法700的流程圖。如第9圖所示，取樣相位調整方法700包含步驟S701、S702、S703、S704、S705、S706、S707(應瞭解到，在本實施例中所提及的步驟，除特別敘明其順序者外，均可依實際需要調整其前後順序，甚至可同時或部分同時執行)。以下將搭配第1~9圖來說明本發明之技術方案。

於步驟S701，藉由反饋加算器106，運算輸入訊號S_X與回授等化訊號S_F，以產生疊加訊號S_Y。於步驟S702，藉由可適性等化單元117，運算產生回授等化訊號S_F與第一參考訊號V_REF。於步驟S703，藉由時脈資料回復電路114，運算產生第一時脈訊號CLK1。於步驟S704，藉由資料裁剪器110，根據第一時脈訊號CLK1與第二參考訊號V_F裁剪疊加訊號S_Y，產生資料訊號S_D。於步驟S705，藉由誤差裁剪器112，根據第一時脈訊號CLK1和第一參考訊號V_REF裁剪疊加訊號S_Y，產生誤差訊號S_ER。於步驟S706，藉由取樣計算單元120，根據資料訊號S_D與誤差訊號S_ER計算出取樣調整訊號，使時脈資料回復電路114根據取樣調整訊號與資料訊號S_D調整第一時脈訊號CLK1的相位。於步驟S707，藉由致能電路180，交替發送致能訊號至可適性等化單元117與取樣計算單元120，使可適性等化單元117與取樣計算單元120交替運作。

在本發明的一實施例中，於取樣相位調整方法700中，將包含複數個第一位元的資料訊號區分成複數組第一位元；將包含複數個第二位元的誤差訊號區分成複數組第二位元；藉由相位調整計算電路210，運算資料訊號S_D和誤差訊號S_ER，並基於複數個第一位元與複數個第二位元之間的異同以產生一更新數據；藉由累加電路220，累計運算更新數據，並與門檻值做比較，以產生取樣調整訊號。

在本發明的一實施例中，於取樣相位調整方法700中，藉由複數個檢測器510，分別對應接收一組第一位元與一組第二位元中最中間的第二位元，並分別與一樣本位元比較運算後產生複數個輸出訊號；藉由一運算器520，運算複數個輸出訊號，以產生更新數據；及藉由第一多工器530，根據致能訊號，將更新數據送到後端處理。

在本發明的一實施例中，於取樣相位調整方法700中，藉由第二多工器514，根據選擇信號產生輸出訊號；及藉由模式比較器512，比較運算樣本位元與組第一位元，並在樣本位元與組第一位元相同時，產生選擇信號。

在本發明的一實施例中，於取樣相位調整方法700中，藉由積分器610，累計運算更新數據，以產生累計值；藉由比較器620，比較運算累計值與門檻值，並在累計值到達門檻值時產生取樣調整訊號；及藉由回授路徑630，在累計值到達門檻值時重置(reset)積分器。

綜上所述，本發明之技術方案與現有技術相比具有明顯的優點和有益效果。藉由本發明的取樣相位調整裝置100及取樣相位調整方法700，自動調整最佳的資料取樣相位，從而改善位元誤碼率。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種取樣相位調整裝置，包含：一反饋加算器，係接收一輸入訊號與一回授等化訊號，並根據該輸入訊號與該回授等化訊號，以產生一疊加訊號；一可適性等化單元，耦接該反饋加算器，該可適性等化單元係產生該回授等化訊號與一第一參考訊號；一時脈資料回復電路，提供一第一時脈訊號；一資料裁剪器，耦接該時脈資料回復電路與該反饋加算器，該資料裁剪器根據該第一時脈訊號與一第二參考訊號裁剪該疊加訊號，以產生一資料訊號；一誤差裁剪器，耦接該時脈資料回復電路、該反饋加算器及該可適性等化單元，該誤差裁剪器根據該第一時脈訊號和該第一參考訊號裁剪該疊加訊號，以產生一誤差訊號；一取樣計算單元，耦接該時脈資料回復電路、該資料裁剪器及該誤差裁剪器，該取樣計算單元依據該資料訊號與該誤差訊號計算出一取樣調整訊號，並將該取樣調整訊號送至該時脈資料回復電路，藉此，該時脈資料回復電路係依據該取樣調整訊號與該資料訊號，調整該第一時脈訊號的相位；及一致能電路，該致能電路耦接該可適性等化單元與該取樣計算單元，該致能電路交替發送一致能訊號至該可適性等化單元與該取樣計算單元，使該可適性等化單元與該取樣計算單元交替運作。
如請求項1所述之取樣相位調整裝置，其中該可適性等化單元在致能(enable)運作期間產生變動的第一參考訊號，以及在禁能(disable)期間產生固定的第一參考訊號。
如請求項1所述之取樣相位調整裝置，其中該取樣計算單元在致能(enable)運作期間將該取樣調整訊號送至該時脈資料回復電路。
如請求項1所述之取樣相位調整裝置，其中該可適性等化單元包括：一係數計算電路，耦接該資料裁剪器與該誤差裁剪器，該係數計算電路接收該資料訊號和該誤差訊號，用以產生該第一參考訊號和一組等化器係數；及一等化電路，耦接該資料裁剪器、該係數計算電路及該反饋加算器，該等化電路接收該資料訊號和該組等化器係數，用以產生該回授等化訊號。
如請求項1所述之取樣相位調整裝置，其中該疊加訊號包括第一頻率部分與第二頻率部分。
如請求項1所述之取樣相位調整裝置，其中該資料訊號包含複數個第一位元，且被區分成複數組第一位元，該誤差訊號包含複數個第二位元，且被區分成複數組第二位元。
如請求項6所述之取樣相位調整裝置，其中該取樣計算單元包括：一相位調整計算電路，耦接該資料裁剪器與該誤差裁剪器，該相位調整計算電路接收該資料訊號和該誤差訊號，並基於該些第一位元與該些第二位元之間的異同以提供一更新數據；及一累加電路，耦接該相位調整計算電路，該累加電路將該更新數據進行累計並與一門檻值做比較，據以輸出該取樣調整訊號。
如請求項7所述之取樣相位調整裝置，其中該相位調整計算電路在致能(enable)運作期間將該更新數據送至該累加電路。
如請求項7所述之取樣相位調整裝置，其中該相位調整計算電路包括：複數個檢測器，耦接該資料裁剪器與該誤差裁剪器，其中每一檢測器對應接收一組第一位元與一組第二位元中最中間的第二位元，並分別與一樣本位元比較運算後產生一輸出訊號；一運算器，耦接複數個檢測器，該運算器係接收複數個輸出訊號，以產生該更新數據；及一第一多工器，耦接該運算器、該致能電路及一D型正反器，其中該第一多工器係根據該致能訊號，經由該D型正反器將該更新數據送到該累加電路。
如請求項9所述之取樣相位調整裝置，其中該樣本位元的數量係相同於每一組第一位元數量或每一組第二位元數量。
如請求項10所述之取樣相位調整裝置，其中該檢測器包括：一第二多工器，耦接該誤差裁剪器與該運算器，該第二多工器係根據一選擇信號輸出該輸出訊號；及一模式比較器，耦接該資料裁剪器與該第二多工器，該模式比較器比較該樣本位元與該組第一位元，並於該樣本位元與該組第一位元相同時，輸出該選擇信號。
如請求項7所述之取樣相位調整裝置，其中該累加電路包括：一積分器，耦接該相位調整計算電路，該積分器將該更新數據進行累計以產生一累計值；一比較器，耦接該積分器，該比較器比較該累計值與該門檻值，並在該累計值到達該門檻值時輸出該取樣調整訊號；及一回授路徑，耦接該積分器與該比較器，該回授路徑在該累計值到達該門檻值時，用以重置(reset)該積分器。
如請求項1所述之取樣相位調整裝置，更包括一可變增益放大器，該可變增益放大器耦接該反饋加算器，係根據可變增益因子來放大該輸入訊號。
如請求項1所述之取樣相位調整裝置，更包括一連續時間線性等化器，該連續時間線性等化器耦接該反饋加算器，係提供該輸入訊號之高頻訊號補償。
如請求項1所述之取樣相位調整裝置，更包括一邊緣裁剪器，該邊緣裁剪器耦接該時脈資料回復電路與該反饋加算器，該邊緣裁剪器從該時脈資料回復電路接收一第二時脈訊號以及從該反饋加算器接收該疊加訊號，該邊緣裁剪器根據該第二時脈訊號裁剪該疊加訊號，以產生一邊緣訊號並傳送至該時脈資料回復電路。
一種取樣相位調整方法，包含步驟：藉由一反饋加算器，運算一輸入訊號與一回授等化訊號，以產生一疊加訊號；藉由一可適性等化單元，運算產生該回授等化訊號與一第一參考訊號；藉由一時脈資料回復電路，運算產生一第一時脈訊號；藉由一資料裁剪器，根據該第一時脈訊號與一第二參考訊號裁剪該疊加訊號，產生一資料訊號；藉由一誤差裁剪器，根據該第一時脈訊號和該第一參考訊號裁剪該疊加訊號，產生一誤差訊號；藉由一取樣計算單元，根據該資料訊號與該誤差訊號計算出一取樣調整訊號，使該時脈資料回復電路根據該取樣調整訊號與該資料訊號調整該第一時脈訊號的相位；及藉由一致能電路，交替發送一致能訊號至該可適性等化單元與該取樣計算單元，使該可適性等化單元與該取樣計算單元交替運作。
如請求項16所述之取樣相位調整方法，更包括：將包含複數個第一位元的該資料訊號區分成複數組第一位元；將包含複數個第二位元的該誤差訊號區分成複數組第二位元；藉由一相位調整計算電路，運算該資料訊號和該誤差訊號，並基於該些第一位元與該些第二位元之間的異同以產生一更新數據；及藉由一累加電路，累計運算該更新數據，並與一門檻值做比較，以產生該取樣調整訊號。
如請求項17所述之取樣相位調整方法，更包括：藉由複數個檢測器，分別對應接收一組第一位元與一組第二位元中最中間的第二位元，並分別與一樣本位元比較運算後產生複數個輸出訊號；藉由一運算器，運算複數個輸出訊號，以產生該更新數據；及藉由一第一多工器，根據該致能訊號，將該更新數據送到後端處理。
如請求項18所述之取樣相位調整方法，更包括：藉由一第二多工器，根據一選擇信號產生該輸出訊號；及藉由一模式比較器，比較運算該樣本位元與該組第一位元，並在該樣本位元與該組第一位元相同時，產生該選擇信號。
如請求項17所述之取樣相位調整方法，更包括：藉由一積分器，累計運算該更新數據，以產生一累計值；藉由一比較器，比較運算該累計值與該門檻值，並在該累計值到達該門檻值時產生該取樣調整訊號；及藉由一回授路徑，在該累計值到達該門檻值時重置(reset)該積分器。