CN109687951B - 取样相位调整装置及其调整方法 - Google Patents

取样相位调整装置及其调整方法 Download PDF

Info

Publication number
CN109687951B
CN109687951B CN201710976664.5A CN201710976664A CN109687951B CN 109687951 B CN109687951 B CN 109687951B CN 201710976664 A CN201710976664 A CN 201710976664A CN 109687951 B CN109687951 B CN 109687951B
Authority
CN
China
Prior art keywords
signal
data
sampling
bits
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710976664.5A
Other languages
English (en)
Other versions
CN109687951A (zh
Inventor
陈昱竹
康文柱
潘辰阳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Global Unichip Corp
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Global Unichip Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd, Global Unichip Corp filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority to CN201710976664.5A priority Critical patent/CN109687951B/zh
Priority to US15/983,107 priority patent/US10181941B1/en
Publication of CN109687951A publication Critical patent/CN109687951A/zh
Application granted granted Critical
Publication of CN109687951B publication Critical patent/CN109687951B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/14—Two-way operation using the same type of signal, i.e. duplex
    • H04L5/1469—Two-way operation using the same type of signal, i.e. duplex using time-sharing
    • H04L5/1476—Two-way operation using the same type of signal, i.e. duplex using time-sharing operating bitwise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
    • H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03878—Line equalisers; line build-out devices
    • H04L25/03885—Line equalisers; line build-out devices adaptive
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Power Engineering (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Measurement Of Unknown Time Intervals (AREA)

Abstract

本发明为一种取样相位调整装置及其调整方法。取样相位调整装置包括反馈加算器、可适性等化单元、时脉数据回复电路、数据裁剪器、误差裁剪器、取样计算单元及致能电路。调整方法如下：数据裁剪器与误差裁剪器从反馈加算器接收叠加信号，并分别产生数据信号与误差信号。可适性等化单元分别提供回授等化信号给反馈加算器以及提供参考信号给误差裁剪器。取样计算单元依据数据信号与误差信号产生取样调整信号。时脉数据回复电路依据取样调整信号与数据信号用以输出并调整时脉信号。致能电路交替致能可适性等化单元与取样计算单元，自动调整最佳的数据取样相位，从而改善位误码率。

Description

取样相位调整装置及其调整方法
技术领域
本发明是有关于一种取样装置与取样方法，且特别是有关于一种取样相位调整装置与取样相位调整方法。
背景技术
SerDes是串行器(SERializer)与解串器(DESerializer)的简称。它是一种主流的时分多工(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体，最后在接收端高速串行信号重新转换成低速并行信号。
如图1所示，眼图(eye pattern)可用来呈现接收端的数字信号，而以数据速度来触发水平的更新，在许多不同的编码系统下，眼图看来会像几个并排在一起的眼睛。
然而，两边界(edge)之间的眼睛形状不见得总是对称的，这意味着两边界中间的位置并不是信号信噪比(SNR)最高之处。在现代的SerDes设计，如何寻找最佳的采样相位以改善位误码率(BER)，便成为一个重要课题。
发明内容
本发明提出一种取样相位调整装置与取样相位调整方法，以解决先前技术的问题。
在本发明的一实施例中，本发明所提出的取样相位调整装置包含反馈加算器、可适性等化单元、时脉数据回复电路、数据裁剪器、误差裁剪器、取样计算单元及致能电路。反馈加算器接收一输入信号与一回授等化信号以产生一叠加信号。可适性等化单元用以产生回授等化信号与一第一参考信号。时脉数据回复电路用以提供一第一时脉信号。误差裁剪器根据第一时脉信号和第一参考信号裁剪叠加信号，以产生一误差信号。数据裁剪器根据第一时脉信号与一第二参考信号裁剪该叠加信号，以产生一数据信号。取样计算单元依据数据信号与误差信号计算出一取样调整信号，并将取样调整信号送至时脉数据回复电路。借此，时脉数据回复电路是依据取样调整信号与数据信号，用以调整第一时脉信号的相位。致能电路用以交替发送一致能信号至可适性等化单元与取样计算单元，使可适性等化单元与取样计算单元交替运作。
在本发明的一实施例中，可适性等化单元在致能(enable)运作期间产生变动的第一参考信号，以及在禁能(disable)期间产生固定的第一参考信号。
在本发明的一实施例中，取样计算单元在致能(enable)运作期间将取样调整信号送至时脉数据回复电路。
在本发明的一实施例中，可适性等化单元包括：一系数计算电路，耦接数据裁剪器与误差裁剪器，系数计算电路接收数据信号和误差信号，用以产生第一参考信号和一组等化器系数；及一等化电路，耦接数据裁剪器、系数计算电路及反馈加算器，等化电路接收数据信号和组等化器系数，用以产生回授等化信号。
在本发明的一实施例中，叠加信号包括第一频率部分与第二频率部分。
在本发明的一实施例中，数据信号包含多个第一位，且被区分成多组第一位，误差信号包含多个第二位，且被区分成多组第二位。
在本发明的一实施例中，取样计算单元包括：相位调整计算电路，耦接数据裁剪器与误差裁剪器，相位调整计算电路接收数据信号和误差信号，并基于所述多个第一位与所述多个第二位之间的异同以提供一更新数据；及累加电路，耦接相位调整计算电路，累加电路将更新数据进行累计并与一门槛值做比较，据以输出取样调整信号。
在本发明的一实施例中，相位调整计算电路在致能(enable)运作期间将更新数据送至累加电路。
在本发明的一实施例中，相位调整计算电路包括：多个检测器，耦接数据裁剪器与误差裁剪器，其中每一检测器对应接收一组第一位与一组第二位中最中间的第二位，并分别与一样本位比较运算后产生一输出信号；运算器，耦接多个检测器，运算器是接收多个输出信号，以产生更新数据；及第一多工器，耦接运算器、致能电路及一D型正反器，其中第一多工器是根据致能信号，经由D型正反器将更新数据送到累加电路。
在本发明的一实施例中，样本位的数量是相同于每一组第一位数量或每一组第二位数量。
在本发明的一实施例中，检测器包括：第二多工器，耦接误差裁剪器与运算器，第二多工器是根据一选择信号输出输出信号；模式比较器，耦接数据裁剪器与第二多工器，模式比较器比较样本位与该组第一位，并于样本位与该组第一位相同时，输出选择信号。
在本发明的一实施例中，累加电路包括：积分器，耦接相位调整计算电路，积分器将更新数据进行累计以产生一累计值；比较器，耦接积分器，比较器比较累计值与门槛值，并在累计值到达门槛值时输出取样调整信号；回授路径，耦接积分器与比较器，回授路径在累计值到达门槛值时，用以重置(reset)积分器。
在本发明的一实施例中，取样相位调整装置还包括一可变增益放大器，可变增益放大器耦接反馈加算器，是根据可变增益因子来放大输入信号。
在本发明的一实施例中，取样相位调整装置还包括一连续时间线性等化器，连续时间线性等化器耦接反馈加算器，是提供输入信号的高频信号补偿。
在本发明的一实施例中，取样相位调整装置还包括一边缘裁剪器，边缘裁剪器耦接时脉数据回复电路与反馈加算器，边缘裁剪器从时脉数据回复电路接收一第二时脉信号以及从反馈加算器接收叠加信号，边缘裁剪器根据第二时脉信号裁剪叠加信号，以产生一边缘信号并传送至时脉数据回复电路。
在本发明的一实施例中，本发明所提出的方法包含以下步骤：通过一反馈加算器运算一输入信号与一回授等化信号，以产生一叠加信号。通过一可适性等化单元以运算产生回授等化信号与一第一参考信号。通过一时脉数据回复电路运算产生一第一时脉信号。通过一误差裁剪器根据第一时脉信号和第一参考信号裁剪叠加信号，以产生一误差信号。通过一数据裁剪器根据第一时脉信号与一第二参考信号裁剪叠加信号，以产生一数据信号。通过一取样计算单元根据数据信号与误差信号计算出一取样调整信号，以使时脉数据回复电路根据取样调整信号与数据信号调整第一时脉信号的相位。通过一致能电路交替发送一致能信号至可适性等化单元与取样计算单元，使可适性等化单元与取样计算单元交替运作。
在本发明的一实施例中，取样相位调整方法还包括：将包含多个第一位的数据信号区分成多组第一位；将包含多个第二位的误差信号区分成多组第二位；通过一相位调整计算电路，运算数据信号和误差信号，并基于所述多个第一位与所述多个第二位之间的异同以产生一更新数据；通过一累加电路，累计运算更新数据，并与一门槛值做比较，以产生取样调整信号。
在本发明的一实施例中，取样相位调整方法还包括：通过多个检测器，分别对应接收一组第一位与一组第二位中最中间的第二位，并分别与一样本位比较运算后产生多个输出信号；通过一运算器，运算多个输出信号，以产生更新数据；及通过一第一多工器，根据致能信号，将更新数据送到后端处理。
在本发明的一实施例中，取样相位调整方法还包括：通过一第二多工器，根据一选择信号产生输出信号；通过一模式比较器，比较运算样本位与该组第一位，并在样本位与该组第一位相同时，产生选择信号。
在本发明的一实施例中，取样相位调整方法还包括：通过一积分器，累计运算更新数据，以产生一累计值；通过一比较器，比较运算累计值与门槛值，并在累计值到达门槛值时产生取样调整信号；通过一回授路径，在累计值到达门槛值时重置(reset)积分器。
综上所述，本发明的技术方案与现有技术相比具有明显的优点和有益效果。通过本发明的取样相位调整装置与取样相位调整方法，自动调整最佳的数据取样相位，从而改善位误码率。
以下将以实施方式对上述的说明作详细的描述，并对本发明的技术方案提供更进一步的解释。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：
图1是一种眼图；
图2是依照本发明一实施例的一种取样相位调整装置的方块图；
图3是依照本发明一实施例的一种取样计算单元的方块图；
图4是依照本发明一实施例的一种数据信号的波形图；
图5是依照本发明一实施例的一种眼图；
图6是依照本发明一实施例的一种相位调整计算电路的方块图；
图7是依照本发明一实施例的一种累加电路的方块图；
图8是依照本发明一实施例的一种参考位准的时序图；以及
图9是依照本发明一实施例的一种取样相位调整方法的流程图。
具体实施方式
为了使本发明的叙述更加详尽与完备，可参照所附的附图及以下所述各种实施例，附图中相同的号码代表相同或相似的元件。另一方面，众所周知的元件与步骤并未描述于实施例中，以避免对本发明造成不必要的限制。
请参照图2，图2是依照本发明一实施例的一种取样相位调整装置100的方块图。取样相位调整装置100可被设置在传输系统的接收模块中。如图2所示，取样相位调整装置100包含一反馈加算器106、一数据裁剪器(data slicer)110、一误差裁剪器(error slicer)112、一时脉数据回复电路114、一可适性等化单元117、一取样计算单元器120和一致能电路180。
复参照图2。反馈加算器106耦接于输入端(未标示)与可适性等化单元117，从输入端接收一输入信号SX，从可适性等化单元117接收一回授等化信号SF。反馈加算器106用以因应回授等化信号SF和输入信号SX以产生一叠加信号SY。进一步来说，反馈加算器106可包含正输入端、负输入端和输出端，其中正输入端用以接收输入信号SX，且负输入端用以接收回授等化信号SF。反馈加算器106通过将输入信号SX减去回授等化信号SF来产生且输出叠加信号SY。
数据裁剪器110耦接至反馈加算器106的输出端，其中数据裁剪器110根据第一时脉信号CLK1和一固定的参考信号VF(例如0伏特)裁剪叠加信号SY，用以产生数据信号SD。进一步来说，数据裁剪器110操作于第一时脉信号CLK1以对叠加信号SY进行取样，并且判别取样的逻辑值而据以产生数据信号SD。举例而言，数据裁剪器110比较叠加信号SY的每一取样与参考信号VF，以判别叠加信号SY的每一取样是否大于参考信号VF。若叠加信号SY的取样大于参考信号VF，则数据裁剪器110将叠加信号SY的取样设为等于逻辑“1”；反之，数据裁剪器110叠加信号SY的取样设为等于逻辑“0”。
误差裁剪器112耦接至反馈加算器106的输出端，其中误差裁剪器112根据第一时脉信号CLK1和一参考信号VREF裁剪叠加信号SY，用以产生误差信号SER。进一步来说，误差裁剪器112操作于第一时脉信号CLK1以对叠加信号SY进行取样，并且判别取样的逻辑值而据以产生误差信号SER。举例而言，误差裁剪器112比较叠加信号SY的每一取样与参考信号VREF，以判别叠加信号SY的每一取样是否大于参考信号VREF。若叠加信号SY的取样大于参考信号VREF，则误差裁剪器112将叠加信号SY的取样设为等于逻辑“1”；反之，误差裁剪器112叠加信号SY的取样设为等于逻辑“0”。
可适性等化单元117耦接至数据裁剪器110、误差裁剪器112及反馈加算器106，用以接收数据信号SD和误差信号SER以及产生参考信号VREF与回授等化信号SF，其中参考信号VREF传送到误差裁剪器112，回授等化信号SF传送到反馈加算器106。
前述的可适性等化单元117包括一系数计算电路116与一等化电路118，其中系数计算电路116接收数据信号SD和误差信号SER用以产生参考信号VREF和一组等化器系数h1-hN。系数计算电路116可被实施为若干适应性回圈，这些适应性回圈用以决定参考信号VREF的值和等化器系数h1-hN。换句话说，系数计算电路116可动态调整参考信号VREF和等化器系数h1-hN。在一些实施例中，系数计算电路116用来执行一种可适性(adaptive)演算法，例如最小均方(least mean square；LMS)演算法。
等化电路118耦接至数据裁剪器110、系数计算电路116及反馈加算器106，其中等化电路118接收数据信号SD和等化器系数h1-hN用以产生回授等化信号SF，回授等化信号SF用以消除输入信号SX的后标记(post-cursor)。举例而言，等化电路118可为决策回授等化电路(decision feedback equalizer；DFE)，且回授等化信号SF、数据信号SD与等化器系数h1-hN之间的关系可以如式(1)所示：
Figure BDA0001438668520000061
其中[k-i]为信号SD[k]的第i个延迟取样。因此，叠加信号SY、回授等化信号SF与输入信号SX之间的关系如式(2)所示：
Figure BDA0001438668520000062
取样计算单元120耦接至数据裁剪器110、误差裁剪器112及时脉数据回复电路114，用以接收数据信号SD和误差信号SER以及产生一取样调整信号，其中取样调整信号传送到时脉数据回复电路114。进一步来说，于取样计算单元120致能(enable)运作时，可适性等化单元117处在禁能(disable)状态，此时，取样计算单元120依据数据信号SD和误差信号SER，计算出取样调整信号，并将调整信号送至时脉数据回复电路114，以使时脉数据回复电路114可以依据取样调整信号调整数据取样点。
时脉数据回复电路114耦接至数据裁剪器110与取样计算器120，时脉数据回复电路114接收数据信号SD与取样调整信号，并根据数据信号SD与取样调整信号用以调整第一时脉信号CLK1的相位，意即前述的数据取样点。
致能电路180耦接至可适性等化单元117与取样计算单元120，用以周期性地发送致能信号(enable signal)至可适性等化单元117与取样计算单元120，使可适性等化单元117与取样计算单元120交替运作。请同时参照图2、图8，在可适性等化单元117致能(enable)运作期间，取样计算单元120处于禁能(disable)状态，此时，可适性等化单元117进入自适应时间(adaptive period)，以产生变动的参考信号VREF。另外，在可适性等化单元117禁能(disable)期间，取样计算单元120致能(enable)运作以进入相位调整时间，此时，可适性等化单元117处于禁能状态，而产生固定的参考信号VREF。
复参照图2。取样相位调整装置100可以依据接收模块实际设计上的需要而选择性的包含一可变增益放大器(variable gain amplifier；VGA)102、连续时间线性等化器(continuous time linear equalizer；CTLE)104、边缘裁剪器(edge slicer)108其中之一或其组合。
可变增益放大器102用以从传输通道接收输入信号Vin且放大此输入信号Vin。特别地，可变增益放大器102根据可变增益因子来放大输入信号Vin。连续时间线性等化器104耦接于可变增益放大器102与反馈加算器106之间，是用以等化经放大后的输入信号Vin。特别地，连续时间线性等化器104用以增加输入信号Vin的高频成分的振幅。如此，输入信号Vin经过放大与高频信号补偿而成为送进反馈加算器106的输入信号SX。
边缘裁剪器108耦接至反馈加算器106与时脉数据回复电路114，边缘裁剪器108从反馈加算器106接收叠加信号SY，从时脉数据回复电路114接收一第二时脉信号CLK2。边缘裁剪器108根据第二时脉信号CLK2进行叠加信号SY的裁剪而产生边缘信号SE，并将边缘信号SE传送到时脉数据回复电路114。进一步来说，边缘裁剪器108侦测叠加信号SY的边缘且在第二时脉信号CLK2的转换时间点对叠加信号SY取样，以产生边缘信号SE。前述中，时脉数据回复电路114可包含正反相位侦测器(bang-bang phase detector；亦称为Alexander相位侦测器)，其用以接收数据信号SD和边缘信号SE，以产生用于对应调整第一时脉信号CLK1和第二时脉信号CLK2的相位更新信息。
为了对上述取样计算单元120做更进一步的阐述，请配合图2，参照图3。图3是依照本发明一实施例的一种取样计算单元120的方块图。如图3所示，取样计算单元120包含相位调整计算电路210与累加电路220。在架构上，累加电路220耦接相位调整计算电路210。
在本实施例中，数据信号SD包含多个第一位，误差信号SER包含多个第二位，请同时参照图3～图5，叠加信号SY包括第一频率部分与第二频率部分，图4所示的叠加信号SY是从第一频率部分(如：高频部分)转换至第二频率部分(如：低频部分)。数据裁剪器110根据第一时脉信号CLK1和参考信号VF裁剪取样叠加信号SY，用以产生多个第一位为“0101111(B7～B1)”的数据信号SD，其中前三个第一位010对应高频部分(即，波谷、波峰、波谷)，后四个第一位1111对应低频部分(即，固定的高位准)。进一步来说，当叠加信号SY位准高于参考信号VF时，数据裁剪器110产生逻辑“1”的第一位；反之，数据裁剪器110产生逻辑“0”的第一位。前述的数据信号SD是以7个第一位为举例。
另一方面，误差裁剪器112根据第一时脉信号CLK1和参考信号VREF裁剪取样叠加信号SY，用以产生多个第二位为“0001111(b7～b1)”的误差信号SER，其中前三个第二位000对应高频部分(即，波谷、波峰、波谷)，后四个第二位1111对应低频部分(即，固定的高位准)。进一步来说，当叠加信号SY位准高于参考信号VREF时，误差裁剪器112产生逻辑“1”的第二位；反之，误差裁剪器112产生逻辑“0”的第二位。前述的误差信号SER是以7个第二位为举例，且最中间的第二位(b4)用来作为第一时脉信号CLK1取样相位调整的依据。
相位调整计算电路210基于第一位与第二位之间的异同以提供更新数据。累加电路220将更新数据进行累计并与门槛值做比较，据以输出取样调整信号，借此调整如图5所示的眼图400中第一时脉信号CLK1的取样相位。
另一方面，于本实施例中，第一频率部分为高频部分，第二频率部分为低频部分，但此不限制本发明，于其他实施例中，第一频率部分可为低频部分，第二频率部分可为高频部分。
为了对上述相位调整计算电路210做更进一步的阐述，请参照图6，图6是依照本发明一实施例的一种相位调整计算电路210的方块图。如图6所示，相位调整计算电路210包含多个检测器510、运算器520、多工器530与D型正反器540。在架构上，检测器510电性连接运算器520，运算器520电性连接多工器530，多工器530电性连接D型正反器540。前述中，检测器510的数量可依据实际上的设计需求而决定。
相位调整计算电路210接收多个第一位，其中多个第一位依据一样本位(examplebits)的位数量被区分成多组第一位，而相位调整计算电路210是对多组第一位进行比较运算。举例而言，多个第一位为15个(B15～B1)，样本位数为7，如此，多个第一位将可区分成9组第一位(每1组包括7个第一位)，其中第1组第一位是从15个第一位(B15～B1)中取出第一至第七个(B7～B1)，第二组第一位是从15个第一位(B15～B1)中取出第二至第八个(B8～B2)，第三组第一位是从15个第一位(B15～B1)中取出第三至第九个(B9～B3)，其余以此类推。
另外，多个第二位同样为15个(b15～b1)，且依据7个位的样本位数，多个第二位同样被区分成9组第二位(每1组包括7个第二位)。相位调整计算电路210用以接收每1组第二位中最中间的第二位(如：7个位中的第4个位)，并判断该最中间的第二位是否与样本位中最中间的位相同。前述中，每一组第一位的位数与每一组第二位的位数相同。
相位调整计算电路210于使用操作时，每一个检测器510分别对应接收每一组第一位与每一组第二位中最中间的第二位。进一步来说，每一检测器510包含模式比较器512与多工器514，其中当模式比较器512比较到对应的该组第一位与至少一组样本位相同时，模式比较器512输出选择信号至多工器514，以控制多工器514输出对应的输出信号。
关于输出信号的类型，举例而言，请参照下表：
Figure BDA0001438668520000091
Figure BDA0001438668520000101
由上表可知，每当对应的最中间的第二位与该组样本位中最中间的第二位相同时，输出信号为加一(+1)信号，而每当对应的最中间的第二位与该组样本位中最中间的第二位不同时，该输出信号为减一(-1)信号。
运算器520耦接每一个检测器510，是汇整从每一个检测器510送来的输出信号(如：加一、减一信号)以产生更新数据。于一实施例中，运算器520是以加法器实现。
多工器530耦接运算器520、致能电路180及D型正反器540，其中，多工器530根据致能电路180传来的致能信号，将从运算器520产生的更新数据传送到D型正反器540。然后，D型正反器540将更新数据输出至后端的累加电路220(如图3所示)。
为了对上述累加电路220做更进一步的阐述，请参照图7，图7是依照本发明一实施例的一种累加电路220的方块图。如图7所示，累加电路220包含积分器610、比较器620与回授路径630。在架构上，比较器620耦接积分器610，回授路径630耦接比较器620与积分器610。
累加电路220于使用操作时，积分器610从相位调整计算电路210取得更新数据，并进行更新数据累计以得出累计值。若累计值为正数，比较器620判断累计值是否大于或等于正门槛值(TH)；或者，累计值为负数，比较器620判断累计值是否小于或等于负门槛值(-TH)。当累计值大于或等于正门槛值(TH)或累计值小于或等于负门槛值(-TH)时，代表当前时脉数据回复电路114所产生第一时脉信号CLK1的相位不是在最佳数据取样点。此时，比较器620输出取样调整信号至时脉数据回复电路114，时脉数据回复电路114是根据所接收的数据信号SD与取样调整信号，以调整第一时脉信号CLK1的相位。
另一方面，回授路径630依据取样调整信号的输出以重置(reset)积分器610，使积分器610重新对更新数据进行累计。
举例而言，若累计值大于或等于正门槛值(TH)，取样调整信号为加一(+1)信号；或者，若累计值小于或等于负门槛值(-TH)，取样调整信号为减一(-1)信号。时脉数据回复电路114依据加一或减一信号，调整第一时脉信号CLK1的相位，以决定数据取样点在第一时脉信号CLK1的相位时序上向左或向右调整。
为了对上述取样相位调整装置100所执行的取样相位调整方法做更进一步的阐述，请参照图9，图9是依照本发明一实施例的一种取样相位调整方法700的流程图。如图9所示，取样相位调整方法700包含步骤S701、S702、S703、S704、S705、S706、S707(应了解到，在本实施例中所提及的步骤，除特别叙明其顺序者外，均可依实际需要调整其前后顺序，甚至可同时或部分同时执行)。以下将搭配图1
Figure BDA0001438668520000111
图9来说明本发明的技术方案。
于步骤S701，通过反馈加算器106，运算输入信号SX与回授等化信号SF，以产生叠加信号SY。于步骤S702，通过可适性等化单元117，运算产生回授等化信号SF与第一参考信号VREF。于步骤S703，通过时脉数据回复电路114，运算产生第一时脉信号CLK1。于步骤S704，通过数据裁剪器110，根据第一时脉信号CLK1与第二参考信号VF裁剪叠加信号SY，产生数据信号SD。于步骤S705，通过误差裁剪器112，根据第一时脉信号CLK1和第一参考信号VREF裁剪叠加信号SY，产生误差信号SER。于步骤S706，通过取样计算单元120，根据数据信号SD与误差信号SER计算出取样调整信号，使时脉数据回复电路114根据取样调整信号与数据信号SD调整第一时脉信号CLK1的相位。于步骤S707，通过致能电路180，交替发送致能信号至可适性等化单元117与取样计算单元120，使可适性等化单元117与取样计算单元120交替运作。
在本发明的一实施例中，于取样相位调整方法700中，将包含多个第一位的数据信号区分成多组第一位；将包含多个第二位的误差信号区分成多组第二位；通过相位调整计算电路210，运算数据信号SD和误差信号SER，并基于多个第一位与多个第二位之间的异同以产生一更新数据；通过累加电路220，累计运算更新数据，并与门槛值做比较，以产生取样调整信号。
在本发明的一实施例中，于取样相位调整方法700中，通过多个检测器510，分别对应接收一组第一位与一组第二位中最中间的第二位，并分别与一样本位比较运算后产生多个输出信号；通过一运算器520，运算多个输出信号，以产生更新数据；及通过第一多工器530，根据致能信号，将更新数据送到后端处理。
在本发明的一实施例中，于取样相位调整方法700中，通过第二多工器514，根据选择信号产生输出信号；及通过模式比较器512，比较运算样本位与组第一位，并在样本位与组第一位相同时，产生选择信号。
在本发明的一实施例中，于取样相位调整方法700中，通过积分器610，累计运算更新数据，以产生累计值；通过比较器620，比较运算累计值与门槛值，并在累计值到达门槛值时产生取样调整信号；及通过回授路径630，在累计值到达门槛值时重置(reset)积分器。
综上所述，本发明的技术方案与现有技术相比具有明显的优点和有益效果。通过本发明的取样相位调整装置100及取样相位调整方法700，自动调整最佳的数据取样相位，从而改善位误码率。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (20)

1.一种取样相位调整装置，其特征在于，包含：
一反馈加算器，接收一输入信号与一回授等化信号，并根据该输入信号与该回授等化信号，以产生一叠加信号；
一可适性等化单元，耦接该反馈加算器，该可适性等化单元产生该回授等化信号与一第一参考信号；
一时脉数据回复电路，提供一第一时脉信号；
一数据裁剪器，耦接该时脉数据回复电路与该反馈加算器，该数据裁剪器根据该第一时脉信号与一第二参考信号裁剪该叠加信号，以产生一数据信号；
一误差裁剪器，耦接该时脉数据回复电路、该反馈加算器及该可适性等化单元，该误差裁剪器根据该第一时脉信号和该第一参考信号裁剪该叠加信号，以产生一误差信号；
一取样计算单元，耦接该时脉数据回复电路、该数据裁剪器及该误差裁剪器，该取样计算单元依据该数据信号与该误差信号计算出一取样调整信号，并将该取样调整信号送至该时脉数据回复电路，借此，该时脉数据回复电路依据该取样调整信号与该数据信号，调整该第一时脉信号的相位；及
一致能电路，该致能电路耦接该可适性等化单元与该取样计算单元，该致能电路交替发送一致能信号至该可适性等化单元与该取样计算单元，使该可适性等化单元与该取样计算单元交替运作。
2.如权利要求1所述的取样相位调整装置，其特征在于，该可适性等化单元在致能运作期间产生变动的第一参考信号，以及在禁能期间产生固定的第一参考信号。
3.如权利要求1所述的取样相位调整装置，其特征在于，该取样计算单元在致能运作期间将该取样调整信号送至该时脉数据回复电路。
4.如权利要求1所述的取样相位调整装置，其特征在于，该可适性等化单元包括：
一系数计算电路，耦接该数据裁剪器与该误差裁剪器，该系数计算电路接收该数据信号和该误差信号，用以产生该第一参考信号和一组等化器系数；及
一等化电路，耦接该数据裁剪器、该系数计算电路及该反馈加算器，该等化电路接收该数据信号和该组等化器系数，用以产生该回授等化信号。
5.如权利要求1所述的取样相位调整装置，其特征在于，该叠加信号包括第一频率部分与第二频率部分。
6.如权利要求1所述的取样相位调整装置，其特征在于，该数据信号包含多个第一位，且被区分成多组第一位，该误差信号包含多个第二位，且被区分成多组第二位。
7.如权利要求6所述的取样相位调整装置，其特征在于，该取样计算单元包括：
一相位调整计算电路，耦接该数据裁剪器与该误差裁剪器，该相位调整计算电路接收该数据信号和该误差信号，并基于所述多个第一位与所述多个第二位之间的异同以提供一更新数据；及
一累加电路，耦接该相位调整计算电路，该累加电路将该更新数据进行累计并与一门槛值做比较，据以输出该取样调整信号。
8.如权利要求7所述的取样相位调整装置，其特征在于，该相位调整计算电路在致能运作期间将该更新数据送至该累加电路。
9.如权利要求7所述的取样相位调整装置，其特征在于，该相位调整计算电路包括：
多个检测器，耦接该数据裁剪器与该误差裁剪器，其中每一检测器对应接收一组第一位与一组第二位中最中间的第二位，并分别与一样本位比较运算后产生一输出信号；
一运算器，耦接多个检测器，该运算器接收多个输出信号，以产生该更新数据；及
一第一多工器，耦接该运算器、该致能电路及一D型正反器，其中该第一多工器根据该致能信号，经由该D型正反器将该更新数据送到该累加电路。
10.如权利要求9所述的取样相位调整装置，其特征在于，该样本位的数量相同于每一组第一位数量或每一组第二位数量。
11.如权利要求10所述的取样相位调整装置，其特征在于，该检测器包括：
一第二多工器，耦接该误差裁剪器与该运算器，该第二多工器根据一选择信号输出该输出信号；及
一模式比较器，耦接该数据裁剪器与该第二多工器，该模式比较器比较该样本位与该组第一位，并于该样本位与该组第一位相同时，输出该选择信号。
12.如权利要求7所述的取样相位调整装置，其特征在于，该累加电路包括：
一积分器，耦接该相位调整计算电路，该积分器将该更新数据进行累计以产生一累计值；
一比较器，耦接该积分器，该比较器比较该累计值与该门槛值，并在该累计值到达该门槛值时输出该取样调整信号；及
一回授路径，耦接该积分器与该比较器，该回授路径在该累计值到达该门槛值时，用以重置该积分器。
13.如权利要求1所述的取样相位调整装置，其特征在于，还包括一可变增益放大器，该可变增益放大器耦接该反馈加算器，根据可变增益因子来放大该输入信号。
14.如权利要求1所述的取样相位调整装置，其特征在于，还包括一连续时间线性等化器，该连续时间线性等化器耦接该反馈加算器，提供该输入信号的高频信号补偿。
15.如权利要求1所述的取样相位调整装置，其特征在于，还包括一边缘裁剪器，该边缘裁剪器耦接该时脉数据回复电路与该反馈加算器，该边缘裁剪器从该时脉数据回复电路接收一第二时脉信号以及从该反馈加算器接收该叠加信号，该边缘裁剪器根据该第二时脉信号裁剪该叠加信号，以产生一边缘信号并传送至该时脉数据回复电路。
16.一种取样相位调整方法，其特征在于，包含步骤：
通过一反馈加算器，运算一输入信号与一回授等化信号，以产生一叠加信号；
通过一可适性等化单元，运算产生该回授等化信号与一第一参考信号；
通过一时脉数据回复电路，运算产生一第一时脉信号；
通过一数据裁剪器，根据该第一时脉信号与一第二参考信号裁剪该叠加信号，产生一数据信号；
通过一误差裁剪器，根据该第一时脉信号和该第一参考信号裁剪该叠加信号，产生一误差信号；
通过一取样计算单元，根据该数据信号与该误差信号计算出一取样调整信号，使该时脉数据回复电路根据该取样调整信号与该数据信号调整该第一时脉信号的相位；及
通过一致能电路，交替发送一致能信号至该可适性等化单元与该取样计算单元，使该可适性等化单元与该取样计算单元交替运作。
17.如权利要求16所述的取样相位调整方法，其特征在于，还包括：
将包含多个第一位的该数据信号区分成多组第一位；
将包含多个第二位的该误差信号区分成多组第二位；
通过一相位调整计算电路，运算该数据信号和该误差信号，并基于所述多个第一位与所述多个第二位之间的异同以产生一更新数据；及
通过一累加电路，累计运算该更新数据，并与一门槛值做比较，以产生该取样调整信号。
18.如权利要求17所述的取样相位调整方法，其特征在于，还包括：
通过多个检测器，分别对应接收一组第一位与一组第二位中最中间的第二位，并分别与一样本位比较运算后产生多个输出信号；
通过一运算器，运算多个输出信号，以产生该更新数据；及
通过一第一多工器，根据该致能信号，将该更新数据送到后端处理。
19.如权利要求18所述的取样相位调整方法，其特征在于，还包括：
通过一第二多工器，根据一选择信号产生该输出信号；及
通过一模式比较器，比较运算该样本位与该组第一位，并在该样本位与该组第一位相同时，产生该选择信号。
20.如权利要求17所述的取样相位调整方法，其特征在于，还包括：
通过一积分器，累计运算该更新数据，以产生一累计值；
通过一比较器，比较运算该累计值与该门槛值，并在该累计值到达该门槛值时产生该取样调整信号；及
通过一回授路径，在该累计值到达该门槛值时重置该积分器。
CN201710976664.5A 2017-10-19 2017-10-19 取样相位调整装置及其调整方法 Active CN109687951B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710976664.5A CN109687951B (zh) 2017-10-19 2017-10-19 取样相位调整装置及其调整方法
US15/983,107 US10181941B1 (en) 2017-10-19 2018-05-18 Sampling phase adjustment device and adjusting method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710976664.5A CN109687951B (zh) 2017-10-19 2017-10-19 取样相位调整装置及其调整方法

Publications (2)

Publication Number Publication Date
CN109687951A CN109687951A (zh) 2019-04-26
CN109687951B true CN109687951B (zh) 2021-06-01

Family

ID=64953939

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710976664.5A Active CN109687951B (zh) 2017-10-19 2017-10-19 取样相位调整装置及其调整方法

Country Status (2)

Country Link
US (1) US10181941B1 (zh)
CN (1) CN109687951B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11018656B1 (en) * 2019-11-21 2021-05-25 Credo Technology Group Limited Multi-function level finder for serdes
CN112468139B (zh) * 2020-11-05 2023-08-29 深圳市紫光同创电子有限公司 时钟数据恢复电路、方法及装置
US11546127B2 (en) * 2021-03-18 2023-01-03 Samsung Display Co., Ltd. Systems and methods for symbol-spaced pattern-adaptable dual loop clock recovery for high speed serial links
US11757681B1 (en) * 2022-09-23 2023-09-12 Apple Inc. Serial data receiver circuit with dither assisted equalization

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1444339A (zh) * 2003-03-07 2003-09-24 海信集团有限公司 模/数转换器取样时钟相位的自动校正方法
CN101843019A (zh) * 2007-09-14 2010-09-22 西姆特科有限公司 高速串行器、相关组件、系统和方法
CN104378321A (zh) * 2014-11-26 2015-02-25 英特格灵芯片(天津)有限公司 自适应均衡参数调整、传输性能测试的集成方法和电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8548110B2 (en) * 2007-01-09 2013-10-01 Rambus Inc. Receiver with clock recovery circuit and adaptive sample and equalizer timing
US8135100B2 (en) * 2008-08-20 2012-03-13 International Business Machines Corporation Adaptive clock and equalization control systems and methods for data receivers in communications systems
US8837626B2 (en) * 2011-12-09 2014-09-16 Lsi Corporation Conditional adaptation of linear filters in a system having nonlinearity
JP6079388B2 (ja) * 2013-04-03 2017-02-15 富士通株式会社 受信回路及びその制御方法
US9148235B1 (en) * 2014-09-15 2015-09-29 Global Unichip Corporation Eye diagram measuring circuit and measuring method thereof
US9350527B1 (en) * 2015-03-24 2016-05-24 Sony Corporation Reception unit and receiving method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1444339A (zh) * 2003-03-07 2003-09-24 海信集团有限公司 模/数转换器取样时钟相位的自动校正方法
CN101843019A (zh) * 2007-09-14 2010-09-22 西姆特科有限公司 高速串行器、相关组件、系统和方法
CN104378321A (zh) * 2014-11-26 2015-02-25 英特格灵芯片(天津)有限公司 自适应均衡参数调整、传输性能测试的集成方法和电路

Also Published As

Publication number Publication date
US10181941B1 (en) 2019-01-15
CN109687951A (zh) 2019-04-26

Similar Documents

Publication Publication Date Title
CN109687951B (zh) 取样相位调整装置及其调整方法
US10887076B2 (en) Receiver with enhanced clock and data recovery
EP2779550B1 (en) Digital equalizer adaptation using on-die instrument
CN106470177B (zh) 用dfe进行偏移的cdr装置、接收器和方法
US9313017B1 (en) Baud-rate CDR circuit and method for low power applications
TWI608711B (zh) 時脈資料回復裝置
US7325175B2 (en) Phase adjust using relative error
TWI656743B (zh) 取樣相位調整裝置及其調整方法
US9191244B2 (en) Equalizer and semiconductor device
CN111149308B (zh) 多线路时偏的测量和校正方法
US9413524B1 (en) Dynamic gain clock data recovery in a receiver
KR102346908B1 (ko) 다중와이어 스큐를 교정하기 위한 방법 및 시스템
US9985804B2 (en) Systems and methods for processing errors of a received signal
US9231803B2 (en) Data receiver, data communication system, and data communication method
US8181058B2 (en) Clock-data-recovery technique for high-speed links
CN108063616B (zh) 一种基于过采样的非同源时钟数据恢复系统
KR101418046B1 (ko) 듀티 사이클 보정 장치 및 방법, 그리고 그를 이용하는 수신기
CN108463966B (zh) 将恢复的时钟抖动减到最小的方法
US20170118046A1 (en) System and method for adjusting clock phases in a time-interleaved receiver
US8218685B2 (en) Data slicer threshold adjustment for disparity controlled signals
US20050238092A1 (en) Method and system for error estimation for adaptive equalization in communication systems
US10819499B2 (en) Method for measuring and correcting multiwire skew
US9485120B1 (en) Method and apparatus for signal detection and baseline wander cancellation
CN118044159A (zh) 基于来自误差切片器的样本的ctle均衡器适应的方法和装置
CN101179305B (zh) 对电磁信号执行色散补偿的系统及方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant