CN101843019A - 高速串行器、相关组件、系统和方法 - Google Patents

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D·A·罗
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Abstract

通信系统包括多路复用器和延迟调整器，所述多路复用器被配置为将第一组数据信道多路复用为第一数据信道并且将第二组数据信道多路复用为第二数据信道，所述延迟调整器被配置为基于延迟调整命令对所述第一数据信道可调地进行延迟。所述通信系统也包括第一放大器和第二放大器，所述第一放大器被配置为将延迟的第一信道放大为第一输出数据信道，所述第二放大器被配置为将所述第二数据信道放大为第二输出数据信道。所述通信系统还包括第一驱动器和第二驱动器，所述第一驱动器被配置为将所述第一输出数据信道转换为驱动光调制器的第一驱动信号，所述第二驱动器被配置为将所述第二输出数据信道转换为驱动所述光调制器的第二驱动信号。

Description

高速串行器、相关组件、系统和方法
相关申请的交叉引用
本申请根据35 U.S.C.§119要求于2007年9月14日递交的题为“HIGH-SPEED SERIALIZERS，DESERIALIZERS，RELATED COMPONENTS，SYSTEMS AND METHODS”的美国临时专利申请60/972,709的优先权，为多种目的将其全文通过引用合并于此。
技术领域
本技术通常涉及通信装置，更具体地说，涉及用于光/电的有线/无线通信的高速串行器、解串器、相关组件、系统和方法。
背景技术
近来，世界已经目睹了因特网用户、应用程序和装置的数目以及数据通信量(尤其是多媒体内容量)的显著增长，所有这些都要求可靠、高速、低成本、低功耗的通信装置。因特网使用光纤信道用于超高速通信。由接收器接收沿着光纤信道发送的光信号，所述接收器包括光组件和电组件。接收器将光信号转换为电信号并且将转换的电信号发送到以较低速度运行、用于处理数据的电子计算机网络。另一方面，发射器接收来自电子计算机网络的电信号、将其转换为光信号并将其发送到光纤信道。
在电信应用中使用的这些接收器和发射器可能需要满足已经出现的光标准。一个此类标准是同步光纤网(SONET)，它是由交换载波标准协会(ECSA)为美国国家标准学会(ANSI)制定的标准。SONET标准主要在北美和日本的电信和其他产业中使用。另一标准是同步数字体系(SDH)标准，它是由国际电信联盟(ITU)颁布并用在世界其他地区的标准。取决于误差纠错编码，OC-192SONET标准或STM64SDH标准用于大约9-13Gbps的速度，OC-768SONET标准或STM 256SDH标准用于大约36-48Gbps的速度。
1998年，整个产业倡议建立光互联论坛(OIF)，一个聚焦于鼓励使用光联网技术开发和部署针对数据交换和路由的互操作产品和服务的开放式论坛。为了加速部署光联网技术并且有助于将产业汇聚到互操作性上来，OIF经过确定、选择以及酌情增加，最后颁布了光互联标准。与OIF有关的信息和由OIF颁布的出版物可以在www.oiforum.com上找到。
因此，期望能够生产通信装置，尤其是串行器、解串器、接收器和发射器，上述通信装置在满足SONET/SDH标准和OIF标准的同时，也可以满足因特网和其他多媒体通信应用所要求的高速、高性能、低功耗的通信需求。也期望生产高度集成的、可测试的以及有成本效益的这类装置。
发明内容
在本公开的一个方面中，通信系统包括多路复用器和延迟调整器，所述多路复用器被配置为将第一组数据信道多路复用为第一数据信道并且将第二组数据信道复用为第二数据信道，所述延迟调整器被耦合到所述多路复用器并且被配置为基于延迟调整命令对所述第一数据信道可调地进行延迟。所述通信系统还包括第一放大器和第二放大器，所述第一放大器被耦合到所述延迟调整器并且被配置为将所述延迟的第一信道放大为第一输出数据信道，所述第二放大器被耦合到所述多路复用器并且被配置为将所述第二数据信道放大为第二输出数据信道。所述通信系统还包括第一驱动器和第二驱动器，所述第一驱动器被耦合到所述第一放大器并且被配置为将所述第一输出数据信道转换为驱动光调制器的第一驱动信号，所述光调制器被配置为对一个或更多个光信号进行调制，所述第二驱动器被耦合到所述第二放大器并且被配置为将所述第二输出数据信道转换为驱动所述光调制器的第二驱动信号。
在本公开的另一方面中，通信系统包括多路复用器和星座图映射器，所述多路复用器被配置为将第一组数据信道多路复用为第一数据信道并且将第二组数据信道多路复用为第二数据信道，所述星座图映射器被配置为将所述第一和第二数据信道映射到同相(I)-正交(Q)星座图并且基于所述映射输出I数据信道和Q数据信道。所述通信系统还包括延迟调整器，所述延迟调整器被配置为基于延迟调整命令对所述I数据信道可调地进行延迟。所述通信系统还包括第一数模转换器(DAC)和第二DAC，所述第一DAC被配置为将所述已延迟的I数据信道转换为第一模拟数据信号，所述第二DAC被配置为将所述Q数据信道转换为第二模拟数据信号。所述通信系统还包括第一驱动器和第二驱动器，所述第一驱动器被配置为将所述第一模拟数据信号转换为驱动光调制器的第一驱动信号，所述光调制器被配置为对一个或更多个光信号进行调制，所述第二驱动器被配置为将所述第二输出数据信道转换为驱动所述光调制器的第二驱动信号。
在本公开的又一方面中，通信装置包括接口和多路复用器，所述接口被配置为接收输入数据信道并且将所述输入数据信道转换为第一组数据信道和第二组数据信道，所述多路复用器被配置为将所述第一组数据信道多路复用为第一数据信道并且所述将第二组数据信道多路复用为第二数据信道。所述通信系统还包括延迟调整器，所述延迟调整器被耦合到所述多路复用器并且被配置为基于延迟调整命令对所述第一数据信道可调地进行延迟。所述通信装置还包括第一放大器和第二放大器，所述第一放大器被耦合到所述延迟调整器并且被配置为将所述已延迟的第一信道放大为第一输出数据信道，所述第二放大器被耦合到所述多路复用器并且被配置为将所述第二信道放大为第二输出数据信道。所述通信装置还包括相位调整器和时钟放大器，所述相位调整器被配置为基于相位调整命令对第一时钟可调地进行移相，所述时钟放大器被配置为将所述已移相的第一时钟放大为第一输出时钟。
应当理解，根据以下详细说明，本技术的其他配置对于本领域技术人员而言将是显而易见的，其中为了说明的目的，通过例子示出并描述了本技术的各种配置。可以认识到，本技术可以具有其它和不同的配置，并且可以修改各种其他方面中的若干细节，所有这些均不偏离本技术的范围。因此，附图和详细说明在本质上应被视为说明性的而非限制性的。
附图说明
图1a是图解说明根据本技术的一个方面的发射器和接收器示例的概念框图。
图1b是图解说明根据本技术的一个方面的发射器示例的概念框。
图2a是图解说明根据本技术的一个方面的发射器示例的概念框图。
图2b是根据本技术的一个方面的时序图示例，所述时序图示出了在调制器驱动器处为两个数据通路重新计时。
图2c是图解说明根据本技术的一个方面的脉冲加工的时序图示例。
图2d是图解说明根据本技术的一个方面用于CMU/MUX模块的控制系统概念框图。
图2e是图解说明根据本技术的一个方面的高速多路复用器架构概念框图。
图2f是图解说明根据本技术的一个方面的重置操作的时序图示例。
图2g是图解说明根据本技术的一个方面的发射器示例的概念框图。
图2h是图解说明根据本技术的一个方面用于实现较高阶调制的单偏振发射器示例的概念框图。
图2i图解说明根据本技术的一个方面用于各种调制方案的星座图示例。
图2j图解说明根据本技术的一个方面的已预校正的星座图示例。
图2k是图解说明根据本技术的一个方面用于实现较高阶调制的双偏振发射器示例的概念框图。
图3是图解说明根据本技术的一个方面的时钟倍增器单元(CMU)和多路复用器(MUX)示例的概念框图。
图4是图解说明根据本技术的一个方面的高速MUX架构示例的概念框图。
图5是图解说明根据本技术的一个方面的接收器示例的概念框图。
图6是图解说明根据本技术的一个方面的时钟数据恢复(CDR)单元和多路分离器(Demux)示例的概念框图。
图7是图解说明根据本技术的一个方面的高速多通路CDR架构示例的概念框图。
图8a图解说明根据本技术的一个方面的数据眼图。
图8b是图解说明根据本技术的一个方面具有可调阈值和可调相位的锁存器的概念框图。
图9是图解说明根据本技术的一个方面的基于压控振荡器(VCO)的CDR示例的概念框图。
图10是图解说明根据本技术的一个方面的基于延迟锁相环(DLL)的CDR示例的概念框图。
图11是图解说明根据本技术的一个方面的具有多通路接口的发射器部分示例的概念框图。
图12是图解说明根据本技术的一个方面的具有多通路接口的发射器部分示例的概念框图。
图13是图解说明根据本技术的一个方面的具有多通路接口的发射器部分示例的概念框图。
图14是图解说明根据本技术的一个方面的具有多通路接口的发射器部分示例的概念框图。
具体实施方式
本技术提供了高度集成的、可测试的并且具有低功耗和低成本的新颖的通信装置，更具体地说，提供了高性能串行器、解串器和相关组件。
为了清楚，用来描述本技术的某些术语被定义如下：
“串行解串器”意思是串行器和解串器。
“偏移”意思是在带信号中的任何两个数据之间在到达时间上的差的固定部分。
“SFI”意思是串行解串器成帧器接口。
“SFI-5”意思是用于物理层装置的OC-768系统接口的串行解串器成帧器接口级5。与SFI-5相关的文件可以包括OIF 2001.145.10、OIF 2001.149.13、实施协议OIF-SFI5-01.1和实施协议OIF-SPI5-01.1。最后两个文件在因特网www.oiforum.com上可获得。
“单位间隔”或“UI”意思是用于给定的速度的一个标称位周期。它相当于信号过渡之间的最短的标称时间。
“漂移”意思是使用-3db点在漂移拐角频率处的单极低通滤波器过滤相位之后，信号(时钟或数据)相位上的峰峰值变化。
在图中，为了方便参考，当指代功能相同或相似的模块或项时，使用相同的参考标记。
现在参考图1a，示出了根据本技术的一个方面的收发器的简化图示。收发器可以包括发射器130和接收器120。在发射端，可以将电信号从成帧器106发送到发射器130，发射器130将并行数据流转换为串行数据流并且将电信号转换为要在光纤112上传输的光信号。在接收端，可以将从光纤112接收到的光信号发送到接收器120，所述接收器将光信号转换为电信号并且将串行数据流转换为并行数据流。可以将来自接收器120的输出信号发送到成帧器106。
根据本技术的一个方面，发射器130可以包括(i)接口级107(例如用于OC-768系统的发射SFI-5接口)、(ii)时钟倍频单元(CMU)和多路复用器(MUX)108、(iii)前置驱动器109、(iv)调制器驱动器110和(v)电吸收调制器(EAM)111。根据本技术的一个方面，发射SFI-5接口107可以接收多个数据信道(例如来自成帧器106的16个数据信道)并且将它们转换为标准数字逻辑电平。发射SFI-5接口107可以由自成帧器106接收到的信号获得时钟并且重新对齐这些数据信道。CMU/MUX 108接收16个重新对齐的数据信道并且将它们多路复用为一串行数据信道。发射器130可以包括产生在中间电平的输出(例如大约1.2V峰峰值)的前置驱动器109。调制器驱动器110将中间电平输出信号提升到较高电平(例如大约3V峰峰值单端信号)以驱动EAM，EAM产生要在光纤112上传输的光信号。应注意，在另一配置中，某些组件可以被组合或被划分为独立的部件，或被移除。
根据本技术的一个方面，接收器120可以包括(i)光电检测器101、(ii)跨阻放大器(TIA)102、(iii)限幅放大器103、(iv)时钟数据恢复(CDR)单元和多路分离器(Demux)104和(v)接口级105(例如接收SFI-5接口)。由光电检测器101和TIA 102检测并且接收沿着光纤发送的光信号。在光电检测器101将光信号转换为电流信号之后，TIA 102将电流信号转换为电压信号并且可以同时放大该信号。限幅放大器103可以接收具有变化的输入电压的输入并且将其转换为单个高电平或低电平。它决定了振幅。CDR/Demux 104可以采样数据，将其在时间和振幅上进行量化，并且对其进行多路分离。它恢复时钟和数据信号。Demux可以将串行数据流转换为并行数据流。CDR可以使用或不用限幅放大器工作。如果CDR接收的模拟输入没有被限幅放大器处理过，则CDR中的采样器可以以变化的电平运作。接收SFI-5接口105可以产生参考信道并且缓冲数据，使得输出数据将与接收器120和成帧器106之间的接口所需的逻辑电平和阻抗水平以及其他特性兼容。应注意，在另一配置中，某些组件可以被组合或被划分为独立的部分，和/或被移除。
可以将各种组件集成到一个单个的半导体芯片中。对于发射器端，根据一个配置，可以将接口级107和CMU/Mux 108集成到一个单个半导体芯片中。在另一配置中，可以将接口级107、CMU/Mux 108和前置驱动器109可以集成到一个单个半导体芯片中。在又另一配置中，可以将前置驱动器109和CMU/Mux 108集成到一个半导体芯片中。在另一配置中，可以将接口级107、CMU/Mux 108、前置驱动器109和调制器驱动器110集成到一个单个半导体芯片中。在另一示例中，可以将CMU/Mux 108、前置驱动器109和调制器驱动器110集成到一个单个半导体芯片中。应注意，可以将CMU/Mux 108可以划分为CMU和Mux，并且依赖于应用，可以将Mux与上述各种组件集成。
在接收器端，根据一个配置，可以将CDR/Demux 104和接口级105集成到一个半导体芯片中。在另一配置中，可以将限幅放大器103、CDR/Demux 104和接口级105集成到一个单个半导体芯片中。在又另一配置中，可以将限幅放大器103和CDR/Demux 104集成到一个单个半导体芯片中。在另一配置中，可以将TIA102、限幅放大器103、CDR/Demux 104和接口级105集成到一个单个半导体芯片中。在另一示例中，可以将TIA 102、限幅放大器103和CDR/Demux 104集成到一个单个半导体芯片中。应注意，可以将CDR/Demux划分为CDR和Demux，并且依赖于应用，可以仅将CDR或Demux与上述各种组件集成。
对于收发器，其他集成模式是可能的。例如，可以将CMU/Mux 108和CDR/Demux 104集成到一个半导体芯片中而具有或不具有前置驱动器109和限幅放大器103。在另一示例中，可以将接口107和105、CMU/Mux 108和CDR/Demux 104集成到一个半导体芯片中而具有或不具有前置驱动器109和限幅放大器103。又一示例可以将TIA 102、限幅放大器103、CDR/Demux 104、调制器驱动器110、前置驱动器109和CMU/Mux 108集成到一个芯片或管芯中。在另一配置中，可以将TIA 102、限幅放大器103、CDR/Demux 104、接口级105、调制器驱动器110、前置驱动器109、CMU/Mux 108和接口级107集成到一个芯片中。
使用可以提供高产量和小尺寸以及高速器件的制造工艺有助于生产高度集成的芯片。例如，可以使用SiGe BiCMOS，但是制造工艺不限于SiGe BiCMOS。为了将各种组件集成到芯片中，将差分输入/输出线提供给各种组件(例如提供场抵消)、倒装焊(flip-chip)配置(例如球栅阵列)、隔离槽和低温陶瓷封装可能是有益的，以上意在示例而不是限制。如果EAM 111包括差分输入而不是单端输入，则将在EAM 111之前的级所需的单端输出电压电平减小到单端输入所需的电压的一半。这也有助于集成。提供平衡差分光电检测器或光电二极管也将是有帮助的。
图1b是概念框图，其示出了根据本技术的一个方面的发射器的示例。示出的发射器151具有两个CMU/MUX 162。发射器可以包括一个或更多个CMU/MUX(即k个CMU/MUX，这里k是大于零的整数)。可以使用SiGe来制造CMU/MUX 162。替换地，可以使用CMOS、BiCMOS或其他合适的材料来制造CMU/MUX 162。每个CMU/MUX 162处在数据源端并且通过多通路接口157A和157B耦合到驱动器模块152。接口可以包括同轴电缆、连接器或任何其它合适类型的连接。
可以使用GaAs或InP来制造驱动器模块152。替换地，可以使用SiGe或其他合适的材料来制造驱动器模块152。驱动器模块可以包括锁存器和数据接收器(例如锁存器902和数据接收器903，如图11和图12中所示)。替换地，驱动器模块可以包括基于延迟锁相环(DLL)的CDR 1311、1:N Demux 1312、弹性缓冲器1313、N:1 Mux 1314和数据接收器1315，如图13中所示，或基于延迟锁相环(DLL)的CDR 1411、1:N Demux 1412、弹性缓冲器1413、位去偏斜单元1416、N:1 Mux 1414和数据接收器1415，如图14中所示。在另一配置中，驱动器模块可以包括其他合适的电路。可以使用例如驱动器放大器来实现数据接收器。
回到图1b，每个驱动器模块152位于数据接收器端并且耦合到光调制器，例如光差分正交相移键控(DQPSK)调制器154。每个光DQPSK调制器152接收来自功分器160的信号并且耦合到脉冲加工器156。将来自两个脉冲加工器156的输出发射到偏振组合器158。CMU/MUX 162可以输出一个或更多个数据输出，例如TXDATAOUT[0]和TXDATAOUT[1]。它也可以输出一个或更多个高速时钟信号，例如HSCLK[0]P/N和HSCLK[1]P/N。
CMU/MUX可以包括一个或更多个通路(例如n个通路，其中n是大于零的整数)。通路有时被称为信道。当数据到达驱动器模块152时，由于数据路径上的变化，在每个通路上的数据可能彼此没有对齐。驱动器模块152可以重新对齐这类数据。应注意，发射器可以仅包括图1b中所示的某些组件或包括额外的组件。
图3是概念框图，其示出了根据本技术的一个方面的时钟倍增器单元(CMU)和多路复用器(MUX)的示例。图3中所示的CMU/MUX的数据速率可以是例如30-60Gbps(例如大约56Gbps、39-45Gbps、39-41Gbps、42-45Gbps)。它使用2个通路；因此每个通路的数据速率是CMU/MUX的数据速率的一半。当使用多个CMU/MUX时，可以提高数据速率。例如，如果使用两个CMU/MUX(例如图1b)，则数据速率加倍(例如，如果单个CMU/MUX的数据速率是56Gbps，则数据速率加倍到约112Gbps)。如果并行地使用n个CMU/MUX，则数据速率提高到单个CMU/MUX的数据速率的n倍。此外或替换地，可以通过增加CMU/MUX内的通路或信道的数目的方式来提高数据速率。图1b示出了每个CMU/MUX有两个通路的示例。
CMU/MUX可以包括客户端接口，所述客户端接口接收并行数据信道TXDATA[0]P/N-TXDATA[15]P/N，将接收到的数据信道与公共时钟域对齐并且在对齐时钟的数据信道上执行位去偏移，例如根据SFI-5标准。CMU/MUX可以包括信道DLL阵列322，所述信道DLL阵列被配置成输出数据信道和针对每个接收到的数据信道的时钟，其中时钟与对应的数据信道对齐。CMU/MUX也可以包括信道FIFO阵列324，信道FIFO阵列324被配置成将来自信道DLL阵列322的数据信道与公共本地时钟对齐。CMU/MUX也可以包括去偏移寄存器阵列326，去偏移寄存器阵列326被配置成将来自信道FIFO阵列324的数据信道的数据位对齐。为了执行位去偏移，CMU/MUX可以接收包括每个数据信道的采样的参考信道TXDSCP/N，并且使用去偏移相关器327将每个数据信道与参考信道的对应采样关联起来，以此确定每个数据信道需要被移位以将其数据位对齐的数量(比特数)。接着去偏移寄存器阵列326可以对数据信道进行移位以对齐它们的数据位。CMU/MUX也可以包括伪随机比特序列(PRBS)图样发生器和误差检查器328以产生伪随机图样，可以将伪随机图样与数据信道中的伪随机图样进行比较，以在数据信道上执行误差检查。CMU/MUX的示例性客户端接口的更详细的讨论可以在2007年10月23日授权的标题为“HIGHLY INTEGRATED，HIGH-SPEED，LOW-POWER SERDES AND SYSTEMS”的美国专利7,286,572中找到，通过引用将其整个说明书合并到此。
在图4中详细地示出了高速MUX架构(在图3的右上部分示出)。该MUX架构使用对数据和时钟的预偏移控制。可以将弹性缓冲器401和402(在图4中示出)耦合到数据源330(在图3中示出)。弹性缓冲器401和402可以包括在MUX 351和MUX 352(在图3中示出)中。根据一个方面，使用先进先出(FIFO)缓冲器来实现弹性缓冲器。
本技术可以使用一个或更多个时钟相位调整器，例如时钟相位调整器411和412(在图4中示出)。每个时钟相位调整器可以独立于另一个时钟相位调整器进行调整。可以将每个时钟相位调整器411和412的输出提供给MUX 403和404以及弹性缓冲器401和403(在图4中示出)。来自CMU的高速时钟422运行在波特率(或每个通路的数据速率)。2分频器421将时钟422的时钟速率减小一半(或数据速率的一半)。2分频器可以用于半速率系统，在半速率系统中两个时钟沿都用来多路复用数据。对于使用全速率时钟的系统，可以省略2分频器421。1或2分频器417允许时钟以全速率或半速率运行。典型地，1或2分频器中的一个以全速率运行，另一个以半速率运行。TXDATAOUT[0]和TXDATAOUT[1]中的每一个都处于数据速率(或全速率)。
参考图4，弹性缓冲器401和402的输入可以包括数据字TXDATAIN0[0:N]和TXDATAIN1[0:N]，这些数据字可以通过CMU/MUX模块的在前的位级预偏移模块来提供。弹性缓冲器401和402各自具有写输入时钟425和426以及读输入时钟427和428。在此方面，写输入时钟425和426来自公共时钟域，而读输入时钟427和428来自分离的时钟域。在图4的示例中，RDCLK1将读时钟427提供到弹性缓冲器401，RDCLK0将读时钟428提供到弹性缓冲器402。由RDCLK0提供弹性缓冲器401和402两者的写时钟425和426。由移相器/时钟发生器模块411和412提供这些时钟。每一移相器/时钟发生器模块411和412接收时钟，将可调的相移应用到所述时钟，并且输出已移相的时钟和已移相的时钟的子谐波，分别用于多路复用器403和404的多路复用操作中，也供弹性缓冲器401和402使用。
将弹性缓冲器401和402的输出提供到N:1多路复用器模块403和404，其使用有序的多路复用操作将每个弹性缓冲器401和402的输出转换为高速数据信道。由移相器/时钟发生器模块411和412提供用于这些复用操作的时钟。以下参照图2e讨论时序复用操作的示例。
多路复用器403和404将高速数据信道提供给放大器407和408。这些放大器407和408可以提供通过DAC 405和406控制的可调的输出幅度，所述DAC将数字控制字TXDATALVL_ADJ[0]和TXDATALVL_ADJ[1]转换为控制放大器增益的模拟控制信号。
图4中的系统产生高速数据信道TXDATAOUT[0]和TXDATAOUT[1]，二者相对于彼此以及相对于图4中被标注为HSCLK[0]P/N和HSCLK[1]P/N的两个高速时钟具有独立可调的偏移。分别基于数字控制信号PHS_ADJ[0]和PHS_ADJ[1]调整高速数据信道TXDATAOUT[0]和TXDATAOUT[1]的偏移。这些数字控制信号被输入到数模转换器(DAC)409和410，其将数字控制信号转换为控制由移相器/时钟发生器411和412产生的时钟相移的模拟控制信号。
两个高速时钟HSCLK[0]P/N和HSCLK[1]P/N具有由相位调整器415和416分别基于数字控制信号PHS_ADJ[2]和PHS_ADJ[3]调整的独立可调的相位。控制信号PHS_ADJ[2]和PHS_ADJ[3]被提供给DAC 413和414，DAC 413和414将数字控制信号转换为控制由相位调整器415和416产生的相移的模拟控制信号。输入到相位调整器415和416的高速时钟来自CMU(在图3中示出)。相移时钟提供给提供可选的2分频功能的模块417和418，可选的2分频功能允许时钟信号HSCLK[0]P/N和HSCLK[1]P/N工作在TXDATAOUT[0]和TXDATAOUT[1]的波特率的一半的频率上，或工作在这些信号TXDATAOUT[0]和TXDATAOUT[1]的全波特率上。由控制信号HSCLK[0]_FSEL和HSCLK[1]_FSEL提供这些速率的选择。接着由驱动器放大器419和420放大HSCLK[0]P/N和HSCLK[1]P/N，驱动器放大器419和420可以具有独立的使能输入HSCLK[0]_EN和HSCLK[1]_EN，以允许在不使用高速时钟输出时使其掉电。
图2a是概念框图，其示出了根据本技术的一个方面的发射器系统的示例。在图2a所示示例中的发射器系统包括两个CMU/MUX模块201和202、两个调制器驱动器203和204、两个光调制器205和206、两个脉冲加工器207和208、偏振组合器209和光放大器210。
每个CMU/MUX模块201和202可以被配置为接收包括波特率为fA的M路的数字数据(例如，16路数字数据)的客户端数据，并且将接收到的客户端数据多路复用为波特率为fB的两个高速数据通路TXDATA[0]和TXDATA[1]。数据通路也可以称为数据信道。每个高速数据通路的波特率fB可以是客户端数据的波特率fA的M/2倍。在图2a中，由字母A指示与CMU/MUX模块201关联的信号，由字母B指示与CMU/MUX模块202关联的信号。
每个CMU/MUX模块201和202也可以使用QPSK或DQPSK调制对接收到的数据进行预编码，在此情况下高速数据通路TXDATA[0]可对应于同相(I)数据而高速数据信道TXDATA[1]可对应于正交(Q)数据。两个高速数据通路TXDATA[0]和TXDATA[1]输入到各自的调制器驱动器203和204。每个CMU/MUX模块201和202可以通过多通路接口被耦合到各自的调制器驱动器203和204。接口可以包括同轴电缆、连接器或任何其他合适类型的连接。
每个调制器驱动器203和204可以被配置为将各自的两个高速数据通路放大为两个高电平驱动信号。两个高电平信号被输入到各自的光调制器205和206的I和Q调制输入端口。每个光调制器205和206接收来自激光器211的光载波信号，并且使用I和Q输入信号独立地对光载波信号进行相位调制。接着将两个已调制的光载波正交组合以形成产生的QPSK或DQPSK光载波信号，其由各自的光调制器205和206输出。接着将已调制的光载波信号输入到各自的脉冲加工器207和208，脉冲加工器207和208可以被配置为使光载波信号的调制脉冲变窄(narrow)以减小对偏振模色散的敏感性，如以下进一步说明。来自脉冲加工器207和208的两个已调制的光载波信号被输入到偏振组合器209。偏振组合器209可以被配置为通过将信号进行正交偏振来组合两个已调制的光载波信号。接着可以由光放大器210放大产生的组合双极化信号，并且将其发送到光纤，光纤可以将信号传输到例如距离40至1500km的接收器。
每个CMU/MUX模块201和202包括客户端接口201a和202a、多路复用器201b和202b、两个延迟调整器201h和202h以及两个数据放大器201e和202e。每一CMU/MUX模块还包括净化化锁相环(clean up PLL)201c和202c、时钟倍增器单元(CMU)201d和202d、两个移相器201i和202i、两个时钟放大器201f和202f以及控制接口201g和202g。
每个CMU/MUX模块201和202中的客户端接口201a和202a接收M路客户端数据(例如16路数据)。客户端接口201a和202a可以对接收的M路数据执行数据和时钟恢复，将M路数据同步至公共时钟域(例如，使用先进先出(FIFO)缓冲器)，并且对M路数据进行去偏移以将其数据位对齐。可以根据用于OC-768系统的SFI-5标准来执行这些操作。客户端接口201a和202a也可以使用QPSK或DQPSK调制来对数据进行预编码。多路复用器201b和202b将来自客户端接口201a和202a的已处理的数据多路复用为两个高速数据通路。每个高速数据通路可以工作在波特率fB上，fB是客户端波特率fA的M/2倍。一方面，客户端接口201a和202a也可以将客户端数据以Mx1:N进行多路分离以有助于客户端接口201a和202a中的并行数字处理。在这个示例中，客户端接口201a和202a可以向多路复用器201b和202b输出NxM路的数据，多路复用器201b和202b将NxM路数据多路复用为两个高速数据通路。
将来自多路复用器201b和202b的两个高速数据通路输入到两个延迟调整器201h和202h，延迟调整器被配置为独立地调整两个数据通路的延迟。接着可以由两个数据放大器201e和202e将两个高速数据通路放大到所期望的电压摆幅，并且作为高速数据通路TXDATA[0]和TXDATA[1]输出。控制接口201g和202g可以控制由各自的延迟调整器201h和202h基于来自控制接口201g和202g的延迟调整命令应用到每个高速数据通路的延迟的量。延迟调整器201h和202h可以将两个高速数据通路TXDATA[0]和TXDATA[1]相对于彼此进行延迟(偏移)，以补偿CMU/MUX模块201和调制器驱动器203之间以及CMU/MUX模块202和调制器驱动器204之间的数据路径上的不同延迟。因此，当两个高速数据通路在CMU/MUX模块201和调制器驱动器203之间的接口上以及CMU/MUX模块202和调制器驱动器204之间的接口上经历不同的延迟时，可以在CMU/MUX模块201和202处将两个高速数据通路相对彼此进行可调的延迟(偏移)，以在调制驱动器203和204的输入处提供两个数据通路的更紧密对齐。可以通过以下方法来确定CMU/MUX模块201和202处两个数据通路之间的所期望的延迟：例如，在两个信号穿过CMU/MUX模块201和调制器驱动器203之间以及CMU/MUX模块202和调制器驱动器204之间的接口之后，测量在调制器驱动器203和204的输入处两个信号之间的延迟差，并且计算补偿该延迟差所需的在两个CMU/MUX模块201和202处两个信号之间的延迟的量。在CMU/MUX模块201和202中，可以省略延迟调整器201h和202h中的一个而仍然在CMU/MUX模块201和202处提供两个高速数据信道之间的可调的延迟。
净化PLL 201c和202c接收参考时钟并且净化该参考时钟，例如减小参考时钟中的抖动和相位噪声。净化PLL 201c和202c可以以与输入参考时钟相同的频率输出净化的参考时钟或以定义为整数比K/R的因子按比例调整输入参考时钟的频率。将净化的参考时钟提供给CMU 201d和202d。CMU 201d和202d可以对净化的参考时钟进行频率倍增以产生高速时钟，以此为多路复用器201b和202b的多路复用操作计时。可以在多路复用器201b和202b中将这个时钟分频为一系列时钟，所述一系列时钟是与高速数据通路TXDATA[0]和TXDATA[1]的波特率fB相关的子谐波。下面参考图2e讨论这方面示例。CMU 201d和202d也可以对净化的参考时钟进行频率倍增，以提供可以工作在输出波特率fB或该速率的子谐波(例如，fB的一半或四分之一)上的两个高速时钟。两个高速时钟可以由两个移相器201i和202i独立地进行相移，由两个时钟放大器201f和202f进行放大，并且作为高速时钟HSCLK[0]和HSCLK[1]从CMU/MUX模块201和202输出。控制接口201g和202g可以控制由各自的移相器基于相位调整命令应用到每个高速时钟HSCLK[0]和HSCLK[1]的相移。高速时钟HSCLK[0]传送到各自的调制器驱动器203和204，高速时钟HSCLK[1]传送到各自的脉冲加工器207和208。
每个调制器驱动器203和204包括两个锁存器203a、203b和204a、204b以及两个驱动器放大器203c、203d和204c、204d。两个锁存器203a、203b和204a、204b基于高速时钟HSCLK[0]锁存来自两个高速数据通路TXDATA[0]和TXDATA[1]的数据。接着由驱动放大器203c、203d和204c、204d将锁存的数据放大到所期望的驱动电平以驱动光调制器205和206。将高速时钟HSCLK[0]输入到锁存器203a、203b和204a、204b两者，使得它们基于公共时钟(即HSCLK[0])锁存来自两个高速数据通路TXDATA[0]和TXDATA[1]的数据。因此，两个锁存器203a、203b和204a、204b使用公共时钟(即HSCLK[0])来为两个高速数据通路TXDATA[0]和TXDATA[1]重新计时(reclock)。
图2b示出了时序图的示例，其示出了锁存之前在锁存器203a、203b和204a、204b输入处的两个数据信道TXDATA[0]和TXDATA[1]以及高速时钟HSCLK[0]的时序。在这个示例中，两个数据信道TXDATA[0]和TXDATA[1]稍微未对齐。在高速时钟HSCLK[0]的每一上升沿，由锁存器203a、203b和204a、204b锁存两个数据通路的数据位级。在锁存之后两个数据通路TXDATA[0]’和TXDATA[1]’与时钟HSCLK[0]对齐，如图2b中的示例所示。在该示例中，高速时钟HSCLK[0]工作在高数数据通路TXDATA[0]和TXDATA[1]的波特率fB上。也可以将高速时钟HSCLK[0]以波特率fB的子谐波发送到调制器驱动器203和204，并且接着在调制器驱动器203和204处将其频率倍增到波特率fB以在锁存器处为数据提供时钟。可以由相位调整器201i和202i对高速时钟HSCLK[0]进行相位调整以优化两个数据通路TXDATA[0]和TXDATA[1]的采样。例如，可以对高速时钟HSCLK[0]进行相位调整，使得当数据通路TXDATA[0]和TXDATA[1]两者具有有效的数据时，时钟HSCLK[0]的上升沿发生。在图2b所示的示例中，时钟HSCLK[0]的上升沿与两个数据通路TXDATA[0]和TXDATA[1]的数据沿的中间对齐。
光调制器205和206可能需要I和Q输入信号紧密对齐。例如对齐要求可以是符号的1/10或更好。对于大约每秒25吉符号的数据速率，这可以转换为I和Q输入信号之间±4皮秒的对齐要求。一方面，调制器驱动器203和204置于光调制器205和206附近，使得在调制器驱动器203和204处两个数据通路TXDATA[0]和TXDATA[1]的紧密对齐向光调制器205和206提供I和Q输入信号的紧密对齐。如上所述，可以通过在CMU/MUX模块201和202处调整两个数据通路之间的相对延迟以补偿CMU/MUX模块201和调制器驱动器203之间以及CMU/MUX模块202和调制器驱动器204之间的接口中的不同延迟，以此来使两个数据通路TXDATA[0]和TXDATA[1]在调制器驱动器203和204的输入处对齐。这减轻了CMU/MUX模块201和调制器驱动器203之间以及CMU/MUX模块202和调制器驱动器204之间的接口的对齐要求。锁存器203a、203b和204a、204b可以通过使用公共时钟(即HSCLK[0])来为两个数据通路重新计时，在调制器驱动器203和204处提供额外的对齐。例如，依赖于光调制器的对齐要求和/或穿过CMU/MUX模块和调制器驱动器之间的接口的两个数据通路的未对齐的量，可以在发射器系统中省略延迟调整器和/或锁存器。在省略锁存器的示例中，也可以省略高速时钟HSCLK[0]。
每个脉冲加工器207和208通过对光载波信号进行选通来使来自各光调制器205和206的光载波信号的调制脉冲变窄。一方面，将高速时钟HSCLK[1]输入到脉冲加工器207和208。脉冲加工器207和208通过以下方法使光载波信号的调制脉冲变窄：当高速时钟HSCLK[1]为高时，使调制脉冲通过；当高速时钟HSCLK[1]为低时，使调制脉冲衰减。在图2c中示出了该方法的一个示例，其示出了输入到脉冲加工器207和208的调制脉冲以及高速时钟HSCLK[1]的时序图。在该示例中，高速时钟HSCLK[1]在每个时钟周期T期间为持续时间宽度W的高电平。在每个时钟周期T期间，脉冲加工器207和208在时间宽度W里使对应的调制脉冲通过，而在时钟周期T的其余时间使调制脉冲衰减。该操作使从脉冲加工器207和208输出的调制脉冲变窄，如图2c中所示。
可以由移相器201i和202i对高速时钟HSCLK[1]进行相位调整，以在脉冲加工器处最佳地“加工”(时间窗口采样)光载波信号的调制脉冲。高速时钟HSCLK[1]也可以具有可变的占空比W/T，以调整变窄的调制脉冲的宽度。图2d示出了移相器201i和时钟放大器201f之间的占空比调整器201j的示例。占空比调整器201j可以基于来自控制接口201g的占空比调整命令改变时钟HSCLK[1]的占空比，例如在0.25和0.75之间。使调制脉冲变窄减小了对偏振模色散的敏感性，其代价是较少的数据符号能量。
如上所述，每个脉冲加工器减小了光载波信号对光纤中偏振模色散的敏感性。当在一个偏振上的光载波信号的能量的一部分传递到另一偏振、在另一偏振中以稍微不同的速度传播、并且传递回原始偏振时，可能发生偏振模色散。偏振模色散可能引起调制脉冲扩展到彼此内部，产生码间干扰。使调制脉冲变窄增加了光载波信号中调制脉冲之间的间距，允许调制脉冲扩展更多而不扩展到彼此内部。
图2d是示出根据本技术一个方面的控制系统示例的概念框图，控制系统被耦合到CMU/MUX模块201的控制接口201g。该控制系统包括控制器201k、存储器201m和一个或更多个温度传感器201n。一方面，存储器201m可以存储用于两个数据通路TXDATA[0]和TXDATA[1]的延迟调整。可以通过例如测量CMU/MUX模块201和调制器驱动器203之间的数据路径上的延迟差并且计算补偿该延迟差的延迟调整来确定延迟调整。一方面，针对不同的温度可以确定多个延迟调整，并且将其存储在存储器201m中的查找表中。在这方面，控制器201k可以自温度传感器201n中的一个接收温度读数、在查找表中查找对应于该温度读数的延迟调整、并将对应的延迟调整命令发送到CMU/MUX模块201的控制接口201g。有关这一点，一个或更多个温度传感器201m可以位于或靠近CMU/MUX模块201或调制器驱动器203。虽然在图2d中示出了用于CMU/MUX模块201的控制系统，但是也可以将类似的控制系统耦合到CMU/MUX 202。
可以通过以下方法来确定用于高速时钟HSCLK[0]的相位调整：例如，找到在调制器驱动器处使时钟HSCLK[0]的上升沿与两个数据通路TXDATA[0]和TXDATA[1]的两个数据沿的中间对齐的相位调整。一方面，针对不同的温度可以确定多个相位调整并将其存储在存储器201m的查找表中。关于这一点，控制器201k可以自温度传感器201n中的一个的接收温度读数、在查找表中查找对应于该温度读数的相位调整、并将用于时钟HSCLK[0]的对应的相位调整命令发送到CMU/MUX模块201的控制接口201g。有关这一点，一个或更多个温度传感器201n可以位于或靠近CMU/MUX模块201或调制器驱动器203。
可以通过以下方法来确定用于高速时钟HSCLK[1]的相位调整：例如，找到在脉冲加工器处提供光载波信号的调制脉冲的最佳“加工”的相位调整。一方面，对于不同的温度可以确定多个相位调整并且将其存储在存储器的查找表中。在这方面，控制器可以自温度传感器201n中的一个接收温度读数、在查找表中查找对应于该温度读数的相位调整、并将用于时钟HSCLK[1]的对应的相位调整命令发送到CMU/MUX模块201的控制接口201g。有关这一点，一个或更多个温度传感器201n可以位于或靠近CMU/MUX模块201或脉冲加工器207。
图2e是示出根据本技术的一个方面可用于CMU/MUX模块201的高速多路复用器架构示例的概念框图。在这方面，多路复用器包括用于每一高速数据通路的多路复用器树211a、211b。每个多路复用器树211a、211b可以包括多级的2:1多路复用器，其中在从一个级移动到直接的下一级时将每一级2:1多路复用器的数目减少一半。图2e示出了在每个多路复用器树211a、211b中2:1多路复用器的倒数第二级213a、213b和最后一级214a、214b。因此，每个高速数据通路的数据在各个级中被复用，并且从最后一级214a、214b中的多路复用器2:1中输出最后的高速数据通路。接着由数据放大器217a、217b放大从两个多路复用器树211a、211b中输出的两个高速数据通路，并且将其作为数据通路TXDATA[0]和TXDATA[1]从CMU/MUX模块201输出。虽然在图2e中示出了用于CMU/MUX模块201的高速多路复用器架构，但是也可以在CMU/MUX模块202中使用类似的多路复用器架构。
图2e中的CMU/MUX模块还包括输出高速时钟的I和Q支路的CMU 201d。对于每个多路复用器树211a、211b，CMU/MUX模块包括向量调制器215a、215b、一系列2分频器212a、212b和FIFO缓冲器216a、216b。在这个方面，将从CMU输出的高速时钟的I和Q支路输入到每个向量调制器215a、215b。每个向量调制器215a、215b被配置为输出具有独立可调相位的高速时钟，该独立可调相位基于相移命令PHS_ADJ[0]或PHS_ADJ[1]从高速时钟的I和Q支路的组合获得。因此，每个向量调制器215a、215b用作移相器，其基于各自的相移命令PHS_ADJ[0]或PHS_ADJ[1]对来自CMU 201d的高速时钟的相位可调地进行偏移。来自每个向量调制器215a、215b的已移相的高速时钟被输入到各自系列的2分频器212a和212b以产生用于多路复用器的复用操作和FIFO的读操作的已移相时钟的子谐波。
在每个多路复用器树211a、211b中，使用来自各自的向量调制器215a、215b的已移相的时钟来为最后一级214a、214b中的多路复用器计时。使用除以2的已移相的时钟来为倒数第二级213a、213b中的多路复用器计时。在紧接着的前一级(未在图2e中示出)，已移相的时钟再次除以2，以此类推。在每个多路复用器树的第一级中的2:1多路复用器的数目与从各自的FIFO缓冲器216a、216b输出的数据通路的数目除以2相匹配。因此可以使用来自CMU的可调的已移相的时钟和该已移相的时钟的子谐波来执行每个多路复用器树211a、211b中的复用操作。通过独立地调整由两个向量调制器215a、215b向高速时钟施加的相位偏移，可以调整自两个多路复用器树211a、211b输出的两个数据通路之间的相对延迟。因此，两个向量调制器215a、215b可以用于实现图2a中所示的CMU/MUX模块201的延迟调整器201h。
有关这一点，可以以公共时钟将输入到FIFO缓冲器216a、216b的数据通路从客户端接口写入FIFO缓冲器216a、216b。然而，可以使用各多路复用树211a、211b的相移时钟来读出由每个FIFO缓冲器216a、21b输出的数据通路。在这方面，可以由所述一系列的分频器212a、21b对用于自FIFO缓冲器216a、216b读取数据的相移时钟进行分频，以匹配至多路复用器树211a、211b的第一级的输入处的数据速率。
在CMU/MUX模块上电时，2分频器212a、212b可能具有任意状态，如果不校正，可能导致数据未对齐。一方面，CMU/MUX模块包括重置单元230，其执行用于将2分频器212a、212b重置到相同状态的过程。重置单元230将向量调制器215a、215b清零，使得向量调制器输出高速时钟的I支路。接着重置单元230将与高速时钟的I支路对齐的重置信号发送到2分频器212a、212b，以将2分频器212a、212b重置到相同状态。在这方面，重置单元230可以接收来自外部源的重置信号，将所接收的重置信号与高速时钟的I支路对齐，并且将时钟对齐的重置信号发送到2分频器212a、212b。图2f示出了输入到重置单元230的重置信号RESET和与输入到重置单元的时钟CLK对齐的、从重置单元230输出的重置信号RESET’的时序图的示例。
对于每个高速时钟HSCLK[0]和HSCLK[1]，CMU/MUX模块还包括向量调制器218a、218b、全/半(F/H)速率选择器219a、219b和时钟放大器220a、220b。每个向量调制器218a、218b基于相位调整命令PHS_ADJ[2]或PHS_ADJ[3]将可调的相位偏移施加至来自CMU 210d的高速时钟。每个F/H速率选择器219a、219b基于速率命令F/H将各相移高速时钟的时钟速率设置为全速率或半速率。对于全速率，时钟速率选择器219a、219b不改变相移高速时钟的频率。对于半速率，时钟速率选择器219a、219b将相移高速时钟的频率除以2。接着由时钟放大器220a、220b放大相移高速时钟并且将其作为高速时钟HSCLK[0]和HSCLK[1]输出。
图2g是示出了根据本技术一个方面的发射器系统示例的概念框图。该发射器系统包括CMU/MUX模块221，其中图2a中的两个CMU/MUX模块201和202被组合成更集成的系统。CMU/MUX模块221可以配置为接收包括波特率为fA的M路数字数据的客户端数据，并且将所接收到的客户端数据多路复用为波特率为fB的四个高速数据通路TXDATA[0]A、TXDATA[1]A、TXDATA[0]B和TXDATA[1]B。在客户端接口221a中执行的操作可以类似于在图2a中的客户端接口执行的操作。该示例中的波特率fA和fB可以与图2a中所示示例中的波特率相同或不同。
在该方面，多路复用器221b将来自客户端接口的已处理的数据多路复用为四个高速数据通路。对于客户端接口将NxM路数据输出到多路复用器221b的示例，多路复用器221b可以执行MxN:4多路复用。CMU/MUX模块221还包括用于单独向四个数据通路施加可调延迟的四个延迟调整器221h和将四个数据通路放大为从CMU/MUX模块221输出的四个数据通路TXDATA[0]A、TXDATA[1]A、TXDATA[0]B和TXDATA[1]B的四个放大器221e。
在这个方面，可以由M:4多路复用器221b使用来自CMU 221d的公共高速时钟来执行产生四个数据通路的复用操作。这减少了需要分布在发射器中的高速时钟的数目。在这个方面，CMU/MUX模块输出一个高速时钟HSCLK[0]，其用来为在两个调制器驱动器222和223中的锁存器222a、222b和223a、223b计时。虽然在图2g的示例中分开地示出了两个调制器驱动器222和223，但是可以将它们集成在一起。可以由移相器221i中的一个调整高速时钟HSCLK[0]的相位。
在这个方面，发射器包括被置于偏振组合器226之后的一个脉冲加工器227，而不是置于偏振组合器之前的两个脉冲加工器。CMU/MUX模块221将一个高速时钟HSCLK[1]输出到脉冲加工器227，所述脉冲加工器用来对组合的光信号进行加工并且可以由移相器221i中的一个进行相位调整。
图2h是示出了根据本技术一个方面的发射器系统示例的概念框图。在这个方面，该发射器系统能够实现宽范围的调制方案，其包括但不限于DQPSK和QPSK、8相位PSK(8PSK)和M阶QAM，M阶QAM包括12/4-QAM、16-QAM、32-QAM和64-QAM。在这个方面，CMU/MUX 241包括星座图映射器241j、预校正单元241k、两个延迟调整器241h和两个数模转换器DAC 241e。
星座图映射器241j被配置为基于所期望的调制方案将来自多路复用器241b的数据通路映射到I-Q星座图，并且输出I和Q高速数据字通路，这里每个数据字是q比特宽。图2i中示出了用于各种调制方案的I-Q星座图的示例。将I和Q数据字通路输入到预校正单元241k，以补偿调制器驱动器242的放大器中的增益失真(AM-AM压缩)，如下面进一步的解释。接着由延迟调整器241h中的一个独立地对每个I和Q数据字通路进行延迟调整，并且将其输入到DAC 241e中的一个，每个DAC具有q比特的分辨率并且工作在符号速率fB。DAC 241e输出高速模拟数据信号TXDATA[0]和TXDATA[1]。每个DAC 241e根据DAC的分辨率将所输入的数据字转换为多个输出电压电平中的一个。例如，每个DAC 241e可以将所输入的数据字转换为用于16-QAM调制的四个电压电平中的一个和用于12/4-QAM调制的六个电压电平中的一个。数据信号TXDATA[0]和TXDATA[1]工作在四个或更多个电压电平而不是两个电压电平的能力使发射器系统能够使用较高阶的调制方案例如16-QAM，并且每数据符号携带更多比特的信息，导致更有效地使用信道带宽。可以使用来自CMU 241d的高速时钟来为星座映射器241j和预校正单元241k的操作计时。
由调制器驱动器242放大数据信号TXDATA[0]和TXDATA[1]以提供驱动信号。将驱动信号输入到光向量调制器244以对来自激光器249的一个或更多个光载波信号进行调制。调制的光载波信号由脉冲加工器247加工，由光放大器248进行放大，并且输出到光纤。CMU/MUX模块241可以将相位可调的高速时钟HSCLK[1]输出到脉冲加工器247以执行加工操作。
如上所述，预校正单元241k可以对I和Q数据字通路进行预校正以补偿调制器驱动器242的放大器242a、242b中的增益压缩(AM-AM失真)。在这个方面，预校正单元241k将增益压缩的倒数施加到数据字，使得放大器242a、242b的输出不失真。图2j描绘了将预校正用于12/4-QAM星座图的示例以克服调制器驱动器的放大器中的增益压缩。图2j在右侧示出了被预校正的星座图，在其中对应于较低幅度的星座点被移动更靠近星座图的纵坐标以允许在较高幅度上的压缩。结果，放大器中的增益压缩将图2j的右侧预校正的星座图转换为图2j左侧示出的更理想的星座图。
图2k是示出了根据本技术一个方面的发射器系统示例的概念框图。CMU/MUX模块261类似于图2h中的CMU/MUX模块241，但是具有四个数据信号输出TXDATA[0]A、TXDATA[1]A、TXDATA[0]B和TXDATA[1]B而不是两个信号输出。在这个方面，星座图映射器261j基于所期望的调制方案将来自多路复用器的一半数据通路映射到I-Q星座图中，并且输出I和Q高速数据字通路，I和Q高速数据字通路被DAC 261e转换为数据输出信号TXDATA[0]A和TXDATA[1]A。类似地，星座图映射器261j将来自多路复用器的另一半数据通路映射到I-Q星座图中，并且输出I和Q高速数据字通路，I和Q高速数据字通路被DAC 261e转换为数据输出信号TXDATA[0]B和TXDATA[1]B。类似于之前的方面，预校正单元261k可以用来对来自星座图映射器261j的I和Q数据字通路进行预校正以补偿增益压缩。此外，可以由延迟调整器261h对I和Q数据字通路可调地进行延迟。
由各调制器驱动器262和263放大每对数据信号TXDATA[0]A、TXDATA[1]A、TXDATA[0]B和TXDATA[1]B，并且将其输入到各自的光向量调制器264和265以对来自激光器269的一个或更多个光载波信号进行调制。接着由偏振组合器266将来自两个光向量调制器264和265的已调制的光载波信号组合成组合的光载波信号。接着组合的光信号由脉冲加工器267进行加工，由光放大器268进行放大，并且输出到光纤。CMU/MUX模块261可以将相位可调的高速时钟HSCLK[1]输出到脉冲加工器267以为脉冲加工操作计时。
图5是是示出了根据本技术一个方面的接收器示例的概念框图。图5中的接收器可以执行接收双极化DQPSK调制的光信号并且对其进行解调的功能。接收器也可以执行其他功能，包括时钟数据恢复、数据分离以及客户端数据总线成帧和缓冲。接收器包括光放大器510、偏振分离器520、两个DQPSK检测器530和两个CDR/多路分离器540。
将来自传输信道(例如光纤)的或来自从传输信道馈送的其他可能的级的双极化已调制的光信号输入到光放大器510。其他级可以把包括校正多色色散的色散补偿光纤，并且也可以包括偏振色散补偿器。
在光放大器510之后，双极化光信号被提供给偏振分离器520，其基于信号的偏振将它们划分成两个光信号。例如，如果双极化光信号包括两个正交偏振的光信号，则偏振将正交偏振的光信号分离。接着将每个光信号输入到独立的DQPSK检测器530。DQPSK检测器530执行两个功能。第一，DQPSK检测器530将各光信号分离成两个正交的光信号(I和Q光信号)。接着使用延迟与混合方法(常常称为干涉检测)检测每个正交光信号中的光并且将其转换为电信号。该检测技术执行每个正交光信号的差分检测。两个DQPSK检测器530中的每一个输出两个基带高速数据通路RXDATAIN[0]和RXDATAIN[1]。每个DQPSK检测器530可以包括一个或更多个光电检测器和一个或更多个跨阻放大器(TIA)，并且可以用InP、GaAs、SiGe或其它适当的材料来制造。
将高速数据通路RXDATAIN[0]和RXDATAIN[1]输入到CDR/多路分离器模块540。每个CDR/多路分离器540可以接收一个或更多个数据，例如RXDATAIN[0]和RXDATAIN[1]。每个CDR/多路分离器模块540可以在各数据通路上执行时钟恢复、数据检测和多路分离操作。接着每个CDR/多路分离器模块540可以在接口总线上输出客户端数据，所述客户端数据可能在模块内经历成帧操作。可以用SiGe、CMOS、BiCMOS或任何其他适当的材料来制造每个CDR/多路分离器模块540。
图6是示出了根据本技术的一个方面的时钟数据恢复(CDR)单元和多路分离器(Demux)示例的概念框图。CDR/Demux 540可以以例如30-60Gbps(例如大约56Gbps、39-45Gbps、39-41Gbps、42-45Gbps)的速度接收数据。在该示例中，CDR/Demux 540使用2个通路；因此每个通路的数据速率是CDR/Demux 540的数据速率的一半。可以使用多个CDR/Demux来提高数据速率。例如，如在图5中所示的两个CDR/Demux可以将数据速率加倍(例如，如果单个CDR/Demux的数据速率是56Gbps，则加倍为大约112Gbps)。如果并行地使用n个CDR/Demux，则数据速率可以提高到单个CDR/Demux的数据速率的n倍。此外或替换地，每个CDR/Demux中添加更多的通路或信道也可以提高数据速率。
在图7详细地示出了高速多通路CDR架构(在图6的左半部分示出)。该CDR架构可以使用一个或更多个阈值调整器(例如TH_ADJ[0]和TH_ADJ[1])。这些阈值调整器可以用来调整例如DQPSK检测器(例如图5中所示的DQPSK检测器530)中产生的偏移误差，所述DQPSK检测器可以包括光电检测器和TIA。该架构还可以包括可以检测光纤中是否存在信号的一个或更多个峰值检测器710(例如它可以监视光纤中是否有任何破损)。峰值检测器710可以产生一个或更多个峰值检测器输出，例如PKDET[0]和PKDET[1]。该架构还可以通过使用例如一个或更多个采样点相位调整器(例如PH_ADJ[0]和PH_ADJ[1])来提供采样点调整。
虽然图7示出了2个通路(或信道)，但是可以将其扩展到n个通路或信道，这里n是大于0的整数(例如1、2、3、4、5、8、10、12等)。此外或替换地，可以并行地使用多个CDR/MUX。每个CDR 410可以是基于压控振荡器(VCO)的CDR(例如包括VCO)或基于延迟锁相环(DLL)的CDR。图9中示出了基于VCO的CDR，图10中示出了基于DLL的CDR。下面提供图9和10中的CDR的更详细的讨论。
图11-14示出了具有多通路接口的发射器(或发射器部分)的不同示例。每幅图示出了CMU/MUX(例如1120、1220、1320和1420)、多通路接口(例如单端或差分信道1、2…N，例如类似于图2中的接口207A和207B，以及用于时钟信号的单端或差分时钟信道)和驱动器模块(例如1110、1210、1310和1410)的一部分。在该示例中，接口包括N+1个高速通路。
图11示出了根据本技术的一个方面在数据接收端具有预偏移和重计时的发射器。发射器1101包括CMU/MUX 1120(仅示出其一部分)、多通路接口和驱动器模块1110。CMU/MUX 1120包括N个数据源1121、N个1:N多路分离器1122、N个弹性缓冲器305、N个N:1多路复用器303、N个时钟相位调整器301、N个锁存器306和N个放大器1126。数据源1121提供要发送的数据，并且可以包括例如客户端接口的输出。CMU/MUX 1120还包括时钟倍增器1127、时钟相位调整器1128、放大器1125和被配置为将时钟速率除以N的时钟分频器1129。驱动器模块1110包括N个放大器1116、N个锁存器902和N个数据接收器903。数据接收器903可以包括例如将数据信道放大为驱动光调制器的驱动信号的驱动器放大器。
CMU/MUX 1120可以可选地包括时钟分频器1/N 1131，其将从时钟倍增器出来的时钟速率除以N并且将较低速率的时钟提供给每个时钟相位调整器301。CMU/MUX 1120也可以包括时钟分频器1，1/N 1132，其可以被编程或选择来将时钟速率除以1(不变)或N。可以将时钟分频器1132置于时钟相位调整器1128和放大器1125之间以降低从时钟相位调整器1128出来的时钟速率。
在这个方面，由N多路分离器1122对来自N个数据源1121的数据进行多路分离并且使用公共时钟(例如来自时钟倍增器1127的被除以N的时钟)将其写到N个弹性缓冲器305。每个弹性缓冲器305中的数据使用相移时钟(例如，来自时钟倍增器1127的、由各相位调整器301可调地进行移相的时钟)从弹性缓冲器读出，由各N:1多路复用器301多路复用为一个数据通路，由各锁存器306锁存并由各放大器1126放大。用于每个数据通路的相移的时钟可以由各相位调整器301独立地进行调整，以及用来为各弹性缓冲器305的读操作计时，为各多路复用器303的复用操作计时，以及为各锁存器306提供时钟。这使高速数据通路之间的相对延迟能够在CMU/MUX处调整(例如预偏移)，例如以补偿CMU/MUX 1120和驱动器模块1110之间的接口中的不同延迟。
驱动器模块1110中的锁存器902使用公共时钟(例如在高速时钟信道上从CMU/MUX 1120发送到驱动器模块1110的时钟)来锁存来自高速数据通路的输入数据。可以使用相位调整器1128来调整该时钟的相位。因此，可以在驱动器模块1110处使用公共时钟来为来自高速通路的数据重新计时。
图12示出了根据本技术的一个方面使用时钟倍增器、在数据接收端具有预偏移和重新计时的发射器。图12中的发射器类似于图11中的发射器，但是使用低速时钟信道(并且因此不使用时钟相位调整器1128和放大器1125)。在这个方面，驱动器模块1210包括将低速时钟信道的时钟速率倍增到高速数据通路的数据速率的高速时钟倍增器1217。高速时钟倍增器的输出时钟用来为驱动器模块1210的锁存器902提供时钟。CMU/MUX 1220也可以可选地包括时钟分频器1/N 1231。
图13示出了根据本技术的一个方面在数据接收端具有预偏移和基于DLL的CDR模块的发射器。在这个方面，来自N个数据源的数据由锁存器1305使用公共时钟(例如来自时钟倍增器1327的时钟)来锁存，由放大器1326放大并且在多通路接口上输出。在这个方面，驱动器模块1310包括放大器1310、N个基于DLL的CDR 1311、N个1:N多路分离器1312、N个弹性缓冲器1313和N个N:1多路复用器1314。在这个方面，每个基于DLL的CDR 1311从各数据通路恢复数据和数据时钟。下面提供基于DLL的CDR的示例。来自每个DLL-CDR1311的已恢复的数据和数据时钟被输入到各1:N多路分离器1312和弹性缓冲器1313，使用除以N的恢复的数据时钟将来自1:N多路分离器1312的数据写到弹性缓冲器1313。因此，使用各恢复的数据时钟将数据写到每个弹性缓冲器。使用公共时钟(例如来自时钟倍增器1317除以N的时钟)从弹性缓冲器1313读出数据。因此，从弹性缓冲器读出的数据与公共时钟对齐。接着由N:1多路复用器1310将来自弹性缓冲器的数据多路复用为N个数据通路，其被输出到N个数据接收器1315。N个数据接收器1315可以包括例如驱动在驱动器模块1310之后的光调制器的N个驱动器放大器。
图14示出了根据本技术的一个方面在接收端处具有预偏移和基于DLL的CDR模块的发射器。图14中的驱动器模块类似于图13中的驱动器模块，但是在弹性缓冲器1413和N个N:1多路复用器1414之间加入了位去偏移寄存器1416。在这个方面，位去偏移寄存器1416用来在驱动器模块1410处对齐数据通路的数据位。类似于图13中的方面，使用公共时钟(例如来自时钟倍增器的除以N的时钟)从弹性缓冲器1413读出数据。虽然该操作可以将数据通路与同一时钟对齐，但是数据通路中的数据位可能仍然未对齐一个或更多个单位间隔(UI)。在这个方面，位去偏移寄存器1416偏移数据通路的数据位以实现对齐。
一方面，可以通过周期性地在数据通路上将成帧图样从CMU/MUX 1420发送到驱动器模块1410来在驱动器模块1410处对齐数据通路的数据位，其中已知成帧缓冲器位于驱动器模块1410处。由于成帧图样是已知的，因此去偏移控制器可以通过将在驱动器模块1410处接收到的成帧图样与已知的成帧图样进行比较来确定驱动器模块1410处的位未对齐。在针对每个数据通路确定位未对齐之后，去偏移控制器可以命令每个位去偏移寄存器1416将各数据通路的数据位偏移一定量，使各数据通路的数据位与其他数据通路的数据位对齐。该方面的优势是，由于周期性地在现有的数据通路上发送成帧图样，因此CMU/MUX 1420和驱动器模块1410之间不需要额外的数据通路。
另一方面，可以通过添加自CMU/MUX 1420到驱动器模块1410的参考通路(未示出)来对齐数据通路的数据位，其中参考通路包括来自每个高速数据通路的采样。在这个方面，去偏移控制器可以将每个数据通路与来自参考通路的数据通路的对应采样相关联，以确定数据通路的位未对齐。在针对每个数据通路确定位未对齐之后，去偏移控制器可以命令每个位去偏移寄存器将各数据通路的数据位偏移一定量，使各数据通路的数据位与其他数据通路的数据位对齐。这个方面的优势是，它不需要周期性地在数据通路上发送成帧图样，因此可以减小数据带宽。
每种配置具有优点以及要考虑的潜在问题。图11中所示的架构的优点在于，可以通过接收端重新计时来消除由于数据信道失真造成的确定性抖动。要考虑的潜在的问题是，它使用额外的高速信道用于时钟(对功率和封装尺寸的影响)，它可能无法处理信道之间的显著漂移，并且缺少位去偏移可能将允许的偏移量限制到少于1UI接口波特率。
图12所示架构的优点可能在于，可以通过接收端重新计时来消除由于数据信道失真导致的确定性抖动，并且它不使用额外的高速时钟信道(仅使用较低速度的时钟)。要考虑的潜在问题是，在数据接收端锁存器处时钟路径相对于数据路径的增加的漂移可能是个问题，它在接收端需要高速时钟倍增器单元，并且缺少位去偏移可能将允许的偏移的量限制到少于1UI接口波特率。
图13中所示架构的优点可能在于，可以通过接收端重新计时来消除由于数据信道失真导致的确定性抖动，它不使用额外的高速时钟信道(仅使用较低速度的时钟)，并且它可以适应数据和参考时钟/CMU漂移。要考虑的潜在问题是，该架构对于每个信道(或通路)在接收端(功耗)使用高速时钟倍增器单元(例如1317)和基于DLL的CDR(例如1311)以及弹性缓冲器(FIFO)(例如1313)，并且缺少位去偏移可能将允许的偏移量限制到1UI接口波特率。
图14所示架构的优点可能在于，可以通过接收端重新架来消除由于数据信道失真导致的确定性抖动，它不需要额外的高速时钟信道(仅使用较低速度的时钟)，并且它可以适应数据和参考时钟/CMU漂移。要考虑的潜在问题是，在接收端对于每个通路，它使用高速时钟倍增器单元(例如1417)和基于DLL的CDR(例如1411)、弹性缓冲器(FIFO)(例如1413)和去偏移寄存器(例如1416)(功耗)。
图9示出了根据本技术的一个方面基于VCO的CDR的示例。该CDR包括相位检测器920、环路滤波器930和VCO 940。VCO 940输出具有压控频率的时钟。时钟被反馈至相位检测器920，其将时钟的相位与输入数据的相位进行比较。接着相位检测器920输出控制信号，该控制信号是时钟和数据之间的相位误差的函数。控制信号由环路滤波器930进行滤波并输入到VCO以控制时钟的频率。控制信号基于减小时钟和数据之间的相位误差的方向增加或降低时钟的频率，从而使时钟与数据同步。
基于VCO的CDR还包括锁存器950，其使用来自VCO 940的被偏移90度的时钟来锁存数据。为了在数据位的中间而不是数据位的边缘采样输入数据的数据位，时钟被偏移90度。例如，依赖于提供输入数据的数据位的最佳采样的相位偏移，时钟可以被可调地偏移其他相位偏移。锁存器950输出基于VCO的CDR的数据。数据时钟可以是从VCO 940输出的时钟或从VCO 940输出的被偏移90度的时钟(用来锁存数据的时钟)。图9中所示的基于VCO的CDR可以用来实现上面提到的任何一种CDR。
图10示出了根据本技术一个方面的基于DLL的CDR的示例。该CDR包括相位检测器1010、累加器1020、极坐标-直角坐标转换器1030和相位调整器1040。相位调整器1040偏移以全数据速率运行的参考时钟的相位。相位检测器1010将输入数据的相位与相移参考时钟的相位进行比较。依赖于已移相的参考时钟的相位比该输入数据的相位超前还是滞后，相位检测器1010输出上升(up)信号或下降(down)信号。累加器1020将上升和下降信号进行累加，并且基于所累加的上升和下降信号输出相位控制字。极坐标-直角坐标转换器1030将相位控制字转换为同相(I)分量和正交(Q)分量。相位控制的I和Q分量由数模转换器(DAC)1050转换为模拟信号并且被输入到相位调整器1040，相位调整器1040基于相位控制偏移参考时钟的相位。相位调整器1040在减小参考时钟和数据之间的相位误差的方向偏移参考时钟的相位，从而使参考时钟与数据同步。
基于DLL的CDR还包括锁存器1060，其使用来自相位调整器1040的被移相器1070偏移90度的时钟来锁存数据。例如，依赖于提供输入数据的数据位的最佳采样的相位偏移，时钟可以被可调地偏移其他相位偏移。锁存器1060输出基于DLL的CDR的数据。数据时钟可以是从相位调整器1040输出的时钟或从相位调整器1040输出的被偏移90度的时钟(用来锁存数据的时钟)。图10中所示的基于DLL的CDR可以用来实现上面提到的任何一种CDR。
图8a示出了根据本技术的一个方面的示例性数据眼形图。该数据眼形图提供用于选择最佳采样点的有用信息，在所述最佳采样点处采样来自数据通路的数据位。可以通过叠加来自已经经过K阶低通滤波器的数据通路的“1”810和“0”820来产生数据眼形图，其中K为1或大于1。该低通滤波类似于当信号经过通信信道时发生的并且导致类似于图8a中所示的模拟波形的失真。图8a示出了未失真的对称的数据眼形图的示例，其中最佳采样点可以位于眼中心。对于失真的非对称数据眼，可能需要调整采样点的阈值和/或相位以提供最佳的数据采样。
图8b示出了具有可调阈值和可调相位的锁存器830的示例。由加法器840提供该可调阈值，所述加法器将可调偏移(例如DC电压)加到数据上以调整阈值，在所述阈值处锁存器830确定数据位是1还是0。由相位调整器850提供可调相位，所述相位调整器基于相位调整命令可调地偏移输入到锁存器830的时钟的相位。图8b所示系统可以用于上面提到的任何一种锁存器，以为锁存器提供可调阈值和相位。对于调制器驱动器中的锁存器，时钟的可调相位偏移可以由CMU/MUX模块中的移相器提供。
如在此使用的，术语“耦合”可以指代直接或间接耦合(例如通过一个或更多个其他元件耦合)。当元件对信号(例如(多个)数据信道)执行功能时，该信号可以是该元件的直接或间接的输入信号。
虽然以特殊的说明性配置描述了本技术，但是应当明白，本技术不限于上述配置，并且本领域技术人员可以进行各种改变和修改而不偏离本技术的范围。例如，虽然已经引用了特定的频率作为说明，但是本技术不限于那些频率并且可以使用其他频率。此外，虽然作为说明已经描述了特定的数据速率，但是本技术不限于那些数据速率并且可以使用其他数据速率。

Claims (33)

1.一种通信系统，包括：
多路复用器，其被配置为将第一组数据信道多路复用为第一数据信道并且将第二组数据信道多路复用为第二数据信道；
延迟调整器，其耦合到所述多路复用器并且被配置为基于延迟调整命令可调地延迟所述第一数据信道；
第一放大器，其耦合到所述延迟调整器并且被配置为将所延迟的第一信道放大为第一输出数据信道；
第一驱动器，其耦合到所述第一放大器并且被配置为将所述第一输出数据信道转换为驱动光调制器的第一驱动信号，所述光调制器被配置为调制一个或更多个光信号；
第二放大器，其耦合到所述多路复用器并且被配置为将所述第二数据信道放大为第二输出数据信道；以及
第二驱动器，其耦合到所述第二放大器并且被配置为将所述第二输出数据信道转换为驱动所述光调制器的第二驱动信号。
2.根据权利要求1所述的通信系统，还包括编码器，所述编码器被配置为基于正交相移键控调制或差分正交相移键控调制对数据进行编码，其中所述第一和第二组数据信道包括编码的数据。
3.根据权利要求2所述的通信系统，其中所述编码的数据包括同相(I)编码的数据和正交(Q)编码的数据，并且所述第一组数据信道包括所述同相编码的数据且所述第二组数据信道包括所述正交编码的数据。
4.根据权利要求1所述的通信系统，还包括第二延迟调整器，所述第二延迟调整器被耦合到所述多路复用器和所述第二放大器，并且被配置为基于第二延迟命令可调地延迟所述第二数据信道，其中由所述第二放大器放大的所述第二数据信道是所述第二延迟调整器的输出。
5.根据权利要求1所述的通信系统，还包括：
相位调整器，其被配置为基于相位调整命令可调地移相第一时钟；以及
时钟放大器，其耦合到所述相位调整器并且被配置为将移相的第一时钟放大为第一输出时钟。
6.根据权利要求5所述的通信系统，其中所述第一驱动器包括第一锁存器，所述第一锁存器被配置为基于所述第一输出时钟锁存所述第一输出数据信道，以及所述第二驱动器包括第二锁存器，所述第二锁存器被配置为基于所述第一输出时钟锁存所述第二输出数据信道。
7.根据权利要求5所述的通信系统，其中所述延迟调整器包括：
第二相位调整器，其被配置为基于第二相位调整命令可调地移相第二时钟；以及
至少一个分频器，其耦合到所述第二相位调整器并且被配置为将所移相的第二时钟分频为一个或更多个子谐波时钟，
其中所述多路复用器被配置为基于所述一个或更多个子谐波时钟为所述第一组数据信道的多路复用操作计时。
8.根据权利要求7所述的通信系统，其中所述多路复用器包括先进先出缓冲器，所述缓冲器被配置为暂时存储数据并且基于所述子谐波时钟中的一个读出存储的数据作为所述第一组数据信道。
9.根据权利要求5所述的通信系统，还包括：
第二相位调整器，其被配置为基于第二相位调整命令可调地移相第二时钟；以及
第二时钟放大器，其耦合到所述第二相位调整器并且被配置为将所移相的第二时钟放大为第二输出时钟。
10.根据权利要求9所述的通信系统，还包括：
所述光调制器，其耦合到所述第一和第二驱动器并且被配置为基于所述第一和第二驱动信号对光信号进行调制；以及
脉冲加工器，其耦合到所述光调制器并且被配置为基于所述第二输出时钟对调制的光信号进行加工。
11.根据权利要求10所述的通信系统，还包括占空比调整器，所述占空比调整器被配置为基于占空比调整命令调整所述移相的第二时钟的占空比。
12.根据权利要求1所述的通信系统，还包括：
所述光调制器，其耦合到所述第一和第二驱动器并且被配置为基于所述第一和第二驱动信号对光信号进行调制；以及
偏振组合器，其被配置为将所调制的光信号与第二调制的光信号组合为组合的光信号。
13.根据权利要求12所述的通信系统，还包括脉冲加工器，所述脉冲加工器被配置为对所组合的调制的光信号进行加工。
14.根据权利要求13所述的通信系统，还包括：
相位调整器，被配置为基于相位调整命令可调地移相第一时钟；以及
时钟放大器，其耦合到所述相位调整器并且被配置为将所述移相的第一时钟放大为第一输出时钟，
其中所述脉冲加工器基于所述第一输出时钟对所组合的调制的光信号进行加工。
15.一种通信系统，包括：
多路复用器，其被配置为将第一组数据信道多路复用为第一数据信道并且将第二组数据信道多路复用为第二数据信道；
星座图映射器，其被配置为将所述第一和第二数据信道映射到同相(I)-正交(Q)星座图，并且基于所述映射输出I数据信道和Q数据信道；
延迟调整器，其被配置为基于延迟调整命令可调地延迟所述I数据信道；
第一数模转换器(DAC)，其被配置为将所延迟的I数据信道转换为第一模拟数据信号；
第二DAC，其被配置为将所述Q数据信道转换为第二模拟数据信号；
第一驱动器，其被配置为将所述第一模拟数据信号转换为驱动光调制器的第一驱动信号，所述光调制器被配置为对一个或更多个光信号进行调制；以及
第二驱动器，被配置为将所述第二输出数据信道转换为驱动所述光调制器的第二驱动信号。
16.根据权利要求15所述的通信系统，其中所述星座图映射器被配置为基于8相移键控调制、16正交幅度调制或12/4正交幅度调制将所述第一和第二数据信道映射到所述I-Q星座图。
17.根据权利要求15所述的通信系统，其中所述I-Q星座图包括至少四种I幅度水平。
18.根据权利要求15所述的通信系统，其中所述I-Q星座图包括至少四种Q幅度水平。
19.根据权利要求15所述的通信系统，还包括预校正单元，所述预校正单元被耦合在所述星座图映射器和所述第一DAC之间，并且被配置为对所述I数据信道进行预校正以补偿所述第一驱动器中的增益压缩。
20.根据权利要求15所述的通信系统，还包括第二延迟调整器，所述第二延迟调整器被耦合到所述星座图映射器和所述第二DAC，并且被配置为基于第二延迟调整命令对所述Q数据信道可调地进行延迟，其中由所述第二放大器放大的所述Q数据信道是所述第二延迟调整器的输出。
21.根据权利要求15所述的通信系统，还包括：
相位调整器，其被配置为基于第一相位调整命令对第一时钟可调地进行移相；以及
第一时钟放大器，其被耦合到所述相位调整器并且被配置为将所移相的第一时钟放大为第一输出时钟。
22.根据权利要求21所述的通信系统，还包括：
所述光调制器，其被耦合到所述第一和第二驱动器，并且被配置为基于所述第一和第二驱动信号对光信号进行调制；以及
脉冲加工器，其耦合到所述光调制器并且被配置为基于所述第一输出时钟对所调制的光信号进行加工。
23.根据权利要求22所述的通信系统，还包括占空比调整器，所述占空比调整器被配置为基于占空比调整命令调整所述移相的第一时钟的占空比。
24.根据权利要求15所述的通信系统，还包括：
所述光调制器，其被耦合到所述第一和第二驱动器，并且被配置为基于所述第一和第二驱动信号对光信号进行调制；以及
偏振组合器，其被配置为将所调制的光信号与第二调制的光信号组合为组合的光信号。
25.根据权利要求24所述的通信系统，还包括脉冲加工器，所述脉冲加工器被配置为对所组合的调制的光信号进行加工。
26.根据权利要求25所述的通信系统，还包括：
相位调整器，其被配置为基于相位调整命令对第一时钟可调地进行移相；以及
时钟放大器，其耦合到所述相位调整器并且被配置为将所移相的第一时钟放大为第一输出时钟，
其中所述脉冲加工器基于所述第一输出时钟对所组合的调制的光信号进行加工。
27.一种通信设备，包括：
接口，被配置为接收输入数据信道并且将所述输入数据信道转换为第一组数据信道和第二组数据信道；
多路复用器，被配置为将所述第一组数据信道多路复用为第一数据信道并且将所述第二组数据信道多路复用为第二数据信道；
延迟调整器，其耦合到所述多路复用器并且被配置为基于延迟调整命令对所述第一数据信道可调地进行延迟；
第一放大器，其耦合到所述延迟调整器并且被配置为将所延迟的第一信道放大为第一输出数据信道；
第二放大器，其被耦合到所述多路复用器并且被配置为将所述第二信道放大为第二输出数据信道；
相位调整器，其被配置为基于相位调整命令对第一时钟可调地进行移相；以及
时钟放大器，其被配置为将所移相的第一时钟放大为第一输出时钟。
28.根据权利要求27所述的通信设备，其中所述接口包括串行解串器成帧器接口(SFI)电路，所述SFI电路被配置为对所述输入数据信道执行时钟同步和去偏斜功能。
29.根据权利要求27所述的通信设备，还包括第二延迟调整器，所述第二延迟调整器被耦合到所述多路复用器和所述第二放大器，并且被配置为基于第二延迟命令对所述第二数据信道可调地进行延迟，其中由所述第二放大器放大的所述第二数据信道是所述第二延迟调整器的输出。
30.根据权利要求27所述的通信设备，还包括：
第二相位调整器，其被配置为基于相位调整命令对第二时钟可调地进行移相；以及
时钟放大器，其被配置为将所移相的第二时钟放大为第二输出时钟。
31.根据权利要求27所述的通信设备，其中所述延迟调整器包括：
第二相位调整器，其被配置为基于第二相位调整命令对第二时钟可调地进行移相；以及
至少一个分频器，其耦合到所述第二相位调整器并且被配置为将所移相的第二时钟分频为一个或更多个子谐波时钟，
其中所述多路复用器被配置为基于所述一个或更多个子谐波时钟为所述第一组数据信道的多路复用操作计时。
32.根据权利要求31所述的通信设备，其中所述多路复用器包括先进先出缓冲器，所述缓冲器被配置为暂时存储数据并且基于所述子谐波时钟中的一个读出所存储的数据作为所述第一组数据信道。
33.根据权利要求27所述的通信设备，还包括时钟倍增器，所述时钟倍增器被配置为将参考时钟转换为所述第一时钟。
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