CN107241101A - 数据串行化电路 - Google Patents

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CN107241101A CN201710100392.2A CN201710100392A CN107241101A CN 107241101 A CN107241101 A CN 107241101A CN 201710100392 A CN201710100392 A CN 201710100392A CN 107241101 A CN107241101 A CN 107241101A
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Abstract

数据串行化电路。该数据串行化电路包含延迟电路、数据串行器、第一数据采样器和第二数据采样器。延迟电路接收输入时钟信号且产生多个延迟时钟信号。延迟时钟信号包含由第一延迟级产生的第一延迟时钟信号和由第二延迟级产生的第二延迟时钟信号。数据串行器接收并行数据和延迟时钟信号的最终级延迟时钟信号，且根据最终级延迟时钟信号将并行数据转换为串行数据。其中，第一数据采样器根据第一延迟时钟信号对串行数据采样以产生第一输出串行数据，且第二数据采样器根据第二延迟时钟信号对第一输出串行数据采样以产生第二输出串行数据。

Description

数据串行化电路
技术领域
本发明涉及一种数据串行化电路，且更明确地说涉及具有较低抖动再采样方案的数据串行化电路。
背景技术
在常规技术中，集成电路(IC)必需多个时钟树。时钟树用于将多个时钟信号提供到IC的核心电路。核心电路可使用时钟信号对数据采样。在有噪声的功率和/或接地环境下，时钟信号中的每一个的抖动根据用于产生时钟信号中的每一个的时钟树的延迟级的数目而增加。因此，对应于由具有较高抖动的时钟信号采样的数据的眼图的窗口的大小减小。所采样数据的质量相应地降低。
发明内容
本发明提供用于实现所采样数据的较低抖动的多个数据串行化电路。
本发明针对包含延迟电路、数据串行器、第一数据采样器和第二数据采样器的数据串行化电路。延迟电路包含多个延迟级，接收输入时钟信号且产生多个经延迟的时钟信号。延迟级包含第一延迟级和在第一延迟级之前的第二经延迟级。经延迟的时钟信号包含由第一延迟级产生的第一延迟时钟信号和由第二延迟级产生的第二延迟时钟信号。数据串行器耦合到延迟电路。数据串行器接收并行数据和延迟时钟信号的最终级延迟时钟信号，且根据最终级延迟时钟信号将并行数据转换为串行数据。第一数据采样器和第二数据采样器串联耦合，且耦合到延迟电路和数据串行器。其中，第一数据采样器根据第一延迟时钟信号对串行数据采样以产生第一输出串行数据，且第二数据采样器根据第二延迟时钟信号对第一输出串行数据采样以产生第二输出串行数据。
本发明还针对包含延迟电路、数据串行器、多个数据采样器和输出决策电路的另一数据串行化电路。所述延迟电路包含多个延迟级，接收输入时钟信号且产生多个延迟时钟信号。延迟级包含第一延迟级和在第一延迟级之前的第二延迟级。延迟时钟信号包含由第一延迟级产生的第一延迟时钟信号和由第二延迟级产生的第二延迟时钟信号。数据串行器耦合到延迟电路，接收并行数据和延迟时钟信号的第一延迟时钟信号，且根据第一延迟时钟信号将并行数据转换为串行数据。数据采样器耦合到延迟电路，其中，数据采样器分别根据多个采样时钟信号对输入串行数据采样以产生多个经采样串行数据。输出决策电路耦合到数据采样器，接收所述多个经采样串行数据且根据所述多个经采样串行数据选择所述多个经采样串行数据中的一个作为输出串行数据。
在本发明的一实施例中，其中所述输出决策电路包含转变检测电路、投票电路、时钟选择电路和选择器。转变检测电路耦合到数据采样器，接收所述多个经采样串行数据，且通过监视所述多个经采样串行数据确定采样时钟信号中的哪一个命中串行数据的转变区以产生检测信息。投票电路耦合到转变检测电路，接收多个检测信息且确定所述多个检测信息中的大多数以产生投票结果。时钟选择电路耦合到投票电路，且根据投票结果产生选择信号。选择器耦合到时钟选择电路和数据采样器，且根据选择信号选择所述多个经采样串行数据中的一个作为输出串行数据。
总而言之，本发明提供用于对串行数据再采样以产生输出串行数据的多个数据采样器。根据延迟时钟信号产生串行数据，且数据采样器根据所述延迟时钟信号之前的另一(些)延迟时钟信号对串行数据再采样。如此，输出串行数据的抖动可减小，且可改进输出串行数据的质量。
为了使本发明的前述以及其它特征和优点更加可理解，下文详细描述随附有图式的若干实施例。
附图说明
包含附图是为了提供对本发明的进一步理解，附图并入在本说明书中并且构成本说明书的一部分。图式说明本发明的实施例，并且与描述内容一起用于阐释本发明的原理。
图1说明根据本发明的一实施例的数据串行化电路的示意图。
图2说明根据本发明的一实施例的延迟时钟信号与数据采样器之间的关系图。
图3说明根据本发明的一实施例的延迟时钟信号和串行数据的波形图。
图4说明根据本发明的另一实施例的数据串行化电路的示意图。
图5说明根据本发明的一实施例的输出决策电路的示意图。
图6说明根据本发明的一实施例的转变检测电路的波形图。
图7说明根据本发明的一实施例用于产生待由数据采样器采样的串行数据的方案的示意图。
元件符号说明
100：数据串行化电路；
110：延迟电路；
111：延迟级；
112：延迟级；
113：延迟级；
120：数据串行器；
130：数据采样器；
131：数据采样器；
132：数据采样器；
410：延迟电路；
411：延迟级；
41N：延迟级；
420：数据串行器；
431：数据采样器；
432：数据采样器；
433：数据采样器；
440：输出决策电路；
450：相位产生电路；
510：转变检测电路；
520：投票电路；
530：时钟选择电路；
540：选择器；
710：初始级数据采样器。
具体实施方式
请参看图1，图1说明根据本发明的一实施例的数据串行化电路100的示意图。数据串行化电路100包含延迟电路110、数据串行器120和数据采样器130-132。延迟电路110接收输入时钟信号CK0且通过循序延迟输入时钟信号CK0而产生多个延迟时钟信号dCK2-dCK0。延迟电路110包含多个延迟级，例如作为一实例在图1中绘示的三个延迟级111-113。其中，延迟级111-113串联耦合，且分别产生延迟时钟信号dCK2-dCK0。在此实施例中，延迟时钟信号dCK2在延迟时钟信号dCK1之前，且延迟时钟信号dCK1在延迟时钟信号dCK0之前。延迟级113为最终延迟级，且延迟时钟信号dCK0为最终级延迟时钟信号。
可见，因为延迟时钟信号dCK2在延迟时钟信号dCK1之前且延迟时钟信号dCK1在延迟时钟信号dCK0之前，所以延迟时钟信号dCK2的抖动小于延迟时钟信号dCK1的抖动，且延迟时钟信号dCK1的抖动小于延迟时钟信号dCK0的抖动。
延迟级111-113中的每一个可由一或多个逻辑缓冲器实施。或，在一些实施例中，延迟级111-113中的每一个可由可延迟周期性信号的任何其它组件实施。
数据串行器120耦合到延迟电路110，且接收由作为延迟级111-113的最终级的延迟级113产生的延迟时钟信号dCK0。数据串行器120还接收并行数据PDATA，且根据最终级延迟时钟信号(即，延迟时钟信号dCK0)将并行数据PDATA转换为串行数据SDATA。
数据串行器120可由任何并行信号实施以使所属领域的技术人员众所周知的信号转换电路串行化。举例来说，数据串行器120可将并行数据PDATA预存储到移位寄存器中，且根据延迟时钟信号dCK0移出移位寄存器中的并行数据PDATA以产生串行数据SDATA。
数据采样器130-132串联耦合到数据串行器120。数据采样器130从数据串行器120接收串行数据SDATA，且接收延迟时钟信号dCK0。数据采样器130根据延迟时钟信号dCK0对串行数据SDATA采样以产生输出串行数据OSDATA0。数据采样器131耦合到数据采样器130，且接收输出串行数据OSDATA0和延迟时钟信号dCK1。数据采样器131根据延迟时钟信号dCK1对输出串行数据OSDATA0采样以产生输出串行数据OSDATA1。此外，数据采样器132耦合到数据采样器131，且接收输出串行数据OSDATA1和延迟时钟信号dCK2。数据采样器132根据延迟时钟信号dCK2对输出串行数据OSDATA1采样以产生输出串行数据OSDATA2。
在当前实施例中，数据串行化电路100通过数据采样器130-132根据延迟时钟信号dCK0-dCK2依次对串行数据SDATA采样。从先前延迟级往稍后延迟级的方向来看，延迟时钟信号的抖动逐渐增加。另一方面，从稍后延迟级往先前延迟级的方向来看，延迟时钟信号的抖动视为逐渐减小。因为由相对在前的延迟级112产生的延迟时钟信号dCK1的抖动小于由最终延迟级113产生的最终级延迟时钟信号dCK0的抖动，所以输出串行数据OSDATA1的抖动可小于使用具有大抖动的最终级延迟时钟信号dCK0而产生的输出串行数据OSDATA0的抖动。类似地，因为由相对在前的延迟级111产生的延迟时钟信号dCK2的抖动小于由相对在后的延迟级112产生的延迟时钟信号dCK1的抖动，所以输出串行数据OSDATA2的抖动可更小于输出串行数据OSDATA1的抖动。换句话说，输出串行数据OSDATA0-OSDATA2的抖动可使用具有逐渐较小抖动的延迟时钟信号来进行采样而逐渐减小。
请参看图2，图2说明根据本发明的一实施例的延迟时钟信号与数据采样器之间的关系图。图2中，延迟时钟信号dCK(m-1)、dCK(m-2)和dCK(m-3)分别由具有多个延迟级的延迟电路110的不同中间延迟级产生，且延迟时钟信号dCK0为由延迟电路110的最终延迟级产生的最终级延迟时钟信号，其中m为大于3的整数。中间延迟级，正如其所称谓，不是延迟电路110的最终延迟级。图2中，数据采样器130-132可由D型触发器(DFF)实施。数据采样器130-132可分别根据延迟时钟信号dCK(m-3)、dCK(m-2)和dCK(m-1)对所接收串行数据采样。图2说明使用不包含最终级延迟时钟信号的延迟时钟信号对串行数据采样的实施例。从先前延迟级往稍后延迟级的方向来看，延迟时钟信号的抖动逐渐增加。也就是说，如从稍后延迟级往先前延迟级的方向来看，延迟时钟信号的抖动逐渐减小。如此，由数据采样器130-132产生的经采样串行数据的抖动由于使用具有逐渐较小的抖动的延迟时钟信号来进行采样而逐渐减小。在另一实施例中，数据采样器130可首先根据最终级延迟时钟信号dCK0对串行数据SDATA采样，且随后根据中间级延迟时钟信号对串行数据采样(例如图1中的实例)。
请参看图3，图3说明根据本发明的一实施例的延迟时钟信号和串行数据的波形图。图1的数据采样器130与数据采样器131之间的时序参数的关系可绘示为如下文绘示的公式(1)：
T–(td_ck+td_ck2q)–Tjitter>Tset (1)
其中，T为延迟时钟信号dCK1的周期，td_ck为延迟时钟信号dCK1与延迟时钟信号dCK0之间的延迟，td_ck2q为数据采样器130的门延迟，Tjitter为累计抖动的时序范围，且Tset为数据采样器131的设置时间(setup time)。例如图2中绘示的dCK(m-2)和dCK(m-3)等另外两个中间级延迟时钟信号可在与图3中的延迟时钟信号dCK1和dCK0的波形相同的波形中呈现，且时序参数的关系是类似的。
请参看图4，图4说明根据本发明的另一实施例的数据串行化电路的示意图。数据串行化电路400包含延迟电路410、数据串行器420、数据采样器(被实施为D触发器，DFF)431-433、输出决策电路440和相位产生电路450。延迟电路410包含多个延迟级411-41N，接收输入时钟信号CK0且延迟输入时钟信号CK0以产生多个延迟时钟信号，包含中间级延迟时钟信号dCKn和最终级延迟时钟信号dCK0。延迟时钟信号dCK0传送到数据串行器420，且数据串行器420根据延迟时钟信号dCK0将所接收并行数据PDATA转换为串行数据SDATA。延迟时钟信号dCKn由延迟级411-41N的中间级中的一个产生，且可传送到相位产生电路450。相位产生电路450可根据延迟时钟信号dCKn产生采样时钟信号SCK1-SCK3。由相位产生电路450产生的采样时钟信号SCK1-SCK3具有相同周期但不同相位，采样时钟信号SCK2滞后于采样时钟信号SCK1，且采样时钟信号SCK3滞后于采样时钟信号SCK2。
此处应注意，在一些实施例中，相位产生电路450并不是必需的。采样时钟信号SCK1-SCK3可通过选择由延迟电路410产生的中间级延迟时钟信号中的三个来获得。采样时钟信号SCK2滞后于采样时钟信号SCK1，且采样时钟信号SCK3滞后于采样时钟信号SCK2。采样时钟信号SCK1与SCK2之间的延迟，以及采样时钟信号SCK2与SCK3之间的延迟可根据串行数据SDATA的数据发射速率确定。由两个相邻数据采样器使用的两个采样时钟信号之间的延迟与数据发射速率之间的关系可参考公式(1)。在一些实施例中，采样时钟信号SCK1-SCK3可选自延迟电路410的三个连续相邻中间延迟级。
数据采样器431-433分别由三个D型触发器(DFF)形成。数据采样器431-433通常接收串行数据SDATA，分别根据采样时钟信号SCK1-SCK3对串行数据SDATA采样，且分别产生经采样串行数据DA、DB和DC。输出决策电路440接收经采样串行数据DA、DB和DC，且根据经采样串行数据DA、DB和DC选择所述多个经采样串行数据DA、DB和DC中的一个作为输出串行数据OSDATA。
在一个实施例中，数据采样器431-433并不直接接收从数据串行器420输出的串行数据SDATA，而是接收经采样串行数据，如参考图7。图7说明根据本发明的一实施例用于产生待由数据采样器采样的串行数据的方案的示意图。图7中，数据串行器420产生的串行数据SDATA不直接发送到数据采样器431-433。数据串行器420将串行数据SDATA发送到初始级数据采样器710。初始级数据采样器710根据延迟时钟信号dCK0(其可为由延迟电路410的最终延迟级产生的最终级延迟时钟信号)初始地对串行数据SDATA采样以产生输入串行数据SDATA1。输入串行数据SDATA1馈入到数据采样器431-433。初始级数据采样器710与所述多个数据采样器431-433的时序参数之间的关系可参考公式(1)。此外，初始级数据采样器710可为D型触发器。
在输出决策电路440的详细操作中，输出决策电路440可根据所述多个经采样串行数据DA、DB和DC的逻辑状态选择所述多个经采样串行数据DA、DB和DC中的一个作为输出串行数据OSDATA。请参看图5，图5说明根据本发明的一实施例的输出决策电路的示意图。图5中，输出决策电路440包含转变检测电路510、投票电路520、时钟选择电路530和选择器540。转变检测电路510耦合到数据采样器431-433，接收经采样串行数据DA、DB和DC，且通过监视所述多个经采样串行数据DA、DB和DC来确定采样时钟信号SCK1-SCK3中的哪一个命中串行数据SDATA的转变区以产生检测信息DI。通过参看图6，图6说明根据本发明的一实施例的转变检测电路的波形图。串行数据SDATA分别在采样时钟信号SCK1-SCK3的转变沿(上升沿和/或下降沿)采样，且可获得三个(或更多)经采样串行数据DA、DB和DC。举采样时钟信号SCK1作为实例。如果采样时钟信号SCK1命中串行数据SDATA的逻辑高区，那么可获得具有逻辑“1”的经采样串行数据DA，且如果采样时钟信号SCK1命中串行数据SDATA的逻辑低区，那么可获得具有逻辑“0”的经采样串行数据DA。
可见，当第一、第二和第三经采样串行数据DA、DB和DC的逻辑电平相同时，检测信息DI指示第一事件；当第一经采样串行数据DA的逻辑电平不同于第二经采样串行数据DB和第三经采样串行数据DC的逻辑电平时，检测信息DI指示第二事件；以及当第三经采样串行数据DC的逻辑电平不同于第一经采样串行数据DA和第二经采样串行数据DB的逻辑电平时，检测信息DI指示第三事件。其中，第一事件指示串行数据SDATA的过渡区未由采样时钟信号SCK1-SCK3中的任一个命中，第二事件指示过渡区由第一采样时钟信号SCK1命中，且第三事件指示过渡区由第三采样时钟信号SCK3命中。
也就是说，转变检测电路510可根据经采样串行数据DA、DB和DC参照下文绘示的表1产生检测信息DI。表1中，“无转变”为第一事件，“SCK1命中数据转变”为第二事件，且“SCK3命中数据转变”为第三事件。
表1：
A B C 检测信息DI
无转变
SCK3命中数据转变
不关注
SCK1命中数据转变
SCK1命中数据转变
不关注
SCK3命中数据转变
无转变
此处请注意，表1中，可发现一些不合理的采样串行数据集，例如(DA，DB，DC)＝(1，0，1)和(0，1，0)。其意味着，当时转变检测电路510的操作异常。如此情形下，检测信息DI由转变检测电路510设定成对应于异常状态的“不关注”。
投票电路520耦合到转变检测电路510，且在大多数投票操作的预定时间周期期间接收多个检测信息DI。投票电路520用于确定所述多个检测信息的大多数以产生投票结果VR。
详细地说，在大多数投票操作的时间周期期间，根据所述多个检测信息DI，投票电路520可响应于检测信息指示第一事件(“无转变”)而累计第一值，响应于检测信息指示第二事件(“SCK1命中数据转变”)而累计第二值，且响应于检测信息指示第三事件(“SCK3命中数据转变”)而累计第三值。在完成大多数投票操作之后，第一值指示第一事件发生的次数，第二值指示第二事件发生的次数，且第三值指示第三事件发生的次数。投票电路520可在大多数投票操作之后根据第一到第三值确定所述三个事件当中发生最多次数的事件。投票结果VR指示在大多数投票操作期间发生最多次数的所确定的事件。换句话说，投票电路520可基于第一到第三值中的对应于发生最多次数的事件的一个产生投票结果VR。
时钟选择电路530耦合到投票电路520和选择器540。时钟选择电路530接收投票结果VR，根据投票结果VR产生选择信号SS，且输出选择信号SS以控制选择器540来选择性地输出经采样串行数据DA、DB和DC中的一个作为输出串行数据OSDATA。选择信号SS可具有分别对应于指示第一事件、第二事件和第三事件的投票结果VR的三个不同值。详细地说，如果投票结果VR指示第一事件(“无转变”)，那么选择信号SS可控制选择器540以输出使用采样时钟信号SCK2采样的经采样串行数据DB作为输出串行数据OSDATA；如果投票结果VR指示第二事件(“SCK1命中数据转变”)，那么选择信号SS可控制选择器540以输出使用采样时钟信号SCK3采样的经采样串行数据DC作为输出串行数据OSDATA；以及如果投票结果VR指示第三事件(“SCK3命中数据转变”)，那么选择信号SS可控制选择器540以输出使用采样时钟信号SCK1采样的经采样串行数据DA作为输出串行数据OSDATA。
转变检测电路510、时钟选择电路530和选择器540可由多个逻辑门实施。逻辑门的设计可根据基于表1建造的真值表实施。投票电路520可包含计数器，且计数器分别对应于事件，计数器中的每一个根据对应检测信息DI产生累计值。投票电路520可进一步包含比较器以决定多个计值中的最大者，以产生投票结果VR。
总而言之，本发明提供用于对串行数据再采样以产生输出串行数据的多个数据采样器。串行数据根据延迟时钟信号产生，且数据采样器根据在延迟时钟信号之前的另一(些)延迟时钟信号对串行数据再采样。通过选择恰当的延迟时钟信号，输出串行数据的抖动可减小，且可改进输出串行数据的质量。
对于所属领域的技术人员将显而易见的是，在不脱离本发明的范围或精神的情况下可以做出本发明的结构的各种修改以及变化。鉴于前述内容，希望本发明涵盖属于所附权利要求书及其等效物的范围内的本发明的修改以及变化。

Claims (21)

1.一种数据串行化电路，特征在于，包括：
延迟电路，其包括多个延迟级，接收输入时钟信号且产生多个延迟时钟信号，所述延迟级包括第一延迟级和所述第一延迟级之前的第二延迟级，且所述延迟时钟信号包括由所述第一延迟级产生的第一延迟时钟信号和由所述第二延迟级产生的第二延迟时钟信号；
数据串行器，其耦合到所述延迟电路，接收并行数据和所述延迟时钟信号的最终级延迟时钟信号，且根据所述最终级延迟时钟信号将所述并行数据转换为串行数据；以及
第一数据采样器和第二数据采样器，其串联耦合，且耦合到所述延迟电路和所述数据串行器，
其中，所述第一数据采样器根据所述第一延迟时钟信号对所述串行数据采样以产生第一输出串行数据，且所述第二数据采样器根据所述第二延迟时钟信号对所述第一输出串行数据采样以产生第二输出串行数据。
2.根据权利要求1所述的数据串行化电路，特征在于，所述第一延迟级为所述延迟电路的最终延迟级，且所述第一延迟时钟信号为所述最终级延迟时钟信号。
3.根据权利要求1所述的数据串行化电路，特征在于，所述第一延迟级和所述第二延迟级为所述延迟电路的最终延迟级之前的中间延迟级。
4.根据权利要求1所述的数据串行化电路，特征在于，所述第一数据采样器与所述第二数据采样器之间的时序参数的关系为：
T–(td_ck+td_ck2q)–Tjitter>Tset，
其中，T为所述第一延迟时钟信号的周期，td_ck为所述第一延迟时钟信号与所述第二延迟时钟信号之间的延迟，td_ck2q为所述第一数据采样器的门延迟，Tjitter为累计抖动的时序范围，且Tset为所述第二数据采样器的设置时间。
5.根据权利要求1所述的数据串行化电路，特征在于，进一步包括第三数据采样器，所述第三数据采样器耦合到所述第二数据采样器，且根据第三延迟时钟信号对所述第二输出串行数据采样以产生第三输出串行数据，其中所述第三延迟时钟信号由所述延迟电路的在所述第二延迟级之前的第三延迟级产生。
6.根据权利要求1所述的数据串行化电路，特征在于，由所述第一数据采样器产生的所述第一输出串行数据中的抖动大于由所述第二数据采样器产生的所述第二输出串行数据中的抖动。
7.根据权利要求1所述的数据串行化电路，特征在于，所述数据采样器中的每一个为D型触发器。
8.一种数据串行化电路，特征在于，包括：
延迟电路，其包括多个延迟级，接收输入时钟信号且产生多个延迟时钟信号，所述延迟级包括第一延迟级和所述第一延迟级之前的第二延迟级，且所述延迟时钟信号包括由所述第一延迟级产生的第一延迟时钟信号和由所述第二延迟级产生的第二延迟时钟信号；
数据串行器，耦合到所述延迟电路，接收并行数据和所述多个延迟时钟信号中的所述第一延迟时钟信号，且根据所述第一延迟时钟信号将所述并行数据转换为串行数据；
多个数据采样器，耦合到所述延迟电路，其中，所述数据采样器分别根据多个采样时钟信号对输入串行数据采样以产生多个经采样串行数据；以及
输出决策电路，耦合到所述数据采样器，接收所述多个经采样串行数据，且根据所述多个经采样串行数据选择所述多个经采样串行数据中的一个作为输出串行数据。
9.根据权利要求8所述的数据串行化电路，特征在于，所述数据采样器耦合到所述数据串行器，且所述输入串行数据为由所述数据串行器产生的所述串行数据。
10.根据权利要求8所述的数据串行化电路，特征在于，进一步包括初始级数据采样器，所述初始级数据采样器耦合到所述数据串行器且根据所述第一延迟时钟信号对所述串行数据采样以产生所述输入串行数据。
11.根据权利要求10所述的数据串行化电路，特征在于，所述初始级数据采样器与所述多个数据采样器之间的时序参数的关系为：
T–(td_ck+td_ck2q)–Tjitter>Tset，
其中，T为所述第一延迟时钟信号的周期，td_ck为所述第一延迟时钟信号与所述第二延迟时钟信号之间的延迟，td_ck2q为所述初始级数据采样器的门延迟，Tjitter为累计抖动的时序范围，且Tset为所述数据采样器中的每一个的设置时间。
12.根据权利要求8所述的数据串行化电路，特征在于，进一步包括相位产生电路，所述相位产生电路耦合到所述延迟电路的所述第二延迟级，且基于所述第二延迟时钟信号产生所述多个采样时钟信号中的至少一个。
13.根据权利要求12所述的数据串行化电路，特征在于，所述第二延迟时钟信号用作所述多个采样时钟信号中的一个。
14.根据权利要求8所述的数据串行化电路，特征在于，由所述延迟电路的所述延迟级的一部分产生的多个延迟时钟信号用作所述多个采样时钟信号。
15.根据权利要求8所述的数据串行化电路，特征在于，所述输出决策电路根据所述多个经采样串行数据的逻辑状态选择所述多个经采样串行数据中的一个作为所述输出串行数据。
16.根据权利要求8所述的数据串行化电路，特征在于，所述输出决策电路包括：
转变检测电路，耦合到所述数据采样器，接收所述多个经采样串行数据，且通过监视所述多个经采样串行数据确定所述采样时钟信号中的哪一个命中所述串行数据的转变区以产生检测信息；
投票电路，耦合到所述转变检测电路，接收多个所述检测信息，且确定所述多个所述检测信息的大多数以产生投票结果；
时钟选择电路，耦合到所述投票电路，且根据所述投票结果产生选择信号；以及
选择器，耦合到所述时钟选择电路和所述数据采样器，且根据所述选择信号选择所述多个经采样串行数据中的一个作为所述输出串行数据。
17.根据权利要求16所述的数据串行化电路，特征在于，所述数据采样器包括第一数据采样器、第二数据采样器和第三数据采样器，所述多个经采样串行数据包括第一经采样串行数据、第二经采样串行数据和第三经采样串行数据，且所述多个采样时钟信号具有相同周期但不同相位且包括用于所述第一数据采样器的第一采样时钟信号、用于所述第二数据采样器的第二采样时钟信号，和用于所述第三数据采样器的第三采样时钟信号，其中，所述第二采样时钟信号滞后于所述第一采样时钟信号，所述第三采样时钟信号滞后于所述第二采样时钟信号。
18.根据权利要求17所述的数据串行化电路，特征在于，当所述第一、第二和第三经采样串行数据的逻辑电平相同时，所述检测信息指示第一事件，当所述第一经采样串行数据的所述逻辑电平不同于所述第二经采样串行数据和所述第三经采样串行数据的所述逻辑电平时，所述检测信息指示第二事件，当所述第三经采样串行数据的所述逻辑电平不同于所述第一经采样串行数据和所述第二经采样串行数据的所述逻辑电平时，所述检测信息指示第三事件，
其中，所述第一事件指示所述过渡区未命中，所述第二事件指示所述过渡区由所述第一采样时钟信号命中，且所述第三事件指示所述过渡区由所述第三采样时钟信号命中。
19.根据权利要求18所述的数据串行化电路，特征在于，所述投票电路在计数时间周期期间当所述检测信息指示所述第一事件时累计第一值，当所述检测信息指示所述第二事件时累计第二值，当所述检测信息指示所述第三事件时累计第三值，且在所述计数时间周期结束时，所述投票电路基于所述第一到第三值中的对应于发生最多次数的事件的一个产生所述投票结果。
20.根据权利要求19所述的数据串行化电路，特征在于，如果所述投票结果指示所述第一事件，那么所述选择器选择所述第二经采样串行数据作为所述输出串行数据，如果所述投票结果指示所述第二事件，那么所述选择器选择所述第三经采样串行数据作为所述输出串行数据，且如果所述投票结果指示所述第三事件，那么所述选择器选择所述第一经采样串行数据作为所述输出串行数据。
21.根据权利要求8所述的数据串行化电路，特征在于，所述数据采样器中的每一个为D型触发器。
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