JP2017060050A - 半導体装置、デマルチプレクサ、半導体回路、データ処理方法及び検査方法 - Google Patents
半導体装置、デマルチプレクサ、半導体回路、データ処理方法及び検査方法 Download PDFInfo
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Abstract
【解決手段】データクロックを分周して第1の分周データクロックを出力する第1の分周回路と、前記データクロックと周波数が同じで位相が異なるバウンダリクロックを分周して分周バウンダリクロックを出力する第2の分周回路と、前記バウンダリクロックで同期化されたシリアルのバウンダリデータを前記分周バウンダリクロックで同期化してパラレルバウンダリデータに変換するラッチ回路と、前記第1の分周データクロックと前記分周バウンダリクロックとを同期化する同期化回路とを備える、半導体回路。
【選択図】図8
Description
データクロックを分周して第1の分周データクロックを出力する第1の分周回路と、
前記データクロックと周波数が同じで位相が異なるバウンダリクロックを分周して分周バウンダリクロックを出力する第2の分周回路と、
前記第1の分周データクロックを分周して第2の分周データクロックを出力する第3の分周回路と、
前記データクロックで同期化されたシリアルの入力データを前記第1の分周データクロックで同期化して第1のパラレルデータに変換する第1のラッチ回路と、
前記第1のパラレルデータを前記第2の分周データクロックで同期化して第2のパラレルデータに変換する第2のラッチ回路と、
前記バウンダリクロックで同期化されたシリアルのバウンダリデータを前記分周バウンダリクロックで同期化して第1のパラレルバウンダリデータに変換する第3のラッチ回路と、
前記第1のパラレルバウンダリデータを前記第2の分周データクロックで同期化して第2のパラレルバウンダリデータに変換する第4のラッチ回路と、
前記第1の分周データクロックと前記分周バウンダリクロックとを同期化する同期化回路と、
前記第2のパラレルデータと前記第2のパラレルバウンダリデータと前記第2の分周データクロックとを処理する処理部とを備える、半導体装置が提供される。
(付記1)
データクロックを分周して第1の分周データクロックを出力する第1の分周回路と、
前記データクロックと周波数が同じで位相が異なるバウンダリクロックを分周して分周バウンダリクロックを出力する第2の分周回路と、
前記第1の分周データクロックを分周して第2の分周データクロックを出力する第3の分周回路と、
前記データクロックで同期化されたシリアルの入力データを前記第1の分周データクロックで同期化して第1のパラレルデータに変換する第1のラッチ回路と、
前記第1のパラレルデータを前記第2の分周データクロックで同期化して第2のパラレルデータに変換する第2のラッチ回路と、
前記バウンダリクロックで同期化されたシリアルのバウンダリデータを前記分周バウンダリクロックで同期化して第1のパラレルバウンダリデータに変換する第3のラッチ回路と、
前記第1のパラレルバウンダリデータを前記第2の分周データクロックで同期化して第2のパラレルバウンダリデータに変換する第4のラッチ回路と、
前記第1の分周データクロックと前記分周バウンダリクロックとを同期化する同期化回路と、
前記第2のパラレルデータと前記第2のパラレルバウンダリデータと前記第2の分周データクロックとを処理する処理部とを備える、半導体装置。
(付記2)
前記第2の分周回路は、前記バウンダリクロックを分周して、位相が互いに異なる複数の分周バウンダリクロックを出力し、
前記同期化回路は、
前記第1の分周データクロック内の一つの差動信号と、前記複数の分周バウンダリクロックとを位相比較するための複数の位相検出器を含む位相検出回路と、
前記複数の位相検出器から一つを選択するマルチプレクサとを有する、付記1に記載の半導体装置。
(付記3)
外部制御信号の設定値を格納するメモリを備え、
前記マルチプレクサは、前記外部制御信号の設定値に従って前記複数の位相検出器から一つを選択する、付記2に記載の半導体装置。
(付記4)
前記第3のラッチ回路は、
前記複数の分周バウンダリクロックのうち、位相が互いに180°異なる2つのクロックを一組とする第1の差動クロックで同期化する第1のフリップフロップと、
前記第1の差動クロックの位相に対してそれぞれ180°ずれる第2の差動クロックで同期化する第2のフリップフロップと、
前記第1のフリップフロップの出力と前記第2のフリップフロップの出力とのいずれか一方を、前記マルチプレクサの出力に従って選択する第2のマルチプレクサとを有する、付記2又は3に記載の半導体装置。
(付記5)
前記複数の位相検出器の少なくとも一つは、クロック又はデータがバッファを介して入力されるラッチを有する、付記2から4のいずれか一項に記載の半導体装置。
(付記6)
前記複数の位相検出器の少なくとも一つは、クロックを遮断可能なクロックゲーティング回路を有する、付記2から5のいずれか一項に記載の半導体装置。
(付記7)
データクロックを分周して第1の分周データクロックを出力する第1の分周回路と、
前記データクロックと周波数が同じで位相が異なるバウンダリクロックを分周して分周バウンダリクロックを出力する第2の分周回路と、
前記第1の分周データクロックを分周して第2の分周データクロックを出力する第3の分周回路と、
前記データクロックで同期化されたシリアルの入力データを前記第1の分周データクロックで同期化して第1のパラレルデータに変換する第1のラッチ回路と、
前記第1のパラレルデータを前記第2の分周データクロックで同期化して第2のパラレルデータに変換する第2のラッチ回路と、
前記バウンダリクロックで同期化されたシリアルのバウンダリデータを前記分周バウンダリクロックで同期化して第1のパラレルバウンダリデータに変換する第3のラッチ回路と、
前記第1のパラレルバウンダリデータを前記第2の分周データクロックで同期化して第2のパラレルバウンダリデータに変換する第4のラッチ回路と、
前記第1の分周データクロックと前記分周バウンダリクロックとを同期化する同期化回路とを備える、デマルチプレクサ。
(付記8)
データクロックを分周して第1の分周データクロックを出力する第1の分周回路と、
前記データクロックと周波数が同じで位相が異なるバウンダリクロックを分周して分周バウンダリクロックを出力する第2の分周回路と、
前記バウンダリクロックで同期化されたシリアルのバウンダリデータを前記分周バウンダリクロックで同期化してパラレルバウンダリデータに変換するラッチ回路と、
前記第1の分周データクロックと前記分周バウンダリクロックとを同期化する同期化回路とを備える、半導体回路。
(付記9)
データクロックを分周して分周データクロックを出力する第1の分周工程と、
前記データクロックと周波数が同じで位相が異なるバウンダリクロックを分周して、位相が互いに異なる複数の分周バウンダリクロックを出力する第2の分周工程と、
前記分周データクロック内の一つの差動信号を前記複数の分周バウンダリクロックと位相比較する位相比較工程と、
前記バウンダリクロックで同期化されたバウンダリデータを、前記複数の分周バウンダリクロックのうち位相が互いに180°異なる2つのクロックである第1の差動クロックで同期化するのか、前記第1の差動クロックの位相に対してそれぞれ180°ずれる第2の差動クロックで同期化するのかを、前記位相比較工程での比較結果に従って選択する選択工程とを有する、データ処理方法。
(付記10)
データクロックを分周して第1の分周データクロックを出力する第1の分周回路と、
前記データクロックと周波数が同じで位相が異なるバウンダリクロックを分周して分周バウンダリクロックを出力する第2の分周回路と、
前記第1の分周データクロックを分周して第2の分周データクロックを出力する第3の分周回路と、
前記データクロックで同期化されたシリアルの入力データを前記第1の分周データクロックで同期化して第1のパラレルデータに変換する第1のラッチ回路と、
前記第1のパラレルデータを前記第2の分周データクロックで同期化して第2のパラレルデータに変換する第2のラッチ回路と、
前記バウンダリクロックで同期化されたシリアルのバウンダリデータを前記分周バウンダリクロックで同期化して第1のパラレルバウンダリデータに変換する第3のラッチ回路と、
前記第1のパラレルバウンダリデータを前記第2の分周データクロックで同期化して第2のパラレルバウンダリデータに変換する第4のラッチ回路と、
前記第1の分周データクロックと前記分周バウンダリクロックとを同期化する同期化回路と、
前記第2のパラレルデータと前記第2のパラレルバウンダリデータと前記第2の分周データクロックとを処理する処理部と、
外部制御信号の設定値を格納するメモリとを備える半導体装置であって、
前記第2の分周回路は、前記バウンダリクロックを分周して、位相が互いに異なる複数の分周バウンダリクロックを出力し、
前記同期化回路は、
前記第1の分周データクロック内の一つの差動信号と、前記複数の分周バウンダリクロックとを位相比較するための複数の位相検出器を含む位相検出回路と、
前記設定値に従って前記複数の位相検出器から一つを選択するマルチプレクサとを有する半導体装置を検査する検査方法であって、
前記設定値の複数の候補値で前記第2のパラレルデータのビットエラー率を測定する測定工程と、
前記複数の候補値のうち前記ビットエラー率が所定の判定基準を満たす候補値を選択する選択工程と、
前記選択工程で選択された前記候補値を前記設定値として前記メモリに記憶させる記憶工程とを有する、検査方法。
(付記11)
データクロックを分周して第1の分周データクロックを出力する第1の分周回路と、
前記データクロックと周波数が同じで位相が異なるバウンダリクロックを分周して分周バウンダリクロックを出力する第2の分周回路と、
前記第1の分周データクロックを分周して第2の分周データクロックを出力する第3の分周回路と、
前記データクロックで同期化されたシリアルの入力データを前記第1の分周データクロックで同期化して第1のパラレルデータに変換する第1のラッチ回路と、
前記第1のパラレルデータを前記第2の分周データクロックで同期化して第2のパラレルデータに変換する第2のラッチ回路と、
前記バウンダリクロックで同期化されたシリアルのバウンダリデータを前記分周バウンダリクロックで同期化して第1のパラレルバウンダリデータに変換する第3のラッチ回路と、
前記第1のパラレルバウンダリデータを前記第2の分周データクロックで同期化して第2のパラレルバウンダリデータに変換する第4のラッチ回路と、
前記第1の分周データクロックと前記分周バウンダリクロックとを同期化する同期化回路と、
前記第2のパラレルデータと前記第2のパラレルバウンダリデータと前記第2の分周データクロックとを処理する処理部と、
外部制御信号の設定値を格納するメモリとを備える半導体装置に関して、前記設定値を探索する探索方法であって、
前記第2の分周回路は、前記バウンダリクロックを分周して、位相が互いに異なる複数の分周バウンダリクロックを出力するものであり、
前記同期化回路は、
前記第1の分周データクロック内の一つの差動信号と、前記複数の分周バウンダリクロックとを位相比較するための複数の位相検出器を含む位相検出回路と、
前記設定値に従って前記複数の位相検出器から一つを選択するマルチプレクサとを有するものであり、
前記データクロックと前記バウンダリクロックとの位相差であって前記第2のパラレルデータのビットエラー率の測定値が第1閾値未満となる位相差が存在するまで前記第1閾値を増加させる増加ステップと、
前記データクロックと前記バウンダリクロックとの位相差であって前記測定値が前記第1閾値よりも大きな所定の第2閾値に一致する2つの位相差を取得する取得ステップと、
前記設定値の複数の候補値のうち、前記第1閾値が最も小さく且つ前記2つの位相差の間の位相幅が最も大きな候補値を探索結果として出力する出力ステップとを有する、探索方法。
2 第2の半導体チップ
15 シリアルデータ
15a,15c 入力データ
15b,15d バウンダリデータ
16 デマルチプレクサ
17a パラレルデータ
17b パラレルバウンダリデータ
17c 分周データクロック
17d 第2のパラレルデータ
17e 第2のパラレルバウンダリデータ
17f 第2の分周データクロック
18 CDR部
19 クロック
19a,19c データクロック
19b,19d バウンダリクロック
19e 分周バウンダリクロック
25 第1のラッチ回路
26 第2のラッチ回路
27 第1のパラレルデータ
34 第3の分周回路
35 第1の分周データクロック
45 第4のラッチ回路
47 第1のパラレルバウンダリデータ
48 外部制御信号
63,72 差動ラッチ
90 半導体回路
91 第1の分周回路
92 第2の分周回路
93 第3のラッチ回路
94 位相検出回路
94a〜94d 位相検出器
95 マルチプレクサ
96 固定信号
97 第1のフリップフロップ
97a 第1の差動クロック
98 第2のフリップフロップ
98a 第2の差動クロック
99 第2のマルチプレクサ
100 同期化回路
101 半導体装置
102 デマルチプレクサ
103 処理部
104 外部レジスタ
105 検査装置
110〜113 ラッチ
115a〜115g バッファ
116 クロックゲーティング回路
130,133 serdes回路
131,134 送信回路
132,135 受信回路
140 選択信号
161 波形生成装置
162 測定装置
1000 分周器群
1001 第1のフリップフロップ群
1002 第2のフリップフロップ群
Claims (8)
- データクロックを分周して第1の分周データクロックを出力する第1の分周回路と、
前記データクロックと周波数が同じで位相が異なるバウンダリクロックを分周して分周バウンダリクロックを出力する第2の分周回路と、
前記第1の分周データクロックを分周して第2の分周データクロックを出力する第3の分周回路と、
前記データクロックで同期化されたシリアルの入力データを前記第1の分周データクロックで同期化して第1のパラレルデータに変換する第1のラッチ回路と、
前記第1のパラレルデータを前記第2の分周データクロックで同期化して第2のパラレルデータに変換する第2のラッチ回路と、
前記バウンダリクロックで同期化されたシリアルのバウンダリデータを前記分周バウンダリクロックで同期化して第1のパラレルバウンダリデータに変換する第3のラッチ回路と、
前記第1のパラレルバウンダリデータを前記第2の分周データクロックで同期化して第2のパラレルバウンダリデータに変換する第4のラッチ回路と、
前記第1の分周データクロックと前記分周バウンダリクロックとを同期化する同期化回路と、
前記第2のパラレルデータと前記第2のパラレルバウンダリデータと前記第2の分周データクロックとを処理する処理部とを備える、半導体装置。 - 前記第2の分周回路は、前記バウンダリクロックを分周して、位相が互いに異なる複数の分周バウンダリクロックを出力し、
前記同期化回路は、
前記第1の分周データクロック内の一つの差動信号と、前記複数の分周バウンダリクロックとを位相比較するための複数の位相検出器を含む位相検出回路と、
前記複数の位相検出器から一つを選択するマルチプレクサとを有する、請求項1に記載の半導体装置。 - 前記第3のラッチ回路は、
前記複数の分周バウンダリクロックのうち、位相が互いに180°異なる2つのクロックを一組とする第1の差動クロックで同期化する第1のフリップフロップと、
前記第1の差動クロックの位相に対してそれぞれ180°ずれる第2の差動クロックで同期化する第2のフリップフロップと、
前記第1のフリップフロップの出力と前記第2のフリップフロップの出力とのいずれか一方を、前記マルチプレクサの出力に従って選択する第2のマルチプレクサとを有する、請求項2に記載の半導体装置。 - データクロックを分周して第1の分周データクロックを出力する第1の分周回路と、
前記データクロックと周波数が同じで位相が異なるバウンダリクロックを分周して分周バウンダリクロックを出力する第2の分周回路と、
前記第1の分周データクロックを分周して第2の分周データクロックを出力する第3の分周回路と、
前記データクロックで同期化されたシリアルの入力データを前記第1の分周データクロックで同期化して第1のパラレルデータに変換する第1のラッチ回路と、
前記第1のパラレルデータを前記第2の分周データクロックで同期化して第2のパラレルデータに変換する第2のラッチ回路と、
前記バウンダリクロックで同期化されたシリアルのバウンダリデータを前記分周バウンダリクロックで同期化して第1のパラレルバウンダリデータに変換する第3のラッチ回路と、
前記第1のパラレルバウンダリデータを前記第2の分周データクロックで同期化して第2のパラレルバウンダリデータに変換する第4のラッチ回路と、
前記第1の分周データクロックと前記分周バウンダリクロックとを同期化する同期化回路とを備える、デマルチプレクサ。 - データクロックを分周して第1の分周データクロックを出力する第1の分周回路と、
前記データクロックと周波数が同じで位相が異なるバウンダリクロックを分周して分周バウンダリクロックを出力する第2の分周回路と、
前記バウンダリクロックで同期化されたシリアルのバウンダリデータを前記分周バウンダリクロックで同期化してパラレルバウンダリデータに変換するラッチ回路と、
前記第1の分周データクロックと前記分周バウンダリクロックとを同期化する同期化回路とを備える、半導体回路。 - データクロックを分周して分周データクロックを出力する第1の分周工程と、
前記データクロックと周波数が同じで位相が異なるバウンダリクロックを分周して、位相が互いに異なる複数の分周バウンダリクロックを出力する第2の分周工程と、
前記分周データクロック内の一つの差動信号を前記複数の分周バウンダリクロックと位相比較する位相比較工程と、
前記バウンダリクロックで同期化されたバウンダリデータを、前記複数の分周バウンダリクロックのうち位相が互いに180°異なる2つのクロックである第1の差動クロックで同期化するのか、前記第1の差動クロックの位相に対してそれぞれ180°ずれる第2の差動クロックで同期化するのかを、前記位相比較工程での比較結果に従って選択する選択工程とを有する、データ処理方法。 - データクロックを分周して第1の分周データクロックを出力する第1の分周回路と、
前記データクロックと周波数が同じで位相が異なるバウンダリクロックを分周して分周バウンダリクロックを出力する第2の分周回路と、
前記第1の分周データクロックを分周して第2の分周データクロックを出力する第3の分周回路と、
前記データクロックで同期化されたシリアルの入力データを前記第1の分周データクロックで同期化して第1のパラレルデータに変換する第1のラッチ回路と、
前記第1のパラレルデータを前記第2の分周データクロックで同期化して第2のパラレルデータに変換する第2のラッチ回路と、
前記バウンダリクロックで同期化されたシリアルのバウンダリデータを前記分周バウンダリクロックで同期化して第1のパラレルバウンダリデータに変換する第3のラッチ回路と、
前記第1のパラレルバウンダリデータを前記第2の分周データクロックで同期化して第2のパラレルバウンダリデータに変換する第4のラッチ回路と、
前記第1の分周データクロックと前記分周バウンダリクロックとを同期化する同期化回路と、
前記第2のパラレルデータと前記第2のパラレルバウンダリデータと前記第2の分周データクロックとを処理する処理部と、
外部制御信号の設定値を格納するメモリとを備える半導体装置を検査する検査方法であって、
前記第2の分周回路は、前記バウンダリクロックを分周して、位相が互いに異なる複数の分周バウンダリクロックを出力するものであり、
前記同期化回路は、
前記第1の分周データクロック内の一つの差動信号と、前記複数の分周バウンダリクロックとを位相比較するための複数の位相検出器を含む位相検出回路と、
前記設定値に従って前記複数の位相検出器から一つを選択するマルチプレクサとを有するものであり、
前記設定値の複数の候補値で前記第2のパラレルデータのビットエラー率を測定する測定工程と、
前記複数の候補値のうち前記ビットエラー率が所定の判定基準を満たす候補値を選択する選択工程と、
前記選択工程で選択された前記候補値を前記設定値として前記メモリに記憶させる記憶工程とを有する、検査方法。 - データクロックを分周して第1の分周データクロックを出力する第1の分周回路と、
前記データクロックと周波数が同じで位相が異なるバウンダリクロックを分周して分周バウンダリクロックを出力する第2の分周回路と、
前記第1の分周データクロックを分周して第2の分周データクロックを出力する第3の分周回路と、
前記データクロックで同期化されたシリアルの入力データを前記第1の分周データクロックで同期化して第1のパラレルデータに変換する第1のラッチ回路と、
前記第1のパラレルデータを前記第2の分周データクロックで同期化して第2のパラレルデータに変換する第2のラッチ回路と、
前記バウンダリクロックで同期化されたシリアルのバウンダリデータを前記分周バウンダリクロックで同期化して第1のパラレルバウンダリデータに変換する第3のラッチ回路と、
前記第1のパラレルバウンダリデータを前記第2の分周データクロックで同期化して第2のパラレルバウンダリデータに変換する第4のラッチ回路と、
前記第1の分周データクロックと前記分周バウンダリクロックとを同期化する同期化回路と、
前記第2のパラレルデータと前記第2のパラレルバウンダリデータと前記第2の分周データクロックとを処理する処理部と、
外部制御信号の設定値を格納するメモリとを備える半導体装置に関して、前記設定値を探索する探索方法であって、
前記第2の分周回路は、前記バウンダリクロックを分周して、位相が互いに異なる複数の分周バウンダリクロックを出力するものであり、
前記同期化回路は、
前記第1の分周データクロック内の一つの差動信号と、前記複数の分周バウンダリクロックとを位相比較するための複数の位相検出器を含む位相検出回路と、
前記設定値に従って前記複数の位相検出器から一つを選択するマルチプレクサとを有するものであり、
前記データクロックと前記バウンダリクロックとの位相差であって前記第2のパラレルデータのビットエラー率の測定値が第1閾値未満となる位相差が存在するまで前記第1閾値を増加させる増加ステップと、
前記データクロックと前記バウンダリクロックとの位相差であって前記測定値が前記第1閾値よりも大きな所定の第2閾値に一致する2つの位相差を取得する取得ステップと、
前記設定値の複数の候補値のうち、前記第1閾値が最も小さく且つ前記2つの位相差の間の位相幅が最も大きな候補値を探索結果として出力する出力ステップとを有する、探索方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2017060050A true JP2017060050A (ja) | 2017-03-23 |
JP6631117B2 JP6631117B2 (ja) | 2020-01-15 |
Family
ID=58390891
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015184435A Active JP6631117B2 (ja) | 2015-09-17 | 2015-09-17 | 半導体装置、デマルチプレクサ、半導体回路、データ処理方法及び検査方法 |
Country Status (1)
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---|---|
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A621 | Written request for application examination |
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