JP2021073767A - デマルチプレクサ回路、及び半導体集積回路 - Google Patents

Abstract

【課題】データ変換を行う場合にタイミングマージンを確保することができるデマルチプレクサ回路を提供する。【解決手段】デマルチプレクサ回路は、第１のクロック信号を分周した第１の変換クロック信号に基づいて、第１のビット幅の第１の入力信号を、第１のビット幅より大きい第２のビット幅の第１の中間信号に変換する第１のデマルチプレクサと、第１のクロック信号と同じ周波数で第１の位相差を有する第２のクロック信号を分周した第２の変換クロック信号に基づいて、第１のビット幅の第２の入力信号を、第２のビット幅の第２の中間信号に変換する第２のデマルチプレクサと、第１の変換クロック信号を分周した第３の変換クロック信号に基づいて、第１及び第２の中間信号を、第２のビット幅より大きい第３のビット幅の第１及び第２の出力信号にそれぞれ変換する第３及び第４のデマルチプレクサとを有する。【選択図】図５

Description

本発明は、デマルチプレクサ回路、及び半導体集積回路に関する。

分周回路は、入力されるクロック信号をＮ分周し、Ｎ倍の周期を有する（周波数が１／Ｎ倍の）クロック信号を出力する。図７は、分周回路の構成例を示す図である。図７には、入力されるクロック信号ＩＣＫを２分周し、２倍の周期を有する分周クロック信号ＯＣＫを出力する分周回路を一例として示している。

図７に示す分周回路は、２つのＤラッチ回路７０１、７０２で構成されるＤフリップフロップ回路、及びインバータ７０３を有する。Ｄラッチ回路７０１の出力がＤラッチ回路７０２に入力され、Ｄラッチ回路７０２の出力がインバータ７０３を介してＤラッチ回路７０１に入力される。また、Ｄラッチ回路７０２の出力が分周クロック信号ＯＣＫとして出力される。

Ｄラッチ回路７０１、７０２の各々は、クロック信号ＩＣＫにより駆動され、クロック入力がアクティブ（真）のときにはデータ（信号）入力を出力に伝達させ、クロック入力がインアクティブ（偽）のときには出力状態を保持する。すなわち、図７において、クロック信号ＩＣＫがローレベルのとき、Ｄラッチ回路７０１はデータ入力を出力に伝達させ、Ｄラッチ回路７０２は出力を保持する。また、クロック信号ＩＣＫがハイレベルのとき、Ｄラッチ回路７０１は出力を保持し、Ｄラッチ回路７０２はデータ入力を出力に伝達させる。

したがって、図７に示す分周回路では、クロック信号ＩＣＫが立ち上がる（ローレベルからハイレベルに変化する）毎に、分周クロック信号ＯＣＫとして出力されるＤラッチ回路７０２の出力が反転する。これにより、入力されるクロック信号ＩＣＫを２分周した分周クロック信号ＯＣＫが生成される。

ここで、第１のクロック信号と、第１のクロック信号に対して周波数が同じで位相差を有する第２のクロック信号とを、それぞれ図７に示した分周回路により分周した場合を考える。図７に示した分周回路の出力は、リセット時の論理等によって分周クロック信号の位相において１８０度の不確定性を有するため、得られる２つの分周クロック信号の間の位相関係は一意には決まらない。

例えば、クロック信号ＩＣＫＩと９０度の位相差を有するクロック信号ＩＣＫＱとをそれぞれ分周して得られる分周クロック信号ＯＣＫＩと分周クロック信号ＯＣＫＱとの間の位相関係は、図８Ａに示す位相関係になることもあれば、図８Ｂに示す位相関係になることもある。図８Ａにおいては、分周クロック信号ＯＣＫＩが立ち上がった後に分周クロック信号ＯＣＫＱが立ち上がり、分周クロック信号ＯＣＫＩが立ち下がった後に分周クロック信号ＯＣＫＱが立ち下がる。また、図８Ｂにおいては、分周クロック信号ＯＣＫＩが立ち上がった後に分周クロック信号ＯＣＫＱが立ち下がり、分周クロック信号ＯＣＫＩが立ち下がった後に分周クロック信号ＯＣＫＱが立ち上がる。すなわち、入力と出力との間で同じ位相関係になることもあれば、入力と出力との間で反対の位相関係になることもある。

リセット時の論理及びリセット解除後のクロック信号の順序を制御することで、分周クロック信号ＯＣＫＩと分周クロック信号ＯＣＫＱとが所望の位相関係になるように制御することは可能である。しかし、動作中に、入力されるクロック信号ＩＣＫＩ、ＩＣＫＱがノイズの影響等により急に反転するなど不安定になると、分周クロック信号ＯＣＫＩと分周クロック信号ＯＣＫＱとの間の位相関係が変わってしまうことがある。

単一のクロック信号を複数の分周回路で分周して位相が一致する複数の分周クロック信号を発生させるクロック発生装置において、複数の分周回路の出力する分周クロック信号の間における位相の不一致が検出されたとき、すべての分周回路の内部状態を同時に同一状態にして強制的に一致させることで、分周クロック信号の位相を一致させることを可能にしたクロック発生装置が提案されている（例えば、特許文献１）。また、２つの入力パルス列信号からなる入力位相差パルス信号を分周してより長い周期で同一位相関係をもつ２つの出力パルス列信号を生成するための位相差パルス信号の分周方法が提案されている（例えば、特許文献２）。

特開昭６３−３０６７３２号公報 特開平４−１２７６１７号公報

本発明の目的は、データ変換を行う場合にタイミングマージンを確保することができるデマルチプレクサ回路を提供することにある。

デマルチプレクサ回路の一態様は、第１のクロック信号を分周することにより生成された第１の変換クロック信号に基づいて、第１のビット幅を有する第１の入力信号を、第１のビット幅より大きい第２のビット幅を有する第１の中間信号に変換する第１のデマルチプレクサと、第１のクロック信号と同じ周波数で第１の位相差を有する第２のクロック信号を分周することにより生成された第２の変換クロック信号に基づいて、第１のビット幅を有し、第１の入力信号に対して第１の位相差を有する第２の入力信号を、第２のビット幅を有する第２の中間信号に変換する第２のデマルチプレクサと、第１の変換クロック信号を分周することにより、第１の変換クロック信号よりも低い周波数を有する第３の変換クロック信号を生成する第１の分周回路と、第３の変換クロック信号に基づいて、第１の中間信号を、第２のビット幅より大きい第３のビット幅を有する第１の出力信号に変換する第３のデマルチプレクサと、第３の変換クロック信号に基づいて、第２の中間信号を、第３のビット幅を有する第２の出力信号に変換する第４のデマルチプレクサとを有する。

開示のデマルチプレクサ回路は、大きいビット幅を有する信号への変換を行う場合にタイミングマージンを確保することができる。

図１は、本発明の実施形態における分周回路の構成例を示す図である。 図２Ａは、本実施形態におけるモニタ回路の動作例を示す図である。 図２Ｂは、本実施形態におけるモニタ回路の動作例を示す図である。 図３は、本実施形態における選択回路の構成例を示す図である。 図４は、本実施形態における分周回路の動作例を示す図である。 図５は、本発明の実施形態におけるデマルチプレクサ回路の構成例を示す図である。 図６は、本発明の実施形態における半導体集積回路の構成例を示す図である。 図７は、分周回路の構成例を示す図である。 図８Ａは、図７に示す分周回路の動作例を示す図である。 図８Ｂは、図7に示す分周回路の動作例を示す図である。

以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態における分周回路の構成例を示す図である。本実施形態における分周回路は、第１の分周回路１０、第２の分周回路２０、モニタ回路３０、第１の選択回路４０、及び第２の選択回路５０を有する。

第１の分周回路１０は、クロック信号ＩＣＫＩが入力され、入力されるクロック信号ＩＣＫＩを分周して分周クロック信号ＷＣＫＩ、ＷＣＫＩＸを生成する。分周クロック信号ＷＣＫＩ、ＷＣＫＩＸは、相互に位相が反転した差動信号である。第１の分周回路１０は、Ｄフリップフロップ回路を構成する２つのＤラッチ回路１１、１２を有する。Ｄラッチ回路１１、１２は、データ入力及びデータ出力を差動構成としている。

Ｄラッチ回路１１の正側のデータ出力ＷＣＫＩＱがＤラッチ回路１２の正側のデータ入力に入力され、Ｄラッチ回路１１の負側のデータ出力ＷＣＫＩＱＸがＤラッチ回路１２の負側のデータ入力に入力される。また、Ｄラッチ回路１２の正側のデータ出力ＷＣＫＩがＤラッチ回路１１の負側のデータ入力に入力され、Ｄラッチ回路１２の負側のデータ出力ＷＣＫＩＸがＤラッチ回路１１の正側のデータ入力に入力される。

Ｄラッチ回路１１、１２の各々は、クロック信号ＩＣＫＩにより駆動され、クロック入力がアクティブ（真）のときにはデータ（信号）入力を出力に伝達させ、クロック入力がインアクティブ（偽）のときには出力状態を保持する。すなわち、第１の分周回路１０において、クロック信号ＩＣＫＩがローレベルのとき、Ｄラッチ回路１１はデータ入力をデータ出力に伝達させ、Ｄラッチ回路１２はデータ出力を保持する。また、クロック信号ＩＣＫＩがハイレベルのとき、Ｄラッチ回路１１はデータ出力を保持し、Ｄラッチ回路１２はデータ入力をデータ出力に伝達させる。

したがって、第１の分周回路１０では、クロック信号ＩＣＫＩが立ち上がる（ローレベルからハイレベルに変化する）毎に、分周クロック信号としてのＤラッチ回路１２のデータ出力ＷＣＫＩ、ＷＣＫＩＸが反転する。これにより、入力されるクロック信号ＩＣＫＩを２分周した分周クロック信号ＷＣＫＩと、分周クロック信号ＷＣＫＩの反転信号である分周クロック信号ＷＣＫＩＸとが生成される。

第２の分周回路２０は、クロック信号ＩＣＫＱが入力され、入力されるクロック信号ＩＣＫＱを分周して分周クロック信号ＷＣＫＱ、ＷＣＫＱＸを生成する。分周クロック信号ＷＣＫＱ、ＷＣＫＱＸは、相互に位相が反転した差動信号である。クロック信号ＩＣＫＱは、クロック信号ＩＣＫＩに対して周波数が同じで一定の位相差を有するクロック信号であり、本例では、クロック信号ＩＣＫＱは、クロック信号ＩＣＫＩより位相が９０度遅れたクロック信号であるとする。第２の分周回路２０は、Ｄフリップフロップ回路を構成する２つのＤラッチ回路２１、２２を有する。Ｄラッチ回路２１、２２は、データ入力及びデータ出力を差動構成としている。

Ｄラッチ回路２１の正側のデータ出力ＷＣＫＱＱがＤラッチ回路２２の正側のデータ入力に入力され、Ｄラッチ回路２１の負側のデータ出力ＷＣＫＱＱＸがＤラッチ回路２２の負側のデータ入力に入力される。また、Ｄラッチ回路２２の正側のデータ出力ＷＣＫＱがＤラッチ回路２１の負側のデータ入力に入力され、Ｄラッチ回路２２の負側のデータ出力ＷＣＫＱＸがＤラッチ回路２１の正側のデータ入力に入力される。

Ｄラッチ回路２１、２２の各々は、クロック信号ＩＣＫＱにより駆動され、クロック入力がアクティブ（真）のときにはデータ（信号）入力を出力に伝達させ、クロック入力がインアクティブ（偽）のときには出力状態を保持する。すなわち、第２の分周回路２０において、クロック信号ＩＣＫＱがローレベルのとき、Ｄラッチ回路２１はデータ入力をデータ出力に伝達させ、Ｄラッチ回路２２はデータ出力を保持する。また、クロック信号ＩＣＫＱがハイレベルのとき、Ｄラッチ回路２１はデータ出力を保持し、Ｄラッチ回路２２はデータ入力をデータ出力に伝達させる。

したがって、第２の分周回路２０では、クロック信号ＩＣＫＱが立ち上がる（ローレベルからハイレベルに変化する）毎に、分周クロック信号としてのＤラッチ回路２２のデータ出力ＷＣＫＱ、ＷＣＫＱＸが反転する。これにより、入力されるクロック信号ＩＣＫＱを２分周した分周クロック信号ＷＣＫＱと、分周クロック信号ＷＣＫＱの反転信号である分周クロック信号ＷＣＫＱＸとが生成される。

モニタ回路３０は、第１の分周回路１０が生成する分周クロック信号ＷＣＫＩと第２の分周回路２０が生成する分周クロック信号ＷＣＫＱとの間の位相関係を検出する。モニタ回路３０は、検出した位相関係に応じて、分周クロック信号ＷＣＫＩと分周クロック信号ＷＣＫＱとの間の位相関係を示すモニタ信号ＭＯＮＯＵＴを出力する。

モニタ回路３０は、２つのＤラッチ回路３１、３２を有する。第１の分周回路１０が生成する分周クロック信号ＷＣＫＩがＤラッチ回路３１のデータ入力に入力され、Ｄラッチ回路３１のデータ出力がＤラッチ回路３２のデータ入力に入力される。Ｄラッチ回路３２のデータ出力が、モニタ信号ＭＯＮＯＵＴとして出力される。

Ｄラッチ回路３１、３２の各々は、第２の分周回路２０が有するＤラッチ回路２１の正側のデータ出力ＷＣＫＱＱにより駆動される。モニタ回路３０は、クロック入力としてのデータ出力ＷＣＫＱＱがアクティブ（真）のときにはデータ（信号）入力を出力に伝達させ、クロック入力がインアクティブ（偽）のときには出力状態を保持する。すなわち、モニタ回路３０において、データ出力ＷＣＫＱＱがローレベルのとき、Ｄラッチ回路３１はデータ入力をデータ出力に伝達させ、Ｄラッチ回路３２はデータ出力を保持する。また、データ出力ＷＣＫＱＱがハイレベルのとき、Ｄラッチ回路３１はデータ出力を保持し、Ｄラッチ回路３２はデータ入力をデータ出力に伝達させる。

このような構成によりモニタ回路３０において、分周クロック信号ＷＣＫＩとデータ出力ＷＣＫＱＱとの間の位相関係が図２Ａに示すような場合、モニタ信号ＭＯＮＯＵＴがハイレベルとなる。分周クロック信号ＷＣＫＩとデータ出力ＷＣＫＱＱとが図２Ａに示すような位相関係になる場合、第１の分周回路１０が生成する分周クロック信号ＷＣＫＩと第２の分周回路２０が生成する分周クロック信号ＷＣＫＱとの間の位相関係は、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係とは逆になる。すなわち、分周クロック信号ＷＣＫＱは、分周クロック信号ＷＣＫＩより位相が進んでいる。このように、モニタ回路３０は、分周クロック信号ＷＣＫＩと分周クロック信号ＷＣＫＱとの間の位相関係が、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係とは逆である場合、ハイレベルのモニタ信号ＭＯＮＯＵＴを出力する。

また、モニタ回路３０において、分周クロック信号ＷＣＫＩとデータ出力ＷＣＫＱＱとの間の位相関係が図２Ｂに示すような場合、モニタ信号ＭＯＮＯＵＴがローレベルとなる。分周クロック信号ＷＣＫＩとデータ出力ＷＣＫＱＱとが図２Ｂに示すような位相関係になる場合、第１の分周回路１０が生成する分周クロック信号ＷＣＫＩと第２の分周回路２０が生成する分周クロック信号ＷＣＫＱとの間の位相関係は、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と同じである。すなわち、分周クロック信号ＷＣＫＱは、分周クロック信号ＷＣＫＩより位相が遅れている。このように、モニタ回路３０は、分周クロック信号ＷＣＫＩと分周クロック信号ＷＣＫＱとの間の位相関係が、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と同じである場合、ローレベルのモニタ信号ＭＯＮＯＵＴを出力する。

第１の選択回路４０は、第１の分周回路１０で生成された分周クロック信号ＷＣＫＩとその反転信号である分周クロック信号ＷＣＫＩＸとが入力される。第１の選択回路４０は、入力される選択信号に応じて、分周クロック信号ＷＣＫＩ及び分周クロック信号ＷＣＫＩＸの一方を分周クロック信号ＯＣＫＩとして出力し、分周クロック信号ＷＣＫＩ及び分周クロック信号ＷＣＫＩＸの他方を分周クロック信号ＯＣＫＩＸとして出力する。

図１に示した例では、第１の選択回路４０に入力される選択信号はローレベルとしており、第１の選択回路４０は、常に、分周クロック信号ＷＣＫＩを分周クロック信号ＯＣＫＩとして出力し、分周クロック信号ＷＣＫＩＸを分周クロック信号ＯＣＫＩＸとして出力する。ここで、図１に示した例では、第１の選択回路４０の出力の選択は固定としているため、機能的には第１の選択回路４０を設けなくても良いが、第１の選択回路４０を設け、各分周クロック信号の伝送経路を同じ回路構成とすることで遅延や負荷等の伝送特性を揃えることができる。

第２の選択回路５０は、第２の分周回路２０で生成された分周クロック信号ＷＣＫＱとその反転信号である分周クロック信号ＷＣＫＱＸとが入力される。第２の選択回路５０は、選択信号として入力されるモニタ信号ＭＯＮＯＵＴに応じて、分周クロック信号ＷＣＫＱ及び分周クロック信号ＷＣＫＱＸの一方を分周クロック信号ＯＣＫＱとして出力し、分周クロック信号ＷＣＫＱ及び分周クロック信号ＷＣＫＱＸの他方を分周クロック信号ＯＣＫＱＸとして出力する。

図３は、第２の選択回路５０の構成例を示す図である。第２の選択回路５０は、スイッチ５１、５２、５３、５４及びインバータ５５を有する。分周クロック信号ＷＣＫＱの信号線と分周クロック信号ＯＣＫＱの信号線との間にスイッチ５１が配置され、分周クロック信号ＷＣＫＱＸの信号線と分周クロック信号ＯＣＫＱＸの信号線との間にスイッチ５２が配置される。また、分周クロック信号ＷＣＫＱの信号線と分周クロック信号ＯＣＫＱＸの信号線との間にスイッチ５３が配置され、分周クロック信号ＷＣＫＱＸの信号線と分周クロック信号ＯＣＫＱの信号線との間にスイッチ５４が配置される。

スイッチ５１、５２は、インバータ５５を介して供給されるモニタ信号ＭＯＮＯＵＴにより制御され、スイッチ５３、５４は、モニタ信号ＭＯＮＯＵＴにより制御される。具体的には、スイッチ５１、５２は、モニタ信号ＭＯＮＯＵＴがローレベルのときに導通状態（閉状態）になり、モニタ信号ＭＯＮＯＵＴがハイレベルのときに非導通状態（開状態）になる。一方、スイッチ５３、５４は、モニタ信号ＭＯＮＯＵＴがハイレベルのときに導通状態（閉状態）になり、モニタ信号ＭＯＮＯＵＴがローレベルのときに非導通状態（開状態）になる。

したがって、第２の選択回路５０は、選択信号として入力されるモニタ信号ＭＯＮＯＵＴがローレベルである場合、分周クロック信号ＷＣＫＱを分周クロック信号ＯＣＫＱとして出力し、分周クロック信号ＷＣＫＱＸを分周クロック信号ＯＣＫＱＸとして出力する。また、第２の選択回路５０は、モニタ信号ＭＯＮＯＵＴがハイレベルである場合、分周クロック信号ＷＣＫＱＸを分周クロック信号ＯＣＫＱとして出力し、分周クロック信号ＷＣＫＱを分周クロック信号ＯＣＫＱＸとして出力する。

図１に示した本実施形態における分周回路は、モニタ信号ＭＯＮＯＵＴがローレベル、すなわち第１の分周回路１０が生成する分周クロック信号ＷＣＫＩと第２の分周回路２０が生成する分周クロック信号ＷＣＫＱとの間の位相関係が、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と同じである場合、分周クロック信号ＷＣＫＱを分周クロック信号ＯＣＫＱとして出力する。一方、モニタ信号ＭＯＮＯＵＴがハイレベル、すなわち第１の分周回路１０が生成する分周クロック信号ＷＣＫＩと第２の分周回路２０が生成する分周クロック信号ＷＣＫＱとの間の位相関係が、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係とは逆である場合、分周クロック信号ＷＣＫＱの反転信号である分周クロック信号ＷＣＫＱＸを分周クロック信号ＯＣＫＱとして出力する。

これにより、例えば図４に示すように、第１の分周回路１０が生成する分周クロック信号ＷＣＫＩと第２の分周回路２０が生成する分周クロック信号ＷＣＫＱとの間の位相関係が、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と同じであり、分周クロック信号ＷＣＫＱを分周クロック信号ＯＣＫＱとして出力しているとする。すなわち、分周クロック信号ＯＣＫＩに対する位相関係が、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と同じになるように、分周クロック信号ＷＣＫＱを分周クロック信号ＯＣＫＱとして出力しているとする。

このとき、ノイズの影響等により一部のクロック信号が急に反転して、分周クロック信号ＷＣＫＩと分周クロック信号ＷＣＫＱとの間の位相関係が、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係とは逆になると、モニタ信号ＭＯＮＯＵＴがハイレベルに変化して、分周クロック信号ＷＣＫＱの反転信号である分周クロック信号ＷＣＫＱＸが分周クロック信号ＯＣＫＱとして出力される。すなわち、分周クロック信号ＯＣＫＩに対する位相関係が、クロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と同じになるように、分周クロック信号ＷＣＫＱの反転信号である分周クロック信号ＷＣＫＱＸを分周クロック信号ＯＣＫＱとして出力する。

したがって、図１に示した本実施形態における分周回路によれば、第１の分周回路１０で生成される分周クロック信号と第２の分周回路２０で生成される分周クロック信号との間の位相関係に応じて、第２の分周回路２０で生成される非反転、反転の分周クロック信号の一方を選択的に出力することで、入力されるクロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と同じ位相関係を有する分周クロック信号ＯＣＫＩと分周クロック信号ＯＣＫＱとを出力することが可能となる。例えば、分周クロック信号ＯＣＫＩと分周クロック信号ＯＣＫＱとの間の位相関係が、クロック信号の不安定性により所望の位相関係と異なる状態に変わってしまった場合でも、所望の位相関係となるように自動的に修復することができる。

なお、前述した説明では、入力されるクロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と同じ位相関係を有する分周クロック信号ＯＣＫＩと分周クロック信号ＯＣＫＱとを出力する例を説明した。しかし、本実施形態はこれに限定されず、第２の選択回路５０等の構成を適宜変更することで、入力されるクロック信号ＩＣＫＩとクロック信号ＩＣＫＱとの間の位相関係と逆の位相関係を有する分周クロック信号ＯＣＫＩと分周クロック信号ＯＣＫＱとを出力することも可能である。

前述した本実施形態における分周回路が適用される回路の１つに、デマルチプレクサ回路がある。デマルチプレクサ回路は、シリアルデータ信号をパラレルデータ信号に変換する回路であり、シリアル−パラレル変換に分周クロック信号が用いられる。また、伝送速度の高速化や、再生クロック制御のためのバウンダリ検出を行うために、単一のクロック信号のみでなく、一定の位相差を有する複数のクロック信号が用いられる。

図５は、本実施形態におけるデマルチプレクサ回路の構成例を示す図である。なお、本例においては、デマルチプレクサ回路の前段の回路において、シリアルデータ信号からクロック信号ＩＤＴＣＬＫを用いてデータ信号ＩＤＴ０が取得され、クロック信号ＩＤＴＣＬＫの反転信号（１８０度の位相差を有するクロック信号）を用いてデータ信号ＩＤＴ１が取得されているものとする。また、シリアルデータ信号からクロック信号ＩＢＤＣＬＫを用いてバウンダリ信号ＩＢＤ０が取得され、クロック信号ＩＢＤＣＬＫの反転信号（１８０度の位相差を有するクロック信号）を用いてバウンダリ信号ＩＢＤ１が取得されているものとする。ここで、クロック信号ＩＢＤＣＬＫは、クロック信号ＩＤＴＣＬＫに対して９０度の位相差を有しており、クロック信号ＩＤＴＣＬＫより位相が遅れているものとする。

分周回路１０１は、クロック信号ＩＤＴＣＬＫが入力され、クロック信号ＩＤＴＣＬＫを２分周した分周クロック信号を生成する。分周回路１０１は、図１に示した分周回路における第１の分周回路１０及び第１の選択回路４０に対応する構成を有する。分周回路１０２は、分周回路１０１で生成された分周クロック信号を２分周した分周クロック信号を生成し、分周回路１０３は、分周回路１０２で生成された分周クロック信号を２分周した分周クロック信号を生成する。分周回路１０３の出力は、分周クロックＯＤＴＣＬＫとして、パラレルの出力データ信号ＯＤＴ＜１５：０＞及び出力バウンダリ信号ＯＢＤ＜１５：０＞とともに出力される。

また、分周回路１０４は、クロック信号ＩＢＤＣＬＫが入力され、クロック信号ＩＢＤＣＬＫを２分周した分周クロック信号を生成する。分周回路１０４は、図１に示した分周回路における第２の分周回路２０、モニタ回路３０、及び第２の選択回路５０に対応する構成を有する。分周回路１０４は、分周回路１０１で生成された分周クロック信号に対する位相関係が、クロック信号ＩＤＴＣＬＫとクロック信号ＩＢＤＣＬＫとの間の位相関係と同じになるように、クロック信号ＩＢＤＣＬＫを２分周した分周クロック信号又はその反転信号の一方を選択して出力する。

デマルチプレクサ１０５は、分周回路１０１で生成された分周クロック信号を用いて、データ信号ＩＤＴ０及びデータ信号ＩＤＴ１からなる２ビット幅のデータ信号を４ビット幅のデータ信号に変換する。デマルチプレクサ１０６は、分周回路１０２で生成された分周クロック信号を用いて、デマルチプレクサ１０５から出力される４ビット幅のデータ信号を８ビット幅のデータ信号に変換する。

デマルチプレクサ１０７は、分周回路１０３で生成された分周クロック信号を用いて、デマルチプレクサ１０６から出力される８ビット幅のデータ信号を１６ビット幅のデータ信号に変換する。バッファ１０８は、デマルチプレクサ１０７から出力される１６ビット幅のデータ信号をパラレルの出力データ信号ＯＤＴ＜１５：０＞として出力する。

デマルチプレクサ１０９は、分周回路１０４で生成された分周クロック信号を用いて、バウンダリ信号ＩＢＤ０及びバウンダリ信号ＩＢＤ１からなる２ビット幅のバウンダリ信号を４ビット幅のバウンダリ信号に変換する。このように、デマルチプレクサ１０９が、クロック信号ＩＢＤＣＬＫを分周した分周クロック信号を用いてデータ変換を行うことでタイミングマージンを確保することができる。デマルチプレクサ１１０は、分周回路１０２で生成された分周クロック信号を用いて、デマルチプレクサ１０９から出力される４ビット幅のバウンダリ信号を８ビット幅のバウンダリ信号に変換する。

デマルチプレクサ１１１は、分周回路１０３で生成された分周クロック信号を用いて、デマルチプレクサ１１０から出力される８ビット幅のバウンダリ信号を１６ビット幅のバウンダリ信号に変換する。バッファ１１２は、デマルチプレクサ１１１から出力される１６ビット幅のバウンダリ信号をパラレルの出力バウンダリ信号ＯＢＤ＜１５：０＞として出力する。

このように本実施形態における分周回路を適用することで、デマルチプレクサ１０９が、クロック信号ＩＤＴＣＬＫに対して一定の位相差を有するクロック信号ＩＢＤＣＬＫを分周した分周クロック信号を用いてデータ変換を行う場合に、適切な位相関係を有する分周クロック信号を用いてデータ変換を行うことができる。

図６は、本実施形態における半導体集積回路の構成例を示す図である。本実施形態における半導体集積回路２０１は、入力シリアル信号をパラレル信号に変換するデシリアライザ回路の機能を有する受信回路２０２、及び受信回路２０２からのパラレル信号（データ）を受けて処理動作を行うロジック回路等の内部回路２１１を有する。

受信回路２０２は、フロントエンド部２０３、クロックデータリカバリ回路２０７、及びクロック生成部２０８を有する。フロントエンド部２０３は、差動バッファ２０４、コンパレータ（比較器）２０５、及びデマルチプレクサ回路２０６を有する。差動バッファ２０４は、伝送路等を介して伝送された差動の入力シリアル信号ＲＸＩＮ、ＲＸＩＮＸを受ける。コンパレータ２０５は、入力シリアル信号の符号（データ）を判定する。

デマルチプレクサ回路２０６は、例えば図５に示したデマルチプレクサ回路であり、コンパレータ２０５の出力に対してシリアル−パラレル変換を行い、パラレルのデータ信号ＤＴ、バウンダリ信号ＢＤ、及び受信データクロック信号を出力する。デマルチプレクサ回路２０６から出力されるパラレルのデータ信号ＤＴ及び受信データクロック信号は、受信データ信号ＲＸＯＵＴ及び受信クロック信号ＲＸＣＬＫとして内部回路２１１に出力される。

クロックデータリカバリ回路２０７は、受信した信号を基にクロック生成部２０８が出力する内部クロック信号の位相を適切に制御する。クロックデータリカバリ回路２０７は、デマルチプレクサ回路２０６から出力されるデータ信号ＤＴ及びバウンダリ信号ＢＤに基づいて、クロック生成部２０８が出力する内部クロック信号の位相が入力シリアル信号に対して進んでいるか遅れているかを判定する。また、クロックデータリカバリ回路２０７は、その判定結果に応じて、内部クロック信号の位相を進ませる、又は遅らせるための位相調整コードを生成し出力する。

クロック生成部２０８は、クロックジェネレータ２０９及び位相補間回路２１０を有する。クロックジェネレータ２０９は、リファレンスクロック信号を生成して位相補間回路２１０に供給する。位相補間回路２１０は、クロックジェネレータ２０９から供給されるリファレンスクロック信号に対してクロックデータリカバリ回路２０７からの位相調整コードに応じた位相の制御を行い、内部クロック信号としてコンパレータ２０５及びデマルチプレクサ回路２０６に出力する。

クロック生成部２０８が出力する内部クロック信号を用いて、コンパレータ２０５が適切なタイミングで入力シリアル信号のサンプリングを行い、デマルチプレクサ回路２０６がシリアル−パラレル変換を行う。受信回路２０２から出力される受信データ信号ＲＸＯＵＴは、受信クロック信号ＲＸＣＬＫで動作するフリップフロップ２１２によって内部回路２１１に取り込まれ処理等が行われる。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

以上のように、デマルチプレクサ回路においてデータ変換を行う場合に、適切な位相関係を有する分周クロック信号を用いてデータ変換を行い、タイミングマージンを確保することができる。

Claims (6)

1. 第１のクロック信号を分周することにより生成された第１の変換クロック信号に基づいて、第１のビット幅を有する第１の入力信号を、前記第１のビット幅より大きい第２のビット幅を有する第１の中間信号に変換する第１のデマルチプレクサと、
   前記第１のクロック信号と同じ周波数で第１の位相差を有する第２のクロック信号を分周することにより生成された第２の変換クロック信号に基づいて、前記第１のビット幅を有し、前記第１の入力信号に対して前記第１の位相差を有する第２の入力信号を、前記第２のビット幅を有する第２の中間信号に変換する第２のデマルチプレクサと、
   前記第１の変換クロック信号を分周することにより、前記第１の変換クロック信号よりも低い周波数を有する第３の変換クロック信号を生成する第１の分周回路と、
   前記第３の変換クロック信号に基づいて、前記第１の中間信号を、前記第２のビット幅より大きい第３のビット幅を有する第１の出力信号に変換する第３のデマルチプレクサと、
   前記第３の変換クロック信号に基づいて、前記第２の中間信号を、前記第３のビット幅を有する第２の出力信号に変換する第４のデマルチプレクサとを有することを特徴とするデマルチプレクサ回路。
2. 前記第１の位相差は９０度であることを特徴とする請求項１記載のデマルチプレクサ回路。
3. 前記第１のクロック信号を分周することにより、前記第１の変換クロック信号を生成する第２の分周回路と、
   前記第２のクロック信号を分周することにより、前記第２の変換クロック信号を生成する第３の分周回路とを有し、
   前記第２の分周回路及び前記第３の分周回路の分周比はそれぞれ、前記第１のビット幅に対する前記第２のビット幅の比に等しいことを特徴とする請求項１又は２記載のデマルチプレクサ回路。
4. 前記第１のクロック信号及び前記第２のクロック信号に基づいて、シリアル信号を前記第１の入力信号及び第２の入力信号に変換する変換回路を更に有することを特徴とする請求項３記載のデマルチプレクサ回路。
5. 第１のクロック信号及び前記第１のクロック信号と同じ周波数で第１の位相差を有する第２のクロック信号を用いて入力シリアル信号をサンプリングすることにより、第１のビット幅を有する第１の入力信号、及び、前記第１のビット幅を有し、前記第１の入力信号に対して前記第１の位相差を有する第２の入力信号を出力するコンパレータと、
   前記コンパレータの出力信号を変換するデマルチプレクサ回路と、
   受信した信号を基に前記第１のクロック信号及び前記第２のクロック信号の位相を制御するクロックデータリカバリ回路とを有し、
   前記デマルチプレクサ回路は、
   前記第１のクロック信号を分周することにより生成された第１の変換クロック信号に基づいて、前記第１の入力信号を、前記第１のビット幅より大きい第２のビット幅を有する第１の中間信号に変換する第１のデマルチプレクサと、
   前記第２のクロック信号を分周することにより生成された第２の変換クロック信号に基づいて、前記第２の入力信号を、前記第２のビット幅を有する第２の中間信号に変換する第２のデマルチプレクサと、
   前記第１の変換クロック信号を分周することにより、前記第１の変換クロック信号よりも低い周波数を有する第３の変換クロック信号を生成する第１の分周回路と、
   前記第３の変換クロック信号に基づいて、前記第１の中間信号を、前記第２のビット幅より大きい第３のビット幅を有する第１の出力信号に変換する第３のデマルチプレクサと、
   前記第３の変換クロック信号に基づいて、前記第２の中間信号を、前記第３のビット幅を有する第２の出力信号に変換する第４のデマルチプレクサとを有することを特徴とする半導体集積回路。
6. 前記デマルチプレクサ回路からの前記第１の出力信号及び第２の出力信号の少なくとも１つを受けて処理動作を行う内部回路を有することを特徴とする請求項５記載の半導体集積回路。

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