KR19990038952A - 고속 디지털 데이터 리타이밍 장치 - Google Patents

고속 디지털 데이터 리타이밍 장치 Download PDF

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Abstract

본 발명은 고속 디지털 데이터 전송 시스템에서 정렬 지터가 존재하는 고속의 2진 데이터 비트를 리타이밍하는 입력 허용 지터의 범위가 큰 고속 디지털 데이터 리타이밍 장치에 관한 것으로서, 다중 지연 클럭 펄스 생성수단으로부터 출력되는 다중 지연 클럭 펄스들 중에서 외부에서 입력되는 데이터 비트 간격의 중앙에 근접하여 천이가 발생되는 클럭 펄스를 하나 이상 선택하기 위한 데이터 천이 검출 신호를 생성하는 데이터 천이 검출 수단과, 상기 데이터 천이 검출 수단에서 생성된 데이터 천이 검출 신호가 3개 미만이 되도록 클럭 펄스 제어 신호를 생성하여 클럭펄스 합성수단에서 합성되는 클럭의 듀티 싸이클을 만족시켜 최소 펄스폭이 보장된 합성클럭을 생성하도록 해주는 데이터 천이 검출 신호 감시 수단으로 구성된 입력 허용 지터의 범위가 큰 고속 디지털 데이터 리타이밍 장치를 제공함으로써, 데이터의 손실이 없이 안정적으로 리타이밍할 수 있는 효과가 있다.

Description

고속 디지털 데이터 리타이밍 장치
본 발명은 고속 디지털 데이터 전송 시스템에서 정렬 지터(alignment jitter)가 존재하는 고속의 2진 데이터 비트를 리타이밍하는 장치에 관한 것으로, 특히, 입력 허용 지터의 범위가 큰 고속 디지털 데이터 리타이밍 장치에 관한 것이다.
고속으로 전송되는 이진 데이터 비트는 리타이밍 클럭 펄스와 데이터 비트의 지연 차이에 의해 발생되는 정적 스큐(static skew)와 시간과 온도의 변화에 의해 발생되는 지터(jitter)가 존재하게 된다. 특히, 고속 디지털 데이터 전송 시스템은 전체 시스템이 시스템 클럭 펄스에 동기되어 동작하는 경우가 많다. 이 경우 데이터와 클럭 펄스 사이의 위상이 플립플롭의 셋업(setup)시간 및 홀드(hold)시간을 만족할 만큼 충분히 떨어져 있지 않으면 불안정(metastability) 조건이 발생하여 데이터를 안정적으로 리타이밍할 수 없게 된다.
종래의 고속 디지털 데이터 리타이밍 장치는 클럭 펄스 선택 신호 생성기에서 생성된 선택 신호의 수가 3 개 이상이 되면 클럭 펄스 합성기에서 3개 이상의 클럭을 사용하여 리타이밍에 필요한 합성클럭을 생성한다.
도 1 은 종래의 고속 디지털 데이터 리타이밍 장치의 구성도로서, 지터가 존재하는 고속의 2진 데이터 비트를 리타이밍하여 외부 클럭에 동기시켜 출력시킨다.
먼저, 다중 위상 클럭 펄스 생성기(10)가 외부 클럭 펄스를 다수개의 지연 소자를 이용하여 지연시킴으로써 지연 소자 갯수만큼의 위상을 가진 클럭 펄스를 생성하여 출력하고, 클럭 펄스 선택 신호 생성기(20)는 상기 다중 위상 클럭 펄스 생성기(10)로부터 출력되는 다중 위상 클럭과 외부로부터 데이터 비트를 입력받아, 다중 위상 클럭 펄스중에서 외부에서 입력되는 데이터 비트 간격(unit interval)의 중앙에 근접하여 천이가 발생되는 클럭 펄스를 1개 이상 선택하기 위한 선택 신호를 출력하며, 클럭 펄스 합성기(30)는 상기 클럭 펄스 선택 신호 생성기(20)로부터 출력되는 클럭 펄스 선택 신호와 다중 위상 클럭 펄스 생성기(10)로부터 출력되는 다중 위상 클럭 펄스를 입력받아, 외부에서 입력된 데이터 비트 간격의 중앙에서 클럭 펄스의 천이가 발생하도록 클럭 펄스를 합성한다. D-플립플롭(40)은 상기 클럭 펄스 합성기(30)로부터 출력된 합성된 클럭 펄스에 의해 외부에서 입력된 데이터를 리타이밍하며, 완충 버퍼기(50)는 상기 D-플립플롭(40)에서 리타이밍된 데이터를 외부 클럭 펄스에 동기시켜 출력한다.
상기와 같이 종래의 고속 디지털 데이터 리타이밍 장치는 여러 개의 클럭을 입력하여 합성 클럭을 만드는 경우, 합성된 클럭은 듀티 싸이클(duty cycle)이 50%가 되지 않고, 합성에 참여하는 클럭 수에 따라 듀티가 점점 커지거나 작아지기 때문에 클럭으로서의 최소 펄스폭을 갖지 못하므로, 데이터를 안정적으로 리타이밍할 없고, 허용 입력 지터의 범위가 작아져 데이터의 손실이 생기는 문제점이 있다.
상기 문제점을 해결하기 위해, 본 발명은 데이터 천이 검출 신호의 수를 감시하여 3 개 이상이 되는 경우에는 합성에 참여하는 클럭 펄스의 수를 1개 이상 3개 미만이 되도록 제한시켜, 합성되는 클럭 펄스의 듀티 싸이클을 만족시켜 최소 펄스폭이 보장된 합성클럭이 생성될 수 있도록 하여, 입력 허용 지터의 범위가 큰 고속 디지털 데이터 리타이밍 장치를 제공함으로써, 데이터의 손실이 없는 안정적인 리타이밍을 하는데 그 목적이 있다.
도 1 은 종래의 고속 디지털 데이터 리타이밍 장치의 구성도,
도 2 는 본 발명에 따른 고속 디지털 데이터 리타이밍 장치의 구성도,
도 3 은 도 2 의 다중 지연 클럭 펄스 생성기의 주요 타이밍도,
도 4 는 도 2 의 데이터 천이 검출기의 주요 타이밍도,
도 5 는 도 2 의 데이터 천이 검출 신호 감시기의 구성도,
도 6 은 도 2 의 클럭 펄스 합성기의 구성도,
도 7 은 도 6 의 주요 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 다중 위상 클럭 펄스 생성기 20 : 클럭 펄스 선택 신호 생성기
30, 400 : 클럭 펄스 합성기 40, 500 : D-플립플롭
50 : 완충버퍼기 100 : 다중 지연 클럭 펄스 생성기
200 : 데이터 천이 검출기 300 : 데이터 천이 검출 신호 감시기
310 : 제 1 전가산부 311, 323 : 전가산기
320 : 제 2 전가산부 321 : 제 3 전가산부
322 : 제 4 전가산부 330, 430 : 결정부
331 : 제 1 AND 게이트 332 : 제 1 OR 게이트
410 : 정위상 클럭 펄스 논리부 411 : 제 2 OR 게이트
412 : 제 2 AND 게이트 420 : 역위상 클럭 펄스 논리부
421 : 제 3 OR 게이트 422 : 제 3 AND 게이트
431 : 제 4 OR 게이트 600 : 리타이밍 버퍼
본 발명은 고속 디지털 데이터 전송 시스템에서 정렬 지터가 존재하는 고속의 2진 데이터 비트를 리타이밍하는 장치에 관한 것으로, 특히, 입력 허용 지터의 범위가 큰 고속 디지털 데이터 리타이밍 장치에 관한 것이다.
입력 허용 지터의 범위가 큰 고속 디지털 데이터 리타이밍 장치는, 외부 클럭 펄스를 지연 소자를 이용하여 지연시켜 위상이 서로 다른 다수의 클럭 펄스를 생성하는 다중 지연 클럭 펄스 생성 수단과, 상기 다중 지연 클럭 펄스 생성 수단으로부터 출력되는 클럭 펄스들 중에서 외부에서 입력되는 데이터 비트 간격 중앙에 근접하여 천이가 발생되는 데이터 천이 검출 신호를 하나 이상 선택하는 데이터 천이 검출 수단과, 데이터 천이 검출 수단으로부터 만들어진 데이터 천이 검출 신호가 1개 이상 3개 미만이 되도록 클럭 펄스 제어 신호를 생성하는 데이터 천이 검출 신호 감시 수단과, 다중 지연 클럭 펄스, 데이터 천이 검출 신호 및 클럭 펄스 제어 신호를 입력하여, 안정적으로 외부 데이터를 리타이밍하는 최적의 클럭 펄스를 합성하는 클럭 펄스 합성 수단과, 외부로부터 입력된 직렬 데이터를 합성된 클럭 펄스로 리타이밍하는 리타이밍 수단과, 상기 리타이밍 수단에서 리타이밍된 데이터를 외부에서 입력된 클럭으로 다시 리타이밍하여 외부 클럭에 동기시켜 출력하는 리타이밍 버퍼로 구성된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2 는 본 발명에 따른 고속 디지털 데이터 리타이밍 장치의 구성도이다.
먼저, 다중 지연 클럭 펄스 생성기(100)가 외부에서 입력되는 클럭 펄스를 다수개의 지연 소자를 이용하여 첫번째와 마지막의 클럭 펄스 위상 차이가 외부에서 입력되는 클럭 펄스의 주기(T)보다 크거나 같은 지연 소자 갯수 만큼의 위상을 가진 다수개의 다중 지연 클럭 펄스를 생성하여 출력하고, 데이터 천이 검출기(200)는 상기 다중 지연 클럭 펄스 생성기(100)로부터 출력된 다중 지연 클럭 펄스와, 외부로부터 데이터 비트를 입력받아 다수개의 다중 지연 클럭 펄스 중에서 외부에서 입력되는 데이터 비트 간격의 중앙에 근접하여 천이가 발생되는 클럭 펄스를 1개 이상 선택하기 위한 데이터 천이 검출 신호를 출력한다. 데이터 천이 검출 신호 감시기(300)는 데이터 천이 검출기(200)에서 생성된 데이터 천이 검출 신호를 입력받아 인버터로 반전시킨 후, '1'의 갯수가 3개 이상인지를 감시하여 3개 이상인 경우에는 '1', 1개 이상 3개 미만인 경우에는 '0' 값의 클럭 펄스 제어 신호를 출력한다. 이때, 데이터 천이 검출 신호 감시기(300)에서 반전된 데이터 천이 검출 신호는 '1'일 때 데이터의 천이를 검출하는 클럭 펄스를 선택하는 활성 상태이다. 클럭 펄스 합성기(400)는 상기 다중 지연 클럭 펄스 생성기(100)의 다중 지연 클럭 펄스, 상기 데이터 천이 검출기(200)의 데이터 천이 검출 신호, 및 상기 데이터 천이 검출 신호 감시기(300)의 클럭 펄스 제어 신호를 입력받아 외부에서 입력된 데이터 비트 간격의 중앙에서 합성 클럭 펄스의 천이가 발생하도록 클럭 펄스를 합성한다. 여기서, 클럭 펄스 제어 신호가 역위상 클럭 논리부에만 입력될 때, 클럭 펄스 제어 신호가 '0'이면 클럭 펄스의 정 위상과 역 위상이 모두 클럭 펄스 합성에 참여하지만 클럭 펄스 제어 신호가 '1'이면 클럭 펄스의 역 위상은 마스킹되어 클럭 펄스의 정 위상만 클럭 펄스 합성에 참여하게 되므로, 클럭 펄스 합성에 참여하는 선택된 클럭 펄스의 수는 2개 이하로 제한된다. 또한, 클럭 펄스 제어 신호가 정위상 클럭 논리부에만 입력될 때, 클럭 펄스 제어 신호가 '0'이면 클럭 펄스의 정위상과 역 위상이 모두 클럭 펄스 합성에 참여하지만 클럭 펄스 제어 신호가 '1'이면 클럭 펄스의 정위상은 마스킹되어 클럭 펄스의 역위상만 클럭 펄스 합성에 참여하게 되므로, 클럭 펄스 합성에 참여하는 선택된 클럭 펄스의 수는 2개 이하로 제한된다.
선택된 클럭 펄스의 수가 2개 이하로 제한되는 이유는 외부에서 입력된 데이터를 D-플립플롭(500)에서 리타이밍했을 때의 출력 값이 (1, 0, 0)으로 되거나 (1, 1, 0)으로 될 때 데이터 천이 검출 신호가 활성화되므로, 동위상 펄스들에 대해서 데이터 천이 검출 신호가 활성화되는 최대 갯수는 2개가 된다. D-플립플롭(500)은 상기 클럭 펄스 합성기(400)에서 만들어진 합성 클럭 펄스를 이용하여 외부에서 입력된 데이터를 리타이밍하고, 상기 리타이밍 버퍼(600)는 외부에서 입력되는 클럭 펄스에 대한 데이터의 위상이 양의 값 또는 음의 값으로 외부에서 입력되는 클럭 펄스의 한 주기 이상으로 천천히 변할 때에(wander) 이를 흡수하여 탈주(slip)가 발생하지 않도록 하며, 상기 클럭 펄스 합성기(400)의 합성 클럭 펄스로 리타이밍 된 데이터를 외부에서 입력되는 클럭 펄스에 동기시켜 최종적으로 리타이밍된 데이터를 출력한다.
도 3 은 도 2 의 다중 지연 클럭 펄스 생성기(100)의 주요 타이밍도로서, (a)는 외부 클럭 펄스, (b)는 DCP1(Delayed Clock Pulse 1), (c)는 DCP2, (d)는 DCP3, (e)는 DCP(n/2), (f)는 DCPN1, (g)는 DCPN[(n-1)/2], (h)는 DCPN(n/2)의 클럭 펄스를 각각 나타낸다. 그리고, (a), (b), (c), (d),ㆍㆍㆍ(e)는 정위상 다중 지연 클럭 펄스를 나타내며, (f),ㆍㆍㆍ (g), (h)는 역위상 다중 지연 클럭 펄스를 각각 나타낸다. 여기서, n은 지연소자의 갯수를 의미한다.
(a)의 외부 클럭 펄스는 외부에서 입력된 클럭 펄스이고, (b)는 외부 클럭 펄스를 지연 소자와 2개의 인버터를 이용하여 ΔP의 위상차이로 지연시킨 신호이며, (c), (d), (e)는 전단의 정위상 클럭 펄스을 지연 소자와 2개의 인버터를 이용하여 ΔP의 위상차이로 지연시킨 신호이다. (b)에서 (e)까지의 위상차가 외부 입력 클럭 펄스 (a)의 반주기(T/2) 보다 크므로, (b)에서 (e)의 다중 정 위상 클럭 펄스는 외부 입력 클럭 펄스 (a)의 상승 천이와 하강 천이 사이에 발생하는 데이터의 천이를 모두 검출할 수 있다.
마찬가지로, (f), (g), (h)는 전단의 역위상 클럭 펄스를 지연 소자와 2개의 인버터를 이용하여 ΔP의 위상차이로 지연시킨 신호이다. (f)에서 (h)까지의 위상차가 외부 입력 클럭 펄스 (a)의 반주기(T/2) 보다 크므로, (f)에서 (h)의 다중 역위상 클럭 펄스는 외부 입력 클럭의 하강 천이와 상승 천이 사이에 발생하는 데이터의 천이를 모두 검출할 수 있다.
도 4 는 도 2 의 데이터 천이 검출기(200)의 주요 타이밍도로서, (a)는 외부 입력 데이터, (b)는 ENP1(ENable Positive 1), (c)는 ENP2, (d)는 ENP[(n/2)-2],ㆍㆍㆍ(e)는 ENm, (f)는 ENN1(ENable Negative 1), (g)는 ENN[(n/2)-3], (h)는 ENN[(n/2)-2]의 데이터 천이 검출 신호를 각각 나타낸다. 그리고, (b)에서 (e)는 정위상 클럭 펄스에 의해 생성된 선택 신호들을 나타내며, (f)에서 (h)는 역위상 클럭 펄스에 의해 생성된 선택 신호들을 나타낸다.
(b)에서 (h)는 다중 지연 클럭 펄스 생성기(100)에서 생성된 n개의 다중 지연 클럭 펄스에서 데이터의 천이가 검출되면 EN 신호를 '0'으로 출력하고 천이가 검출되지 않으면 '1'을 출력하는 것을 나타낸다. 상기와 같이, 데이터의 천이가 발생할 때 데이터 천이 검출기에서 '0'으로 활성화되는 선택 신호의 수는 최소한 1개 이상으로 다수개의 선택 신호가 '0'으로 활성화될 수 있다.
도 5 는 도 2 의 데이터 천이 검출 신호 감시기(300)의 구성도로서, 전가산기와 AND 및 OR 게이트를 이용하여 데이터 천이 검출기(200)에서 생성된 선택 신호의 수가 3개 이상인지를 감시하는 데이터 천이 검출 신호 감시기(300) 회로이다. 데이터 천이 검출기에서 입력된 (n-4)개의 데이터 천이 검출 신호는 반전되어 활성화되었을 때의 선택 신호 레벨이 '1'이 되도록 하여 전가산기로 입력된다. (n-4)/3개의 전가산기(311)로 구성된 제 1 전가산부(310)는 각각 3개의 데이터 천이 검출 신호를 받아들인다. 전가산기의 출력은 합(SUM)과 캐리(CARRY)로서 합이 '1'이 되면 전가산기의 입력에 '1'의 갯수가 최소한 하나 이상 있음을 의미하며, 캐리가 '1'이 되면 전가산기의 입력에 '1'의 갯수가 최소한 두 개 이상 있음을 의미한다. 그러므로, 제 1 전가산부(310)의 합과 캐리는 입력에 '1'의 갯수가 하나 이상인지 두 개 이상인지를 나타낸다. 제 2 전가산부(320)는 제 1 전가산부(310)의 출력중 '1'의 갯수가 하나 이상임을 의미하는 합의 값만을 전가산하는 다수개의 전가산기(323)로 구성된 제 3 전가산부(321)와 '1'의 갯수가 두 개 이상임을 의미하는 캐리의 값만을 전가산하는 다수개의 전가산기(323)로 구성된 제 4 전가산부(322)로 구성되고, 상기와 같은 제 3, 제 4 전가산부(321, 322)가 연쇄적으로 구성되어 마지막 단에는 각각 하나의 전가산기(323)만으로 구성되어, 제 1 전가산부(310)의 출력을 합과 캐리로 나누어 입력하고 전가산하여 출력한다.
따라서, 제 2 전가산부(320)의 출력은, '1'의 갯수가 하나 이상임을 의미하는 합을 전가산하는 제 3 전가산부(321)에서의 출력은 제 1 전가산부(320)와 마찬가지로 합과 캐리가 각각 '1'의 갯수가 하나 이상인지 두 개 이상인지를 나타내지만, '1'의 갯수가 두 개 이상임을 의미하는 캐리를 전가산하는 제 4 전가산부(322)에서의 출력은 합이 '1'의 갯수가 두 개 이상임을 의미하고, 캐리는 '1'의 갯수가 네개 이상임을 의미하게 된다. 따라서, 제 4 전가산부(322)의 캐리는 '1'의 갯수가 네개 이상 존재함을 의미하므로 결정부(330)의 제 1 OR 게이트(332)로 직접 입력되어 입력단에 '1'의 갯수가 4개 이상 존재할 경우 출력 값이 '1'이 되게 한다. 상기와 같은 동작을 반복하면, 제 2 전가산부(320)의 최종단에는 두개의 전가산기(323)만이 존재하게 된다. 마지막으로 결정부(330)에서는 제 1 AND 게이트(331)가 제 2 전가산부(320)의 최종단 전가산기(323)의 출력중 '1'의 갯수가 하나 이상 있음을 의미하는 제 3 전가산부(321)의 합과 '1'의 갯수가 두 개 이상 있음을 의미하는 제 4 전가산부(332)의 합에 대해 논리곱 하여 출력한다. 여기서, 제 1 AND 게이트(331)의 출력은 '1'의 갯수가 3개 이상 있음을 나타내게 된다. 그리고, 제 1 OR 게이트(332)가 제 1 AND 게이트(331)의 출력과 '1'의 갯수가 4개 이상 있음을 나타내는 제 4 전가산부(322)의 각 단의 캐리 출력들을 전부 논리합 하여 출력한다. 따라서, 입력단에 '1'의 갯수가 3개 미만이면 출력값이 '0'이 되고 입력단에 '1'의 갯수가 3개 이상이면 출력값이 '1'이 된다.
이와 같이 각 단에서는 전단의 출력인 합과 캐리중 '1'의 갯수가 하나 이상임을 의미하는 것과 '1'의 갯수가 두개 이상임을 의미하는 것, '1'의 갯수가 네개 이상임을 의미하는 것 등으로 그룹을 만든다. 각 그룹중 '1'의 갯수가 하나 이상임을 의미하는 그룹과 '1'의 갯수가 두개 이상임을 의미하는 그룹들은 입력을 전가산기로 입력시키는데, 그룹지어진 갯수가 3의 배수가 아닌 3m-1인 경우에는 반가산기를 사용하여 그 출력을 다음단으로 입력시키거나, 상위 그룹으로 입력시킨다. 3m -2인 경우는 직접 다음단이나 상위 그룹으로 입력된다.
도 6 은 도 2 의 클럭 펄스 합성기(400)의 구성도이다.
먼저, 정위상 클럭 펄스 논리부(410)는 다수개의 제 2 OR 게이트(411)가 다중 지연 클럭 펄스 생성기(100)로부터 출력된 정위상 다중 지연 클럭 펄스와 데이터 천이 검출기(200)로부터0 출력된 정위상 클럭 펄스에 의해 생성된 선택 신호를 논리합 하여 출력하고, 제 2 AND 게이트(412)는 상기 제 2 OR 게이트(411)의 출력을 논리곱 하여 출력한다. 역위상 클럭 펄스 논리부(420)는 제 3 OR 게이트(421)가 다중 지연 클럭 펄스 생성기(100)로부터 출력된 역위상 다중 지연 클럭 펄스, 데이터 천이 검출기(200)로부터 출력된 역위상 클럭 펄스에 의해 생성된 선택 신호 및 데이터 천이 검출 신호 감시기(300)로부터 입력된 클럭 펄스 제어 신호(CP_CON)를 논리합 하여 출력하고, 제 3 AND 게이트(412)는 상기 제 3 OR 게이트(421)의 출력을 논리곱 하여 출력한다. 여기서, 클럭 펄스 제어 신호(CP_CON)가 '1'이면 역위상 클럭 펄스 논리부(420)의 출력은 모두 '1'이 되므로, 합성 클럭은 정위상 클럭 펄스 논리부(410)에 의해서만 만들어지게 된다. 그러므로, 클럭 펄스를 합성하는데 사용되는 클럭 펄스는 1개 이상 3개 미만으로 제한된다.
단, 클럭 펄스 제어 신호(CP_CON)는 상기와 같이 역위상 클럭 펄스 논리부(420)에만 입력하는 방법 이외에 정위상 클럭 펄스 논리부(410)에만 입력하여도 무방하다.
마지막으로 결정부(430)에서는 제 4 OR 게이트(431)가 상기 정위상 및 역위상 클럭 펄스 논리부(410, 420)의 출력을 논리합 하여 최종적인 합성클럭을 출력한다.
도 7 은 도 6 의 주요 타이밍도로서, (a)는 외부 데이터 비트, (b)는 외부 클럭 펄스, (c)는 ENP1(ENable Positive 1), (d)는 DCP1(Delayed Clock Pulse 1), (e)는 ENP2, (f)는 DCP2,ㆍㆍㆍ, (g)는 ENP[(n/2)-2], (h)는 DCP[(n/2)-2],ㆍㆍㆍ, (i)는 ENN1(ENable Negative 1), (j)는 DCPN1,ㆍㆍㆍ,(k)는 ENN[(n/2)-2], (l)은 DCPN(Delayed Clock Pulse Negative)[(n/2)-2], (m)은 CP_CON, (n)은 합성된 클럭 펄스를 각각 나타낸다.
외부 입력 데이터의 첫번째 천이 발생이 {DCP1, DCP2, DCP3}, {DCP2, DCP3, DCP4}, {DCPN[(n/2)-2], DCPN[(n/2)-1], DCPN(n/2)} 세 개의 조합에서 검출되므로 이 세가지 조합으로부터 ENP1, ENP2, ENN[(n/2)-2]가 데이터 천이 발생시 '0'으로 활성화된다. 데이터 천이 검출 신호가 총 3개가 활성화되었으므로, 데이터 천이 검출 신호 감시기로부터 클럭 펄스 제어 신호(CP_CON)가 '1'로 출력된다. 클럭 펄스 제어 신호가 안정된 '1'의 값을 갖기까지 걸기는 지연 시간은 T/2-2P보다 작게 하면 합성된 클럭에 그리치(glitch)가 생기지 않으므로, 외부 입력 데이터를 합성 클럭으로 안정적으로 리타이밍할 수 있다. 또한, 합성된 클럭은 합성에 참여한 클럭의 갯수가 1개 이상 3개 미만으로 제한되므로 클럭으로서의 최소 펄스폭이 T/2-2P로 보장되어, 데이터의 탈주(slip)가 발생하지 않는다.
상기와 같이 본 발명에 따른 고속 디지털 데이터 리타이밍 장치는 데이터 천이 검출 신호 감시기에서 선택 신호가 3개 이상인지를 감시하여 클럭 합성에 참여하는 선택 신호의 수를 1개 이상 3개 미만으로 제한함으로써, 합성되는 클럭의 지터(jitter)를 최소로 줄일 수 있고, 클럭 펄스 합성기에서 클럭 합성에 참여하는 선택 신호를 마스킹할 때 합성에 참여하게 되는 다중 지연 클럭 펄스의 수가 1개 이상 3 개 미만이 되도록 함으로써, 합성 클럭의 최소 펄스폭을 T/2-2P로 보장할 수 있으므로, 데이터의 손실 없이 안정적으로 리타이밍 할 수 있다.
본 발명은 다중 지연 클럭 펄스 생성수단으로부터 출력되는 다중 지연 클럭 펄스들 중에서 외부에서 입력되는 데이터 비트 간격의 중앙에 근접하여 천이가 발생되는 클럭 펄스를 하나 이상 선택하기 위한 데이터 천이 검출 신호를 생성하는 데이터 천이 검출 수단과, 상기 데이터 천이 검출 수단에서 생성된 데이터 천이 검출 신호가 1개 이상 3개 미만이 되도록 클럭 펄스 제어 신호를 생성하여 클럭펄스 합성수단에서 합성되는 클럭의 듀티 싸이클을 만족시켜 최소 펄스폭이 보장된 합성클럭을 생성하도록 해주는 데이터 천이 검출 신호 감시 수단으로 구성된 입력 허용 지터의 범위가 큰 고속 디지털 데이터 리타이밍 장치를 제공함으로써, 데이터의 손실이 없이 안정적으로 리타이밍할 수 있는 효과가 있다.

Claims (2)

  1. 고속 디지털 데이터 전송 시스템에서 정렬 지터가 존재하는 고속의 2진 데이터 비트를 리타이밍하는 장치에 있어서,
    외부에서 입력되는 클럭 펄스를 n-1개의 지연 소자로 지연시켜 첫 번째와 마지막의 클럭 펄스 위상 차이가 외부 클럭 펄스의 주기 보다 크거나 같은 n개의 위상을 갖는 n개의 다중 지연 클럭 펄스를 생성하는 다중 지연 클럭 펄스 생성 수단과;
    상기 다중 지연 클럭 펄스 생성 수단으로부터 출력되는 n개의 다중 지연 클럭 펄스들 중에서 외부에서 입력되는 데이터 비트 간격의 중앙에 근접하여 천이가 발생되는 클럭 펄스를 하나 이상 선택하는 데이터 천이 검출 신호를 생성하여 출력하는 데이터 천이 검출 수단과;
    상기 데이터 천이 검출 수단으로부터 출력된 데이터 천이 검출 신호를 감시하여 데이터 천이 검출 신호가 3개 이상인 경우에는 클럭 펄스 합성에 참여하는 클럭이 1개 이상 3개 미만이 되도록 클럭 펄스를 마스킹하는 클럭 펄스 제어 신호를 생성하여 출력하고, 1개 이상 3개 미만인 경우에는 마스킹하지 않도록하는 클럭 펄스 제어 신호를 생성하여 출력하는 데이터 천이 검출 신호 감시 수단과;
    상기 다중 지연 클럭 펄스 생성 수단으로부터 출력되는 다중 지연 클럭 펄스, 상기 데이터 천이 검출 수단으로부터 출력되는 데이터 천이 검출 신호 및 상기 데이터 천이 검출 신호 감시 수단으로부터 출력되는 클럭 펄스 제어 신호로부터 외부에서 입력된 데이터 비트 간격의 중앙에서 합성 클럭 펄스의 천이가 발생하도록 합성하는 클럭 펄스 합성 수단과;
    외부로부터 입력된 직렬 데이터를 상기 클럭 펄스 합성 수단에서 합성된 클럭 펄스로 리타이밍하는 D-플립플롭과;
    외부에서 입력되는 데이터의 위상이 외부에서 입력되는 클럭 펄스의 한 주기 이상으로 천천히 변할 때, 이를 흡수하여 탈주(slip)가 발생하지 않도록 하고, 상기 리타이밍 수단에서 리타이밍된 데이터를 외부에서 입력된 클럭으로 다시 리타이밍하여 외부 클럭에 동기시켜 출력하는 리타이밍 버퍼수단으로 구성된 것을 특징으로 하는 고속 디지털 데이터 리타이밍 장치.
    (단, n-1은 지연 소자의 갯수)
  2. 제 1 항에 있어서,
    상기 데이터 천이 검출 신호 감시수단은, 다수개의 전가산기들로 구성되어 데이터 천이 검출수단으로부터 출력되는 데이터 천이 검출 신호를 다수개의 전가산기로 전가산하여 합과 캐리로 '0' 또는 '1'의 신호를 출력하는 제 1 전가산부와;
    상기 제 1 전가산부로부터 출력되는 신호를 전가산하는 다수개의 전가산기가 연쇄적으로 구성되어 최종적으로 2개의 가산기로 전가산하여 합과 캐리를 출력하는 제 2 전가산부와;
    상기 제 2 전가산부로부터 출력된 합 및 캐리를 논리곱 및 논리합 하여 최종적으로 클럭 펄스 제어 신호를 출력하는 결정부로 구성된 것을 특징으로 하는 고속 디지털 데이터 리타이밍 장치.
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KR100846871B1 (ko) * 2006-12-07 2008-07-16 한국전자통신연구원 저전력 데이터 복원 장치

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