JP3233801B2 - ビット位相同期回路 - Google Patents
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Description
関し、ビット位相同期の信頼性の改善に関するものであ
る。
量の信号が授受されている。また、これらのデータを処
理するためのクロック信号は基準クロック源から各装置
に分配されている。
装置から送出されたデータ信号を受信側装置において分
配されたクロックを用いて再生し、処理することが容易
にできた。しかしながら、データ信号速度が大きくなる
とデータ信号の経路とクロック信号の分配経路の遅延時
間差がデータ1ビット当りの時間と同じ程度となるた
め、受信側において分配されたクロックを用いてデータ
信号を再生し、処理することを保証することが困難であ
った。
法は、受信側において共振素子或いはPLL回路を用い
て、データ信号からクロック成分を再生する方法であ
る。しかしながら、一般に共振素子やPLL(フェーズ
ロックループ)回路はデジタル集積回路と比較して高価
で大型であるという欠点がある。
源からクロック信号が分配されている場合には、送信側
と同一のクロック源からクロック信号が分配されている
場合には、共振素子やPLL回路を用いなくても、デー
タ信号とクロック信号の位相関係を調整することができ
れば受信側でのデータ信号の再生、及び処理が可能とな
る。受信側装置において、データ信号が正しく受信され
るように、人間の判断によって、データ信号経路の遅延
量を設定或いは調整したり、クロックの位相を設定或い
は調整したりすることは従来から広く行われてきたが、
これらの設定或いは調整を受信側装置で自動的に行うよ
うにしたビット位相同期回路として、例えば、特開平4
−293332号公報に示されているものがある。
る。この図2において、ビット位相同期回路は、ビット
位相調整回路21と、ビット変化点検出回路22とから
構成されている。このビット位相調整回路21は受信し
たデータ信号と、分配されたクロック信号の位相関係を
後述するように調整する。また、ビット変化点検出回路
22はビット位相調整回路21が出力するデータ信号と
クロック信号とを用いてデータ信号の変化点(デジタル
信号における1から0への変化点及び0から1への変化
点)と、クロック信号との時間的関係を検出し、データ
信号が正しく受信されるためには現状で良いか、位相関
係を変化させるべきか、更に変化させるべき方向を判定
する。
化点検出回路22の判定結果に基づき、受信したデータ
信号と、分配されたクロック信号との位相関係を調整す
る。
法として、データ信号を可変遅延回路によって遅延時間
を変化させる方法、クロック信号を可変遅延回路によっ
て遅延時間を変化させる方法、多相のクロック信号から
適当なものを選択する方法などがある。これらは従来か
らディジタル電子回路を設計する場合には、人間の判断
によってどのような方法を採るかを決めていた。
整を自動的に行うためにビット変化点検出回路22を設
けている。
としては、データ信号に対して遅延素子によって時間差
を与えた複数の信号を生成し、それらを同一のクロック
で動作するフリップフロップによってサンプリングして
排他的論理和ゲートを用いる方法、データ信号を位相の
異なる複数のクロックで動作するフリップフロップによ
ってサンプリングして排他的論理和ゲートを用いる方
法、遅延素子と排他的論理和ゲートによって変化点に対
応するパルスを生成する方法などが上述の文献の他、特
開平2−228839号公報などにも提案されている。
化点とクロック信号との時間的関係を測定し、データ信
号が正しく受信されるためには現状で良いか、位相関係
を変化させるべきか、更に、変化させるべき方向を判定
し、結果をビット位相調整回路21へ出力するものであ
った。
ような従来の方法では、入力データ信号の変化点を検出
しているため、入力信号に雑音が加わった場合、雑音に
よる変化点が検出されてしまい誤動作してしまうという
大きな問題があった。
を用いている場合には、装置起動時或いはデータ信号伝
送経路の異常状態から復帰した直後には、可変位相回路
の可変範囲の中央付近に設定されることが、その後の位
相変動に対する動作余裕の点から望ましいが、従来の方
法ではビット位相同期回路にこのような機能を実現する
手段はなく、外部から初期化信号を与える必要があっ
た。
に強い、安定したビット位相同期を維持し得る信頼性の
高いビット位相同期回路の提供が要請されている。
め、本発明は、同期パターンが挿入配置されている入力
データと入力クロックとのビット位相同期をとるビット
位相同期回路において、最大で第1の位相調整範囲を中
央付近に包含する第2の位相調整範囲内で、上記入力デ
ータ(又は上記入力クロック)の位相を調整し得るもの
であって、与えられた位相調整指令に応じて上記入力デ
ータ(又は上記入力クロック)の位相を調整して、上記
入力データと上記入力クロックとのビット位相差を調整
するビット位相調整手段と、位相調整後の入力データを
所定の位相差ずつ異なる多相の位相調整後入力データに
変換し、それぞれを、上記入力クロックに基づいて、少
なくとも上記同期パターンのビット数分だけ保持し、保
持された各相の位相調整後入力データにおける同期パタ
ーンの出現タイミングを検出する(又は、上記入力デー
タを所定の位相差ずつ異なる多相の入力データに変換
し、それぞれを、位相調整後の入力クロックに基づい
て、少なくとも上記同期パターンのビット数分だけ保持
し、保持された各相の入力データにおける同期パターン
の出現タイミングを検出する)同期パターン検出手段
と、同期パターンの複数の上記出現タイミングに基づい
て、上記入力データと上記入力クロックとが同期状態
か、同期引き込みを行うハンチング状態にする必要があ
るかを判定し、ハンチング状態では上記第1の位相調整
範囲を適用し、同期状態では上記第2の位相調整範囲を
適用し、適用した位相調整範囲内でしかも同期パターン
の複数の上記出現タイミングに基づいた上記位相調整指
令を、上記ビット位相調整手段に与える判定手段とを備
えることを特徴とする。
態の位相調整範囲である第1の位相調整範囲を、同期状
態の位相調整範囲である第2の位相調整範囲の中央付近
に配置することで、ハンチング状態から同期状態に遷移
した場合、当該同期状態における位相調整の最初の動作
点は、自動的、かつ必然的に同期状態おける位相調整範
囲である第2の位相調整範囲の中央付近に位置づけるこ
とができる。
される確率も低い。しかしながら、万一雑音によって同
期が崩れても、同期パターン検出を継続することで、容
易にビット位相同期を回復することができ、データ受信
を停止させるような問題は起こり得ない。
説明する。そこで、この実施例ではビット位相同期回路
において、入力データ信号に対する同期パターン検出回
路を設け、この同期パターンの検出に基づいて、ビット
位相調整回路を制御するように構成する。
置間で授受するデータ信号には、フレーム同期や、セル
同期、ワード同期のための同期パターンが周期的に挿入
されている。この実施例のビット同期位相回路において
は、受信側装置において、クロック信号によってデータ
信号をサンプリングし、同期パターンが検出されたかど
うかによって、データ信号とクロック信号との位相関係
で、データ信号が正しく受信されるためには、現状で良
いか、位相関係を変化させるべきか、更に、変化させる
べき方向を判定し、この結果によってビット位相調整回
路を制御するように構成するものである。
ビット位相同期回路の機能構成図である。この図1にお
いて、ビット位相同期回路はビット位相調整回路1と、
同期パターン検出回路2とから構成されている。ビット
位相調整回路1にはデータ信号と、クロック信号と、同
期パターン検出回路2からの判定結果信号とが与えられ
る。
調整回路1からの出力データ信号と、出力クロック信号
とが与えられる。この同期パターン検出回路2において
は、クロック信号を用いてデータ信号をサンプリング
し、入力データ信号に挿入された同期パターンを検索す
る。この同期パターンが検出された場合にはデータ信号
とクロック信号との位相関係は適当であると判定し、そ
うでない場合には不適当と判定する。この判定結果信号
はビット位相調整回路1に与えられ、データ信号とクロ
ック信号との位相差が調整される。
3は図1のビット位相同期回路の具体的な機能構成図で
ある。この図3において、ビット位相調整回路1は、具
体的には可変遅延回路11から構成されている。このビ
ット位相調整回路1はデータ信号の遅延量を調整するこ
とによってデータ信号とクロック信号との位相差を調整
するものである。そこで、この可変遅延回路11は、縦
列された複数の遅延素子11a〜11nと、これらの遅
延素子11a〜11n出力の内の、いずれか一つの出力
を選択出力するスイッチ12a〜12nと、判定結果信
号から上記スイッチ12a〜12nを制御するアップダ
ウンカウンタ回路13とから構成されている。
図14のような構成で実現することができるもので、選
択信号(又は制御信号)によって、導通又は非導通を行
い得る電気回路素子である。このような構成は、従来の
ANDやORゲートなどによる論理回路によるセレクタ
と異なる構成である。図14のようなスイッチ構成によ
って、従来のセレクタの動作による、切り替え時の不要
成分(波形歪み)の発生を軽減するものである。
一つを選択する方法としては、他に論理ゲートを用いた
セレクタによる方法でも良い。
図3において、同期パターン検出回路2は、遅延素子2
1a、21bと、シフトレジスタ22a〜22cと、同
期パターン照合回路23a〜23cと、判定回路24と
から構成されている。同期パターンは送信側装置におい
て、データ信号に挿入されたある規則に従う符号系列で
ある。
位相同期回路の動作タイミングチャートである。上述の
ビット位相同期回路においては、初期状態において可変
遅延回路11の遅延量はある値、例えば、可変範囲の中
央に設定されているものとする。データ信号が入力さ
れ、可変遅延回路11、遅延素子21a、21bを経
て、データ信号は3個のシフトレジスタ22a〜22c
に入力される。これらのシフトレジスタ22a〜22c
において、データ信号とクロック信号との位相関係がデ
ータを正確にサンプリングできる関係であれば、図4の
ように同期パターン照合回路23a〜23cによって同
期パターンが検出される。
cにおいて、図4の(f)〜(h)に示すように同時に
同期パターンが検出されれば、判定回路24はビット位
相同期が確立したとしてこの現状を保つものである。あ
る時間が経過しても同期パターンが検出されない場合に
は、判定回路24は可変遅延回路11に対して遅延時間
の変更を指示し、更に同期パターンの照合を継続するも
のである。
ングチャートに示すように、同期パターン照合回路23
b、23cだけで同期パターンが同時に一致して検出さ
れた場合には、判定回路24は可変遅延回路11に対し
て遅延時間を増やす(大きくする)ように指示を与え
る。これによってデータ信号と、クロック信号との遅延
量が変動してもビット位相同期を保つことができるので
ある。
タイミングチャートに示すように、同期パターン照合回
路23a、23bだけで同時に一致して同期パターンが
検出された場合には、判定回路24は可変遅延回路11
に対して遅延時間を減らす(短くする)ように指示を与
える。これによってデータ信号と、クロック信号との遅
延量が変動してもビット位相同期を保つことができるの
である。
号中の符号系列、例えば、CCITT勧告G.708及
びG.709に規定される伝送方式では、伝送されるデ
ータ信号中に、125μ秒ごとに符号11110110
と、符号00101000との組み合わせからなる同期
パターンを挿入する。この場合には同期パターン検出回
路2はこのような符号の同期パターンを照合するもので
ある。
ット信号をmビット信号に変換する符号)を用いる場合
には、同期に使用するコマンド符号を同期パターンとし
て照合する。また、nB1C(n Binary 1
Complementary)符号を用いる場合には、
ビット反転を周期的に検出することで実現することがで
きる。尚、このnB1C符号は、入力nビットに対して
n−1番目のビットの反対符号をn+1番目の位置に1
ビット付加する符号構成である。
セルのヘッダ誤り制御フィールドの規則を監視するこ
と、或いは空セルに同期パターンを挿入することなどに
よって実現することができる。
移): 図11は、図3のビット位相同期回路の制御
方法を解説するための図である。この図11において、
同期パターンは送信側において一定の規則に基づいて挿
入されるため、受信側ではこの規則に従って同期パター
ンを観測することによって、誤同期を防止したり、伝送
路誤りによって、一旦確立した同期が外れたりしないよ
うに、いわゆる同期保護を施すことが一般的に行われて
いる。
ンチング状態(b)とする。このハンチング状態(b)
では、可変遅延回路11の遅延量は、その可変範囲のほ
ぼ中央に先ず設定される。3個の同期パターン照合回路
23a〜23cにおいて同時に同期パターンが検出され
た場合には、後方保護状態へと遷移する(a)。一定時
間同期パターンが検出されない場合には、可変遅延回路
11の遅延量を変化させ、同期パターン検索を継続する
(b)。これを繰り返すことによってビット位相同期を
実現するものである。
同期パターン挿入規則に基づいて同期パターンの挿入を
規定回数検証し、正しく検出された場合には同期状態へ
と遷移し(c)、誤同期と判定した場合にはハンチング
状態へ遷移する(d)。
継続する(e)。同期パターン照合回路23b、23c
だけで同期パターンが検出された場合には、判定回路2
4は可変遅延回路11に対して遅延時間を増加するよう
に指示を出す(f)。同期パターン照合回路23a、2
3bだけで同期パターンが検出された場合には判定回路
24は可変遅延回路11に対して遅延時間を増加するよ
うに指示を出す(g)。このことによって、データ信号
とクロック信号との遅延量が変動してもビット位相同期
を保つことができる。
回路11の調整範囲の限界を越えた場合には、装置起動
時と同様にハンチング状態に遷移し、可変遅延回路11
の遅延量は、その可変範囲のほぼ中央に設定し直される
(h)。同期状態において、送信側における同期パター
ン挿入規則にてらして同期パターンが検出されないと前
方保護状態に遷移する(i)。
検出されれば同期状態に遷移する(j)。この前方保護
状態において同期パターンが検出されないことが連続で
規定回数以上繰り返されると同期外れとみなして、ハン
チング状態に遷移する(k)。
を示すものである。ハンチング状態における可変遅延回
路11の位相調整範囲を、入力データ信号の1ビット当
りの時間(例えば、データ速度毎秒100Mbpsなら
ば10n秒)以上、例えば、12n秒とし、同期状態に
おける可変遅延回路11の位相調整範囲は、上記の位相
調整範囲の前後に大きく延ばし、例えば、120n秒と
するように、状態に依存して変更するように制御するも
のである。
れるまでは、12n秒の範囲で位相調整を繰り返すこと
となる。同期パターンが送出されている状態では、この
範囲の位相調整で必ず同期が確立する。
移すると、可変遅延回路11の位相調整幅は120n秒
に拡張されることとなり、更にその位相調整幅のほぼ中
央に位置することとなるものである。
ビット位相同期回路が同期状態に入った後では、長時間
に渡って誤りなくデータ信号を伝送し続けることが望ま
れるが、温度変動などの要因によって入力データ信号
と、入力クロック信号との位相関係は変動する。この実
施例のビット位相同期回路は、この変動を吸収すること
ができ、その吸収幅は可変遅延回路11の位相調整幅に
依存する。
て、ビット位相同期回路が同期状態に入ったと同時に可
変遅延回路11の位相調整幅のほば中央に自動的に設定
され、可変遅延回路11の調整範囲を無駄無く利用でき
る。
すると、ビット位相同期回路が起動し、ハンチング状態
から同期状態となったときの可変遅延回路11の状態が
不定であり、位相調整範囲の限界近くで動作状態となる
可能性がある。これを防止する一つの方法としては、ビ
ット位相同期回路が安定してから外部よりリセット信号
を与えて可変遅延回路11を強制的に可変範囲の中央に
設定する方法があるが、この方法ではリセット時にデー
タ誤り及びフレーム同期外れが避けられない。この実施
例の制御方法では、データ誤り及びフレーム同期外れす
ることなく、可変遅延回路11は自動的に可変範囲の中
央に設定される。
施例によれば、入力信号に挿入された同期パターンの検
出によって位相制御を判定するので、入力信号の雑音に
対して誤動作しにくいという効果がある。何故ならば、
従来においては入力信号の変化点によって位相制御して
いるので、入力信号の雑音によって生じていたランダム
な時間的位置に発生する信号変化点のため極めて誤動作
を起こし易かったが、この実施例では雑音によって同期
パターンが誤検出される確率は極めて小さい。
た場合でも、次に挿入される同期パターンによって位相
は回復でき、データ誤りを伴うような誤動作は起き難く
くなるという効果がある。
ビット位相同期回路の概略構成図である。この図7の第
2実施例のビット位相同期回路において、特徴的なこと
はビット位相調整回路1Aにクロック位相調整回路14
を備えていることである。
ターン検出回路2からの判定結果信号によって、クロッ
ク入力端子から入力されるクロック信号の位相を変化さ
せる。また、クロック信号の位相を変化させる方法とし
ては、図3においてデータ信号に対してなされたことと
同様に可変遅延回路を用いる方法と、多相のクロックを
生成しておいて、その中からスイッチ或いはセレクタに
よって選択するなどを適用することができる。
施例と同じような効果を得ることができる。
ビット位相同期回路の機能構成図である。この図8の第
3実施例のビット位相同期回路において、特徴的なこと
は、同期パターン検出回路2Aに設けられているシフト
レジスタ22bの幾つかの出力信号を、新たに設けたラ
ッチ回路3に与える。更に、新たに設けた分周器4でク
ロックを分周し、パラレルクロック信号として出力し、
ラッチ回路3へ与える。このラッチ回路3によってシリ
アル・パラレル変換を行いパラレルデータ信号を出力す
るものである。
例と同じような効果を得ることができる。更に、シフト
レジスタをシリアル・パラレル変換の一部分回路として
使用することによって、部品点数を減少させることがで
きる。つまり、ビット位相同期回路は大容量のデータ信
号をシルアル化して伝送する場合によく用いられるの
で、この実施例はそのような場合に好適である。
ビット位相同期回路の機能構成図である。この図9にお
いて、ビット位相同期回路は、ビット位相調整回路1a
〜1nと、同期パターン検出回路2とから構成されてい
る。このビット位相同期回路は、共通のクロック信号と
共に並行して伝送される複数のデータ信号について、あ
る一つのデータ信号と、クロック信号とをビット位相調
整回路1a〜1nに入力し、その出力を同期パターン検
出回路2へ入力し、同期パターン検出回路2の判定結果
信号を、ビット位相調整回路1a〜1nへ入力すると共
に、全てのデータ信号に対応して設けられたビット位相
調整回路1a〜1nにも入力することによって、複数の
データ信号のビット位相同期を実現することができる。
1実施例と同じような効果を得ることができる。更に、
極めて大容量のデータを授受する場合に、複数のデータ
信号経路について同期パターン検出回路を兼用すること
によって、回路の部品点数を減少させることができる。
のビット位相同期回路の機能構成図である。この図10
の第5実施例のビット位相同期回路は、特徴的には同期
パターン検出回路2Bの構成を改善しているものであ
る。即ち、この同期パターン検出回路2Bは、遅延素子
21a、21bと、シフトレジスタ22a〜22cと、
同期パターン照合回路に代わる照合回路25a〜25b
と、判定回路24aとから構成されている。
パターンが挿入されていない場合には、同期パターン検
出回路2Bに設けられた3個にのシフトレジスタ22a
〜22cのそれぞれの相関を取ることによってビット同
期機能を実現することができる。
と、シフトレジスタ22bとの内容を照合し、一致した
か否かを判定回路24aに与える。判定回路24aは、
照合回路25aと照合回路25bとの両方が一致を示し
た場合には、ビット位相調整回路1に対して、現状の位
相関係を保つように指示を出力する。
aが一致を示し、照合回路25bが一致を示さない場合
にはビット位相調整回路1に対してデータ信号をクロッ
ク信号より位相を遅らせるように指示を与える』。
25bが一致を示し、照合回路25aが一致を示さない
場合には、ビット位相調整回路1に対してデータ信号を
クロック信号より位相を進ませるように指示を与え
る』。
信号との位相関係をデータ誤りがないような関係に保つ
ことができるのである』。
施例と同じような効果を得ることができる。更に、入力
信号に同期パターンが挿入されていない任意のデータ信
号系列に適用することができ、適用範囲が広いという特
徴がある。
路の実施例の機能構成図である。この図13において、
信号入力端子は、複数の直列接続された遅延素子11a
〜11nに接続され、これらの遅延素子11a〜11n
の出力はスイッチ12a〜12nに接続され、これらの
スイッチ12a〜12nの他方の出力は、選択信号によ
ってバッファ15に接続されて信号出力される。
例えば、CMOSインバータなどを適用することが好ま
しい。
12nを実現するための2つの例の回路構成図である。
この図14に示すように、スイッチ12a〜12nは、
CMOゲート122、123(又は125〜128)
と、インバータ回路121(又は124)とから構成さ
れている。スイッチの操作は選択信号によって行われる
が、同時に2個以上のスイッチ12a〜12nが導通状
態とならないように、あるスイッチ12a〜12nがオ
フとなってから、次のスイッチがオンとなるように選択
信号のタイミングを設定する。
路13(図3)の具体的な回路構成図である。この図1
5において、遅延量を設定するアップダウンカウンタ1
31及びデコーダ132の出力信号について、立ち上が
り時間と、立ち下がり時間とに差を持たせるバッファ回
路133a〜133nを備えている。
において、立ち上がりが遅く、立ち下がりが速いバッフ
ァを用いることによって、論理1(ハイレベル)の時間
を短くしたパルスを生成することができ、同時に2個以
上のスイッチが導通とならないようにできる。
時間とに差を設けることは、CMOSゲートの出力を構
成する相補的関係にある2個のトランジスタの駆動能力
を変えることによって実現することができる。
は、バッファ回路133a2〜133n2の入力スレッ
シュホールドレベルを高く設定することによっても実現
することができる。
が導通しないため、可変遅延回路11の出力に、可変段
数を変化させたことによる波形歪み(いわゆるヒゲ)は
発生しない。1個のスイッチがオフとなり、次のスイッ
チがオンとなるまでの間、出力端子の接点は、そこの導
体が持つ静電容量によって直前の電圧を保つためであ
る。
変遅延回路11のスイッチは、図16に示すように多段
構成のスイッチ回路12a〜12n、16a〜16cと
することも好ましい。出力側に同一のバッファ17を持
つスイッチ群の中で同時に2個以上のスイッチ12、1
6が導通とならないように選択信号を与え、且つ前段の
スイッチ12の切り替えの影響が終わってから後段のス
イッチ16が切り替わるように選択信号を与えることに
よって、可変段数を変化させたことによる波形歪み(い
わゆるヒゲ)は発生しない。
期回路の一部又は全部を集積回路とすることが好まし
い。
照合する同期パターンは送信側で挿入されたものの一部
でも良いし、全部でもよい。
を判定する判定回路の動作は、上述したものに限定され
ず、例えば、図3において、3個の同期パターン検出信
号を用いて、直ぐビット位相調整回路を制御してもよ
い。また、ある程度のガードタイムを持たせることも可
能である。更に、3個の同期パターンの検出結果は00
0〜111の8通りあり、上述ではこのうち111の場
合と011、110の場合だけを示したが、他の5通り
の検出結果についても判定回路でどのようにでも制御で
きる。
態遷移図で示した制御方法は図1のビット位相同期回路
の回路動作について必須の制御方法ではなく、他の制御
方法でも、従来回路に比べ優れている。
て、スイッチを用いたが、他に論理素子によるセレクタ
を使用することも好ましい。
アップダウンカウンタ回路13を用いたが、他に同じよ
うな機能を果たす順序回路で実現することもできる。
素子として、C(相補型)MOS半導体素子の他、バイ
ポーラ半導体素子、ガリウム砒素半導体素子、ECLな
どを使用することも、低消費電力化、高速動作を行うた
めに好ましい。
路は、データ伝送装置や、伝送端局装置や、中継装置
や、同期端局装置、端末装置、交換装置、モデムなど種
々の通信装置に適用して効果的である。
らビット位相調整回路1への位相調整制御は、論理ゲー
ト回路による制御の他、プログラム処理判断による制御
などで構成することも、小形化する上で好ましい。
置方法においては、例えば、超越配置(分散配置)、集
中形配置など種々の配置方法において適用することがで
きる。
己相関性の高い疑似ランダム符号や、その複合型の符号
などを使用することが好ましい。
ば、パケットデータ、セルデータ、その他のフレームデ
ータ、ワードデータ、ブロックデータなど同期パターン
が配置されているデータであればどのようなデータにも
適用することができる。
グ状態のビット位相差調整制御で同期をとってハンチン
グ状態から同期状態に遷移した場合、当該同期状態にお
ける位相調整の最初の動作点は、自動的、かつ必然的に
同期状態おける位相調整範囲である第2の位相調整範囲
の中央付近に位置することになるので、簡単な構成で雑
音に強い、安定したビット位相同期を維持し得る信頼性
の高いビット位相同期回路を提供することができる。
略構成図である。
である。
ングチャートである。
ングチャートである。
ングチャートである。
である。
である。
である。
図である。
を解説するための状態遷移図である。
回路の位相調整範囲の説明図である。
る。
な回路構成図である。
る。
3…、4…、5…、6…、7…、8…、9…、10…、
11…可変遅延回路、11、21…遅延素子、12、1
6…スイッチ、13…アップダウンカウンタ回路、14
…クロック位相調整回路、15、17…バッファ回路、
22…シフトレジスタ、23…同期パターン照合回路、
24…判定回路。
Claims (5)
- 【請求項1】 同期パターンが挿入配置されている入力
データと入力クロックとのビット位相同期をとるビット
位相同期回路において、最大で第 1の位相調整範囲を中央付近に包含する第2の
位相調整範囲内で、上記入力データ(又は上記入力クロ
ック)の位相を調整し得るものであって、与えられた位
相調整指令に応じて上記入力データ(又は上記入力クロ
ック)の位相を調整して、上記入力データと上記入力ク
ロックとのビット位相差を調整するビット位相調整手段
と、位相調整後の入力データを所定の位相差ずつ異なる多相
の位相調整後入力データに変換し、それぞれを、上記入
力クロックに基づいて、少なくとも上記同期パターンの
ビット数分だけ保持し、保持された各相の位相調整後入
力データにおける同期パターンの出現タイミングを検出
する(又は、上記入力データを所定の位相差ずつ異なる
多相の入力データに変換し、それぞれを、位相調整後の
入力クロックに基づいて、少なくとも上記同期パターン
のビット数分だけ保持し、保持された各相の入力データ
における同期パターンの出現タイミングを検出する)同
期パターン検出手段と、 同期パターンの複数の上記出現タイミングに基づいて、
上記入力データと上記入力クロックとが同期状態か、同
期引き込みを行うハンチング状態にする必要があるかを
判定し、ハンチング状態では上記第1の位相調整範囲を
適用し、同期状態では上記第2の位相調整範囲を適用
し、適用した位相調整範囲内でしかも同期パターンの複
数の上記出現タイミングに基づいた上記位相調整指令
を、上記ビット位相調整手段に与える判定手段と を備え
ることを特徴とするビット位相同期回路。 - 【請求項2】 上記ビット位相調整手段は、上記判定手
段からの位相調整指令に応じて入力データを遅延し、入
力クロックとの位相差を調整する遅延手段で構成されて
いることを特徴とする請求項1記載のビット位相同期回
路。 - 【請求項3】 上記ビット位相調整手段は、上記判定手段からの位相調整指令に応じて 入力クロック
を遅延し、入力データとの位相差を調整する遅延手段で
構成されていることを特徴とする請求項1記載のビット
位相同期回路。 - 【請求項4】 上記遅延手段は、 入力データ又は入力クロックに対して直列接続された複
数の遅延素子で遅延する遅延素子部と、上記判定手段からの位相調整指令に応じて 、上記複数の
遅延素子の内、いずれかの遅延素子で遅延された入力デ
ータ又は入力クロックを取り出し、上記同期パターン検
出手段へ与える選択手段とから構成されることを特徴と
する請求項1〜3のいずれかに記載のビット位相同期回
路。 - 【請求項5】 上記選択手段は、 上記複数の遅延素子に対応して導通又は非導通を行い得
る電気回路素子を複数備え、上記判定手段からの位相調整指令に応じて、上記複数の
電気回路素子のいずれか一つを導通とし、他を非導通と
させて、上記複数の遅延素子の内、いずれかの遅延素子
で遅延された入力データ又は入力クロックを出力する こ
とを特徴とする請求項4記載のビット位相同期回路。
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