JPH05219040A - 高速受信信号の位相調整回路 - Google Patents

Abstract

(57)【要約】 【目的】 受信データとクロック信号の位相を調整する
高速受信信号の位相調整回路に関し、受信データとクロ
ック信号の位相を自動調整することを目的とする。 【構成】 受信データ用コネクタ１０１と、受信クロッ
ク用コネクタ１０２と、遅延素子部１０３と、受信デー
タのリタイミングを行う受信部１０４と、受信部１０４
からのデータ信号からフレーム同期検出を行うフレーム
同期検出部１０５と、所定時間内にフレーム同期が検出
されなかったとき遅延素子の切り替え要求信号を出力す
るフレーム同期判定部１０６と、遅延素子の切り替え要
求信号を受け、遅延素子部１０３で選択されている遅延
素子を他の遅延素子に切り替えるセレクタ部１０７とを
備え、データ信号とクロック信号の位相を自動調整する
よう構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、伝送路側から、例えば
１００Ｍｂｉｔ／ｓｅｃ以上の高速ディジタル信号のデ
ータ及びクロック信号を受信する受信回路に用いられ、
受信したデータとクロック信号の位相を調整する高速受
信信号の位相調整回路に関する。

【０００２】

【従来の技術】本発明が適用される高速ディジタル信号
の受信回路は、当該受信回路を実現しているプリント配
線板の配線長、あるいはその他の理由に起因する影響に
よって、伝送路側から受信した高速データとクロック信
号との間に位相差が生じ、当該受信回路の高速データを
受信するフリップフロップにおいて、セットアップ時間
（ある基準信号に対してその基準信号が入力される前に
静止していることが要求される信号時間）及びホールド
時間（ある基準信号に対してその基準信号が入力された
後に静止していることが要求される信号時間）の規定値
を満足できない場合が生ずる。このため、当該高速デー
タとクロック信号の位相調整を行う事が必要となる。

【０００３】図５に高速ディジタル信号の伝送装置にお
ける受信回路の概略を従来例として示す。図において、
２０１は受信データ用コネクタ、２０２は受信クロック
用コネクタ、２０３はＤ型のフリップフロップである。
Ｌ１は受信データ用コネクタ２０１からフリップフロッ
プ２０３のデータ入力点までのプリント配線長であり、
Ｌ２は受信クロック用コネクタ２０２からフリップフロ
ップ２０３のクロック入力点までのプリント配線長であ
る。

【０００４】図５に示した受信回路はプリント配線板上
に実現されており、受信データは受信データ用コネクタ
２０１から、受信クロックは受信クロック用コネクタ２
０２から、それぞれ入力される。すなわち、受信する高
速データ及びクロック信号は、受信データ用コネクタ２
０１や受信クロック用コネクタ２０２の様なコネクタ、
あるいはターミナル、ジャック等で実現される。また、
この様な受信データ用コネクタ２０１や受信クロック用
コネクタ２０２の部分が、プリント配線板への信号入力
点となっている。

【０００５】受信した高速データ及びクロック信号は、
各コネクタ２０１，２０２からフリップフロップ２０３
までのプリント配線内を伝播してゆく。このため、受信
データは受信データ用コネクタ２０１からフリップフロ
ップ２０３のデータ入力点までのプリント配線長Ｌ１に
より伝播遅延を生じる。受信クロック側も受信データ用
と同様に、受信クロック用コネクタ２０２からフリップ
フロップ２０３のクロック入力点までのプリント配線長
Ｌ２により伝播遅延を生じる。

【０００６】この伝播遅延を図６のタイムチャートによ
り説明する。図６はコネクタにおける入力波形とフリッ
プフロップの入力点における入力波形を示すタイムチャ
ートであり、ａは受信データ用コネクタ２０１における
受信データの波形を示し、ｂは受信クロック用コネクタ
２０２における受信クロックの波形を示し、ｃはフリッ
プフロップ２０３のデータ入力点におけるデータの波形
を示し、ｄはフリップフロップ２０３のクロック入力点
におけるクロックの波形を示している。

【０００７】この図に示すように、コネクタ２０１，２
０２への信号受信時においては、受信データの波形と受
信クロックの波形とは同期しているが、フリップフロッ
プ２０３の信号入力点においては、プリント配線長の差
異により、受信データの波形と受信クロックの波形と
に、ｔで示す時間だけ位相差が生じる。

【０００８】したがって、このプリント配線長Ｌ１とプ
リント配線長Ｌ２の長さの違いによる位相差ｔのため、
フリップフロップ２０３のセットアップ時間及びホール
ド時間の規定値を満足できなくなる可能性がある。

【０００９】このようなセットアップ時間及びホールド
時間を満足できるように受信データとクロック信号との
位相を調整する方法として、従来においては、任意の遅
延量を持つ遅延素子を受信データの信号線に挿入する事
によって、フリップフロップ２０３の信号入力点におけ
る受信データとクロック信号の位相を調整するようにし
ていた。

【００１０】また、他の方法として、遅延素子を用いず
に、同軸ケーブルの単位長当たりの伝播遅延を利用し、
任意の長さに調節した同軸ケーブルを受信データの信号
線に挿入する事によって、フリップフロップ２０３の信
号入力点における受信データとクロック信号の位相を調
整するようにしていた。

【００１１】

【発明が解決しようとする課題】このように、上述した
伝送装置の受信回路において使用される位相調整用遅延
素子の遅延量は、かかるデータ信号線及びクロック信号
線の長さを基にした概算値として得られる。

【００１２】しかしながら、プリント配線板上に配線さ
れたプリントパターンに起因する伝播遅延は、かかるデ
ータ信号線及びクロック信号線のプリントパターンの左
右に布線された他の信号線又はグランド層との間に発生
するキャパシタンス成分等による影響のために、単純に
プリントパターン長だけに依存されない。

【００１３】このため、遅延素子を受信データの信号線
に挿入するにあたっては、一旦プリントパターン長から
得た概算値の遅延素子を実装し、フリップフロップ２０
３の信号入力点において入力信号の位相関係を実測し、
フリップフロップ２０３のセットアップ時間及びホール
ド時間が満足出来ているか否かを確認する。この時、入
力条件が満足出来なかった場合は、現状のデータとクロ
ック信号の位相関係から補正した値の遅延量を算出し、
現在実装されている遅延素子を補正した値の遅延素子に
取り替えて、再びフリップフロップ２０３のセットアッ
プ時間及びホールド時間が満足出来ているか否かを確認
していた。

【００１４】したがって、かかるプリント配線板回路の
試験調整時等において、入力データとクロック信号の入
力位相調整を行うための時間が必要となり、特に、一回
目の遅延素子による位相調整時においてセットアップ時
間及びホールド時間が満足出来ていなかった場合には、
さらに他の遅延素子への付け替えと、データとクロック
信号の位相関係の再測定の工程が増えるといった問題を
生じていた。

【００１５】本発明はかかる問題点に鑑みてなされたも
のであり、その目的とするところは、高速ディジタル信
号を伝送する装置内の受信回路において、受信データと
クロック信号の相互間位相がフリップフロップのセット
アップ時間及びホールド時間を満足できるように調整す
る際に、受信データから規定時間内にフレーム同期を確
立できたか否かを判定し、できなかった場合には、受信
データとクロック信号の位相を自動調整するようにし
て、従来の様な遅延素子の付け替え等による工程の増加
を防止し、調整の自動化を図ることである。

【００１６】

【課題を解決するための手段】図１はこの発明の原理を
示すブロック図であり、図に示すように、この発明は、
データ信号を受信する受信データ用コネクタ１０１と、
クロック信号を受信する受信クロック用コネクタ１０２
と、電気的な信号の伝播速度がそれぞれ異なる複数の遅
延素子を有する遅延素子部１０３と、受信データ用コネ
クタ１０１から遅延素子部１０３の内の１つの遅延素子
を介して送信されたデータ信号と、受信クロック用コネ
クタ１０２から送信されたクロック信号とを受け、デー
タ信号のリタイミングを行って出力する受信部１０４
と、受信部１０４から出力されたデータ信号からフレー
ムパターンを抽出してフレーム同期検出を行うフレーム
同期検出部１０５と、所定時間を計時するタイマ手段を
有し、所定時間内にフレーム同期検出部１０５によって
フレーム同期が検出されたか否かを判定し、所定時間内
にフレーム同期が検出されなかったときには遅延素子の
切り替え要求信号を出力するフレーム同期判定部１０６
と、フレーム同期判定部１０６から出力される遅延素子
の切り替え要求信号を受け、遅延素子部１０３で選択さ
れている遅延素子を他の遅延素子に切り替えるセレクタ
部１０７とを備え、データ信号とクロック信号の位相を
自動調整することを特徴とする高速受信信号の位相調整
回路である。

【００１７】なお、遅延素子部１０３の各遅延素子とし
ては、データの１ビット分の遅延が可能な値のものを任
意のステップ数で具備することが好ましい。また、受信
部１０４としては、主としてＤ型のフリップフロップが
好適に用いられる。

【００１８】

【作用】この発明によれば、電源が投入されて初期化が
行われると、フレーム同期判定部１０６のタイマによっ
て所定時間が計時される。このタイマの計時が終了する
までにフレーム同期検出部１０５によってフレーム同期
が検出された場合には、フレーム同期判定部１０６にお
いて「エラー発生なし」として、セレクタ部１０７に対
して遅延素子の切替要求信号が出力されずに、現状が保
持される。

【００１９】また、タイマの計時が終了するまでにフレ
ーム同期検出部１０５によってフレーム同期が検出され
なかった場合には、フレーム同期判定部１０６において
「エラー発生有り」として、セレクタ部１０７に対して
遅延素子の切替要求信号が出力され、セレクタ部１０７
により、遅延素子部１０３で現在選択されている遅延素
子が他の遅延素子に切り替えられる。そして、この動作
と同時にフレーム同期検出部１０５及びフレーム同期判
定部１０６が初期化され、再びフレーム同期検出操作が
開始される。

【００２０】例えば、受信部１０４がＤ型のフリップフ
ロップであるとした場合には、具体的には次のような作
用となる。すなわち、フリップフロップ１０４の信号入
力点において、受信されたデータ信号とクロック信号と
の間に位相差が生じた場合には、フリップフロップ１０
４のセットアップ時間及びホールド時間の規定値を満足
できず、正常にデータが受信できない。

【００２１】このためフレーム同期検出部１０５におい
てフレームパターンが検出できなくなり、フレーム同期
判定部１０６が保有するタイマの制限時間内にフレーム
同期が検出されずに、フレーム同期判定部１０６からセ
レクタ部１０７に対して遅延素子の切替要求信号が出力
されて、遅延素子が切り替えられる。

【００２２】例えば、現在、第１の遅延素子が選択され
ている状態において、フレーム同期判定部１０６からセ
レクタ部１０７へ遅延素子の切替要求信号が送出される
と、セレクタ部１０７が切り替えられて、第２の遅延素
子が選択される。遅延素子はそれぞれ電気的な信号の伝
播速度が異なっているため、データ信号とクロック信号
との間の位相差が変化し、これにより、フリップフロッ
プ１０４のセットアップ時間及びホールド時間の規定値
を満足できるようになるまで、つまり正常にデータが受
信できるまで遅延素子が自動的に次々と切り替えられて
行き、結果的にデータが正常に受信されることとなる。

【００２３】

【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、この発明はこれによって限定される
ものではない。

【００２４】図２は本発明の一実施例であり、高速受信
信号の位相調整回路を示したものである。図２におい
て、１は受信データ用コネクタ、２は受信クロック用コ
ネクタである。本実施例の位相調整回路はプリント配線
板上に実現されており、受信データ用コネクタ１からは
受信データの信号が、受信クロック用コネクタ２からは
受信クロックの信号が、それぞれ入力され、この様な受
信データ用コネクタ１や受信クロック用コネクタ２の部
分が、プリント配線板への信号入力点となっている。

【００２５】受信データ用コネクタ１及び受信クロック
用コネクタ２としては、同軸ケーブル用のコネクタを取
り付けるジャック形式のもの、あるいは同軸ケーブルの
被覆を剥いて取り付けるターミナル形式のもの等が用い
られる。

【００２６】本実施例では、受信データ用コネクタ１に
入力される高速受信データの伝送路速度は４００Ｍｂｐ
ｓであり、また、受信クロック用コネクタ２に入力され
る受信クロックの周波数は４００ＭＨｚである。

【００２７】３はＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４でそ
れぞれ示す４つの遅延素子３１，３２，３３，３４から
構成された遅延素子部、４はＤ型のフリップフロップ、
７は遅延素子部３の遅延素子３１〜３４を切り替えるセ
レクタ部である。セレクタ部７は、４つのゲート回路７
１，７２，７３，７４とデコーダ７５から構成され、セ
レクタ切換要求信号が入力された場合には、そのセレク
タ切換要求信号を複号化し、４つのゲート回路７１〜７
４の内の１つを能動状態にする。これにより、受信デー
タ用コネクタ１から入力される受信データは、４つの遅
延素子３１〜３４のいずれか１つを介してフリップフロ
ップ４に達する。

【００２８】遅延素子部３の各遅延素子３１〜３４は、
データの１ビット分の遅延が可能な値のものを任意のス
テップ数で具備したものであり、本実施例では受信デー
タの伝送速度が４００Ｍｂｐｓであるので、データの１
ｂｉｔ幅が２．５ｎｓである。したがって、各遅延素子
の遅延量は、遅延素子３１を０．１ｎｓ、遅延素子３２
を０．８ｎｓ、遅延素子３３を１．５ｎｓ、遅延素子３
４を２．２ｎｓといったように、０ｎｓから２．５ｎｓ
までの中から、遅延量の異なった遅延素子を実装してい
る。

【００２９】５はフレーム同期検出部であり、フリップ
フロップ４において受信データがリタイミングされた
後、受信データの中に挿入されているフレームパターン
を検出して、フレーム同期保護を行い、前方保護及び後
方保護を確定する。また、このフレーム同期検出部５
は、当該フレームパターンによって決定された同期保護
段数を満足した場合には、後述するフレーム同期判定部
やアラーム検出部等といった他の機能ブロックに対して
フレーム同期を確立したことを示すフレーム同期確立信
号を送出し、伝送路側からの高速データを正常に受信し
た事を通知する。

【００３０】６はフレーム同期判定部であり、同期判定
回路６１、タイマ６２、及び状態保持用のカウンタ６３
から構成されている。タイマ６２のカウント値は、フレ
ーム同期検出部５のフレーム同期保護段数に基づいて決
定されている。つまり、受信データのフレーム長、及び
後方保護段数等から決定されており、フレーム同期検出
部５が同期引き込み動作を開始して同期を確立するまで
の時間の最大値に設定されている。

【００３１】同期判定回路６１では、タイマ６２がカウ
ントオーバするまでにフレーム同期検出部５から同期確
立信号を受信できれば「エラーなし」と判定し、タイマ
６２がカウントオーバするまでに同期確立信号を受信で
きなければ「エラー有り」と判定して、カウンタ６３か
らカウントアップ信号を送出する。本実施例では４進カ
ウンタを形成していて、このカウント値をセレクタ部７
に対してセレクタ切換要求信号として送出する。

【００３２】以下、本実施例の動作を図３と図４のタイ
ムチャートを参照して説明する。図３は本実施例のコネ
クタにおける入力波形を表したものであり、図３に示し
た受信データ用コネクタ１と受信クロック用コネクタ２
の点における、データとクロック信号との位相関係を表
している。

【００３３】図４は本実施例のフリップフロップ４の入
力点における入力波形を表したものであり、フリップフ
ロップ４のデータ入力点とクロック入力点におけるデー
タとクロック信号との位相関係を表している。

【００３４】図４のａ〜ｅはそれぞれ以下の内容を示
す。ａはフリップフロップ４への入力点におけるデータ
とクロック信号の入力位相条件を表しており、フリップ
フロップ４のセットアップ時間の規定値をｔｓとし、ホ
ールド時間の規定値をｔｈとしている。

【００３５】ｂは遅延素子３１を介してフリップフロッ
プ４に到達する高速受信データの入力位相を、ｃは遅延
素子３２を介してフリップフロップ４に到達する高速受
信データの入力位相を、ｄは遅延素子３３を介してフリ
ップフロップ４に到達する高速受信データの入力位相
を、ｅは遅延素子３４を介してフリップフロップ４に到
達する高速受信データの入力位相を、それぞれ表してい
る。

【００３６】電源が投入されると、初期化が完了した
後、フレーム同期判定部５のタイマ６２が規定時間のカ
ウントを開始する。また、初期状態におけるセレクタ部
７はゲート回路７１が選択される。したがって、高速受
信データは０．１ｎｓの遅延量を持った遅延素子３１を
介してフリップフロップ４のデータ入力点に到達する。
この時のフリップフロップ４の入力点におけるデータは
入力位相ｂに示す様になる。この位相では、ａで示した
入力位相条件、つまりセットアップ時間ｔｓ及びホール
ド時間ｔｈの規定値を満足できないため、フリップフロ
ップ４は当該受信データを正常に受信できない。

【００３７】したがって、フレーム同期検出部５におい
てフレーム同期が確立できず、フレーム同期判定部６内
にあるタイマ６２がカウントオーバとなり、同期判定回
路６１が「エラー有り」と判定して、カウンタ６３を１
つカウントアップする。つまり、カウンタ６３の出力
は、初期状態（ＳＥＬ０＝０，ＳＥＬ１＝０）から次の
状態（ＳＥＬ０＝１，ＳＥＬ１＝０）に遷移し、セレク
タ部７内のゲート回路７２が次に選択される。

【００３８】この事によって、高速受信データは０．８
ｎｓの遅延量を持った遅延素子３２を介してフリップフ
ロップ４に到達する。これと同時に、フレーム同期検出
部５とフレーム同期判定部６内のタイマ６２が初期化さ
れ、初期化が完了した時点から、再びフレーム同期検出
部５においてフレーム同期検出動作が開始される。この
時のフリップフロップ４の入力点におけるデータは入力
位相ｃに示す様になり、前述した入力位相ｂの場合と同
様に、ａで示した入力位相条件が満足できないために、
フレーム同期検出部５においてフレーム同期が確立でき
ず、フレーム同期判定部６で「エラー有り」と判定され
る。

【００３９】この事によって、フレーム同期判定部６内
のカウンタ６３が現在の状態（ＳＥＬ０＝１，ＳＥＬ１
＝０）から更にカウントアップされて（ＳＥＬ０＝０，
ＳＥＬ１＝１）の状態に遷移し、セレクタ部７はゲート
回路７３に切り替わり、１．５ｎｓの遅延量を持つ遅延
素子３３が選択される。

【００４０】この時のフリップフロップ４の入力点にお
けるデータは入力位相ｄに示す様になり、ａで示した入
力位相条件を満足し得る。したがって、フリップフロッ
プ４は高速受信データを正常に受信し、次段のフレーム
同期検出部５に受け渡す。

【００４１】フレーム同期検出部５では、高速受信デー
タから検出した同期フレームパターンから同期を確立す
る。また、本動作は正常状態であるため、タイマ６２の
規定時間内に行われ、同期判定回路６１において「エラ
ーなし」と判定される。これと同時にタイマ６２の作動
が停止され、カウンタ６３が現状に保持されて高速受信
データを正常に受信し続ける。

【００４２】

【発明の効果】以上に説明したように、本発明によれ
ば、複数の遅延素子を有する遅延素子部を設け、受信し
たデータ信号から所定時間内にフレーム同期が検出でき
るまで遅延素子を自動で切り替えて選択するようにした
ので、プリント配線板回路の試験調整時における自動化
が可能となるとともに、無調整化が実現でき、人手によ
る調整工程の削減、及び作業の効率化に寄与する所が大
きい。

【図面の簡単な説明】

【図１】この発明の原理を示すブロック図である。

【図２】本発明の高速受信信号の位相調整回路の一実施
例を示す回路ブロック図である。

【図３】本実施例のコネクタにおける入力波形を示すタ
イムチャートである。

【図４】本実施例のフリップフロップにおける入力波形
を示すタイムチャートである。

【図５】従来の高速ディジタル信号の伝送装置における
受信回路の概略を示す説明図である。

【図６】従来の高速ディジタル受信回路におけるタイム
チャートである。

【符号の説明】

１ 受信データ用コネクタ ２ 受信クロック用コネクタ ３ 遅延素子部 ４ フリップフロップ ５ フレーム同期検出部 ６ フレーム同期判定部 ７ セレクタ部 ３１，３２，３３，３４ 遅延素子 ６１ 同期判定回路 ６２ タイマ ６３ カウンタ ７１，７２，７３，７４ ゲート回路 ７５ デコーダ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データ信号を受信する受信データ用コネ
   クタ（１０１）と、 クロック信号を受信する受信クロック用コネクタ（１０
   ２）と、 電気的な信号の伝播速度がそれぞれ異なる複数の遅延素
   子を有する遅延素子部（１０３）と、 受信データ用コネクタ（１０１）から遅延素子部（１０
   ３）の内の１つの遅延素子を介して送信されたデータ信
   号と、受信クロック用コネクタ（１０２）から送信され
   たクロック信号とを受け、データ信号のリタイミングを
   行って出力する受信部（１０４）と、 受信部（１０４）から出力されたデータ信号からフレー
   ムパターンを抽出してフレーム同期検出を行うフレーム
   同期検出部（１０５）と、 所定時間を計時するタイマ手段を有し、所定時間内にフ
   レーム同期検出部（１０５）によってフレーム同期が検
   出されたか否かを判定し、所定時間内にフレーム同期が
   検出されなかったときには遅延素子の切り替え要求信号
   を出力するフレーム同期判定部（１０６）と、 フレーム同期判定部（１０６）から出力される遅延素子
   の切り替え要求信号を受け、遅延素子部（１０３）で選
   択されている遅延素子を他の遅延素子に切り替えるセレ
   クタ部（１０７）とを備え、データ信号とクロック信号
   の位相を自動調整することを特徴とする高速受信信号の
   位相調整回路。