JP3110084B2 - 受信タイミング制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＣＣＩＴＴ勧告Ｉ．４３
０に規定された信号の受信に利用する。特にＩＳＤＮの
バス線路からの信号受信制御に関する。

【０００２】

【従来の技術】ＩＳＤＮの基本アクセスユーザ網インタ
ーフェースの伝送特性規定はＣＣＩＴＴの勧告Ｉ．４３
０に示されている。この勧告によればネットワークター
ミナルがサポートするインターフェースの接続構成とし
て、短距離受動バス接続と１対１接続および延長受動バ
ス接続があり、それぞれの接続構成において、ネットワ
ークターミナルでの送信受信フレーム間の遅延範囲が規
定されている。ちなみに短距離受動バス接続では１０〜
１４マイクロセコンド、１対１接続および延長受動バス
接続では１０〜４２マイクロセコンドである。

【０００３】従来は、これらの接続構成をすべて満足す
るために短距離受動バス接続用の受信タイミング系とし
て、送出クロックに対して一定の遅延を与えた受信クロ
ックによる固定サンプリング回路とフレーム同期回路を
有し、また、１対１接続および延長受動バス接続用の受
信タイミング系としてＤＰＬＬ（デジタル・フェーズ・
ロック・ループ）回路とフレーム同期回路を有し、入力
信号により適する方に切替えて使用している。

【０００４】

【発明が解決しようとする課題】このような受信タイミ
ング切替え方式では、ネットワークが延長受動バス構成
のとき、最短距離に接続された端末では固定サンプリン
グにてフレームが確立しており、その後にネットワーク
ターミナルに最も遠い位置に端末が追加接続されても、
上記最短距離に接続された端末の信号レベルの影響が大
きい場合には、固定サンプリングにてのフレームがその
まま保持されてしまいネットワークターミナルに最も遠
い位置の端末では正常な信号伝達が行えないことがあ
る。

【０００５】また、固定サンプリングのフレームからＤ
ＰＬＬ回路のフレームに切替わる過渡期に、すでに通信
中である端末の信号にエラーを発生することがある。

【０００６】本発明は多様な接続構成が予想されるＩＳ
ＤＮのバス接続において、いかなる接続構成にも自動的
に対応しうる信号制御方式を提供することを目的とす
る。

【０００７】

【課題を解決するための手段】本発明はＩＳＤＮのバス
線路からの信号を受信するレシーバと、このレシーバの
出力からの受信信号との同期を制御し受信クロックを発
生するフレーム同期部と、この受信クロックにより受信
信号からデータを抽出するサンプリング部と、このサン
プリング部で抽出されたデータを出力する出力部とを備
えたＩＳＤＮの信号制御装置である。

【０００８】本発明の特徴としては、上記フレーム同期
部に受信信号のバイオレーションを検出するバイオレー
ション検出回路と、このバイオレーション検出出力によ
り受信フレーム位相を検出する受信フレーム位相検出回
路と、この受信フレーム位相検出回路により検出された
受信フレームから２種類の異なる位相遅延を有するクロ
ックパルスを作成するクロックパルス作成回路とを含
む。

【０００９】また、サンプリング部には上記２種類のク
ロックパルスによりそれぞれ受信信号からサンプリング
されたデータを蓄える第１のバッファおよび第２のバッ
ファを含む。

【００１０】さらに、上記出力部には上記第１のバッフ
ァまたは第２のバッファからのデータを選択出力するセ
レクタと、このセレクタを制御するバッファ切替回路を
含み、上記バッファ切替回路は、上記２つのバッファ出
力のうち所定回数連続して補助フレームビットが検出さ
れる側の出力を上記セレクタが選択するように制御する
手段を含む。

【００１１】なお、上記所定回数は４であり、上記制御
する手段は、上記２つのバッファの各出力について検証
を実行する手段を含むことが望ましい。

【００１２】

【作用】バス線路の接続構成により微妙に変化する信号
の状態を検出し、２種類の異なったクロックで分離する
ことにより、データのより正確な出力を可能にする。

【００１３】すなわち、２種類の位相の異なるクロック
を発生し、それぞれのサンプリング結果を別のバッファ
に蓄え、その正しい方を出力として選択する。

【００１４】

【実施例】本発明実施例の構成を図１を使って説明す
る。

【００１５】図１は本発明実施例のブロック構成図であ
る。ＩＳＤＮのバス線路からの信号１を受信するレシー
バ２と、このレシーバ２の出力からの受信信号１との同
期を制御し受信クロックを発生するフレーム同期部１３
と、この受信クロックにより受信信号１からデータを抽
出するサンプリング部１４と、このサンプリング部１４
で抽出されたデータを出力する出力部１５とを備える。

【００１６】ここで本発明の装置は上記フレーム同期部
に受信信号１のバイオレーションを検出するバイオレー
ション検出回路３と、このバイオレーション検出出力に
より受信フレーム位相を検出する受信フレーム位相検出
回路４と、この受信フレーム位相検出回路４により検出
された受信フレームから２種類の異なる位相遅延を有す
るクロックパルス６、７を作成するクロック作成回路５
とを含む。

【００１７】また、上記サンプリング部には上記２種類
のクロックパルスによりそれぞれ受信信号１からサンプ
リングされたデータを蓄える第１のバッファ８および第
２のバッファ９を含む。

【００１８】さらに、上記出力部には上記第１のバッフ
ァまたは第２のバッファからのデータを選択出力するセ
レクタ１１と、このセレクタ１１を制御するバッファ切
替回路１０を含み、上記バッファ切替回路は、上記２つ
のバッファ出力のうち所定回数連続して補助フレームビ
ットが検出される側の出力を上記セレクタが選択するよ
うに制御する手段を含む。

【００１９】なお、上記所定回数は４でり、上記制御す
る手段は、上記２つのバッファの各出力について検証を
実行する手段を含む。

【００２０】次に本発明実施例の動作を図１〜図３を使
って説明する。

【００２１】図２はレシーバの受信信号の波形と、２種
類のクロックのサンプリング点を示し、図３はバッファ
切替回路１０の動作を示した流れ図である。

【００２２】図１において、バイオレーション検出回路
３はレシーバ２より受信した信号１より、バイオレーシ
ョンを検出し検出信号を受信フレーム位相検出回路４に
出力する。受信フレーム位相検出回路４はバイオレーシ
ョンビットからフレームビットＦを検出し、フレームビ
ットＦの立ち下がり位相をクロック作成回路５に出力す
る。クロック作成回路５は図２において示されるよう
に、フレームビットＦの立ち下がりからｔ１の位置に最
初のサンプリング点を持つ第１のクロック６と、ｔ２の
位置に最初のサンプリング点を持つ第２のクロック７と
を作成する。

【００２３】第１のバッファ８および第２のバッファ９
は、それぞれ第１のクロック６および第２のクロック７
により受信データをサンプリングし、Ｂ１、Ｂ２、Ｄの
各データに分離出力する。

【００２４】セレクタ１１は第１のバッファ８および第
２のバッファ９の出力を入力とし、バッファ切替回路１
０によりＢ１（Ｒ）、Ｂ２（Ｒ）、Ｄ（Ｒ）の各最終デ
ータ出力１２を選択出力する。

【００２５】バッファ切替回路１０の動作は図３の流れ
図に示すとおりである。まず、第１のクロック６でサン
プリングした第１のバッファ８の出力より補助フレーム
ビットＦａが正しくサンプリングされたかどうか検出す
る。補助フレームビットＦａは５回中１回は端末より他
のビットを乗せるので、５回中４回検出されれば正常で
ある。このため４回連続補助フレームビットＦａを正し
くサンプリングした場合は第１のクロック６でフレーム
同期を確立させる。またそうでない場合は第２のクロッ
ク７でサンプリングした第２のバッファ９の出力より同
様の検証を行い第２のクロック７でフレーム同期を確立
させる。フレーム同期確立後に再び補助フレームビット
検出に異常が発生した場合は、現在選択しているバッフ
ァを他に切替えることで対応する。

【００２６】上記例では、バッファ切替回路１０は２つ
のバッファ８および９の信号を検証するように説明した
が、セレクタ１１の出力信号について検証するように構
成することができる。この場合は検証のための手段が１
系統でよいが、いずれのバッファの内容も正常でないと
きにはセレクタの切替えが不安定になる。

【００２７】

【発明の効果】共通するバス線路を使用して、多くの端
末が接続されるＩＳＤＮにおいて、バス線路上の任意の
場所で端末を着脱しても、その端末はもちろん他の端末
のデータの送受を常に自動的に安定させることができ
る。

【図面の簡単な説明】

【図１】本発明実施例のブロック構成図。

【図２】レシーバの受信信号の波形と、２種類のクロッ
クのサンプリング点を示す図。

【図３】バッファ切替回路の動作を示した流れ図。

【符号の説明】

１ 受信信号 ２ レシーバ ３ バイオレーション検出回路 ４ 受信フレーム位相検出回路 ５ クロック作成回路 ６ 第１のクロック ７ 第２のクロック ８ 第１のバッファ ９ 第２のバッファ １０ バッファ切替回路 １１ セレクタ １２ 最終受信データ出力 １３ フレーム同期部 １４ サンプリング部 １５ 出力部 Ｂ１ Ｂ１チャンネルのデータ出力 Ｂ２ Ｂ２チャンネルのデータ出力 ＤＤチャンネルのデータ出力 Ｆ受信信号のフレーム同期用ビット Ｆａ 補助フレームビット Ｌ受信信号のＤＣバランス用ビット ｔ１ 第１のクロックのサンプリング位置 ｔ２ 第２のクロックのサンプリング位置 （Ｂ１） Ｂ１チャンネル用ビット Ｂ１（Ｒ） Ｂ１チャンネルの最終受信データ出力 Ｂ２（Ｒ） Ｂ２チャンネルの最終受信データ出力 Ｄ（Ｒ） Ｄチャンネルの最終受信データ出力

フロントページの続き (56)参考文献 特開 昭63−3532（ＪＰ，Ａ) 特開 昭63−131743（ＪＰ，Ａ) 特開 平３−265323（ＪＰ，Ａ) 特開 昭58−202680（ＪＰ，Ａ) 特開 昭62−130037（ＪＰ，Ａ) 特開 昭58−64849（ＪＰ，Ａ) 特開 昭58−69151（ＪＰ，Ａ) ＩＳＤＮ絵とき読本，オーム社（1988 −10−１），ｐ．72−73 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 - 3/26 H04L 7/00 - 7/10

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】バス線路からの信号を受信するレシーバ
   と、このレシーバの出力からの受信信号との同期を制御
   し受信クロックを発生するフレーム同期部と、この受信
   クロックにより受信信号からデータを抽出するサンプリ
   ング部と、このサンプリング部で抽出されたデータを出
   力する出力部とを備えた受信タイミング制御装置におい
   て、 上記フレーム同期部に受信信号のバイオレーションを検
   出するバイオレーション検出回路と、このバイオレーシ
   ョン検出出力により受信フレーム位相を検出する受信フ
   レーム位相検出回路と、この受信フレーム位相検出回路
   により検出された受信フレームから２種類の異なる位相
   遅延を有するクロックパルスを作成するクロックパルス
   作成回路とを含み、 上記サンプリング部には、上記２種類のクロックパルス
   によりそれぞれ受信信号からサンプリングされたデータ
   を蓄える第１のバッファおよび第２のバッファを含み、 上記出力部には、上記第１のバッファまたは第２のバッ
   ファからのデータを選択出力するセレクタと、このセレ
   クタを制御するバッファ切替回路を含み、 このバッファ切替回路は、上記２つのバッファ出力のう
   ち所定回数連続して補助フレームビットが検出される側
   の出力を上記セレクタが選択するように制御する手段を
   含むことを特徴とする受信タイミング制御装置。
2. 【請求項２】上記所定回数は４である請求項１記載の受
   信タイミング制御装置。
3. 【請求項３】上記制御する手段は、上記２つのバッファ
   の各出力について検証を実行する手段を含む請求項１記
   載の受信タイミング制御装置。