JPH0964855A - 遅延挿脱回路及び該回路を備えるデータ通信装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は遅延挿脱回路及び該回路を備えるデ
ータ通信装置に関し、簡単な構成で受信フレームと自フ
レーム間の最適マージンが容易に得られる遅延挿脱回路
及び該回路を備えるデータ通信装置の提供を課題とす
る。 【解決手段】 タンデムに接続し、受信フレームの遅延
挿脱を行う遅延量の異なる複数の遅延挿脱部１１と、受
信フレームと自フレームの位相を比較する比較部１２
と、比較部の比較結果に基づき受信フレームと自フレー
ム間のマージンを最適化するように各遅延挿脱部の制御
を行う制御部１３とを備える遅延挿脱回路。好ましく
は、フレーム周期をＴとするときに、各遅延挿脱部の遅
延挿脱量はＴ／２ⁿ （但し、ｎ＝１，２，…）とする。
比較部１２は自フレームに係る所定の位相を分割した各
区間，に受信フレームのフレーム同期用信号ＲＦＰ
／ＦＰが有るか否かを検出することにより位相比較を行
う。また上記遅延挿脱回路を備えるデータ通信装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は遅延挿脱回路及び該
回路を備えるデータ通信装置に関し、更に詳しくは受信
フレームと自フレームの位相を比較し、両フレームの所
定の同期用信号間に重なりが生じないように受信フレー
ムの遅延挿脱を行う遅延挿脱回路及び該回路を備えるデ
ータ通信装置に関する。

【０００２】同期網に接続するデータ通信装置（交換
機、中継機、伝送装置等）では、伝送路の受信データを
受信クロックでエラスチックメモリに書き込み、これら
を自局のクロックで読み出して送信すること（所謂クロ
ック乗換）を行う。しかし、受信フレームの書込位相と
送信フレームの読出位相が重なってしまうと、同一メモ
リへのデータ読書が競合し、正しいデータを読み出せな
い。そこで、両フレーム位相に重なりが生じないよう
に、マージンを最適化する必要がある。

【０００３】

【従来の技術】図１１，図１２は従来技術を説明する図
（１），（２）である。図１１は従来のデータ通信装置
の一部を示すブロック図で、図において１は受信部（伝
送路終端部）、３は遅延挿脱回路部、２１はセレクタ
（ＳＥＬ）、２３は多段のビット遅延回路を備えるビッ
ト遅延部、２５はＡＮＤゲート回路（Ａ）、２９はカウ
ンタ（ＣＴＲ）、３０はデコーダ（ＤＥＣ）、３６はＤ
タイプのフリップフロップ（ＦＦ）、４はエラスチック
メモリ（ＤＰＲＡＭ等）を備えるクロック乗換回路部、
５は発振回路（ＯＳＣ）である。

【０００４】受信部１は伝送路からの主信号フレームを
受信してビットシリアルの受信データ信号ＲＤＴ、受信
フレームパルス信号ＲＦＰ及び受信クロック信号ＲＣＫ
を生成する。発振回路５は同期網の基準クロック信号Ｂ
ＣＫに基づき受信クロック信号ＲＣＫと同一周波数のシ
ステムクロック信号ＳＣＫを発生する。ビット遅延部２
３は受信データ信号ＲＤＴ及び受信フレームパルス信号
ＲＦＰを１フレーム周期Ｔの１／２だけ遅延させる。セ
レクタ２１は、最初は選択信号Ｓ＝０によりＡ側の入力
を選択しており、出力のデータ信号ＤＴ及びフレームパ
ルス信号ＦＰは受信クロック信号ＲＣＫに同期してメモ
リ４に書き込まれる。そして、該メモリ４からはシステ
ムクロック信号ＳＣＫに同期して送信側のデータ信号Ｓ
ＤＴ及びフレームパルス信号ＳＦＰが読み出される。

【０００５】この場合に、カウンタ２９は電源投入時の
システムリセット信号ＳＲによりリセットされ、その後
のクロックＳＣＫを独自の位相（自フレーム位相）で計
数している。デコーダ３０はカウンタ２９の計数値をデ
コードし、自局のフレーム同期用信号に同期したウィン
ドパルス信号ＷＰを生成する。ＡＮＤゲート回路２５は
フレームパルス信号ＦＰとウィンドパルス信号ＷＰとの
間の重なり有無を検出しており、重なりを検出すると、
その出力信号ＥＲ＝１とする。これは、受信フレームと
自フレームとが一致していることを意味し、このままで
は同一メモリへのデータ読書が競合し、データ読出エラ
ーとなる恐れがある。

【０００６】そこで、信号ＥＲ＝１によりＦＦ３６を反
転（Ｓ＝１）させ、これによりセレクタ２１はＢ側の遅
延データ信号ＤＤＴ及び遅延フレームパルス信号ＤＦＰ
を選択する。その結果、受信フレームと自フレーム間に
は１８０度の位相差（マージン）が生じ、これにより次
フレームからのデータ読出は安全に行われる。

【０００７】

【発明が解決しようとする課題】ところで、この種のデ
ータ通信システムでは伝送路側の特性変動により受信フ
レームの位相が揺らぎ、かつ自局の発振回路５のジッタ
やドリフト等により自フレームの位相も揺らぐ。図１２
は従来技術の問題点を説明する図である。

【０００８】図１２（Ａ）は自局の電源投入時に、たま
たま受信フレームの略中間に自局のウィンドパルス信号
ＷＰが位置した場合を示している。この場合は十分なマ
ージンが有り、両フレームに揺らぎがあってもデータ読
出エラーとなる心配は無い。しかし、一般に自局のフレ
ーム位相は他局とは無関係に形成されるので、何時でも
こうなるとは限らない。

【０００９】図１２（Ｂ）は受信フレームパルス信号Ｆ
Ｐとウィンドパルス信号ＷＰとが接近している場合を示
している。この場合はマージンが無く、自局の稼働後に
フレーム位相が重なることがある。これにより遅延挿脱
回路部３が働き、その間の受信データがスリップし、デ
ータ読出エラーとなる不都合があった。

【００１０】本発明の目的は、簡単な構成でフレーム間
の最適マージンが容易に得られる遅延挿脱回路及び該回
路を備えるデータ通信装置を提供することにある。

【００１１】

【課題を解決するための手段】上記の課題は例えば図１
（Ａ）の構成により解決される。即ち、本発明（１）の
遅延挿脱回路は、タンデムに接続し、受信フレームの遅
延挿脱を行う遅延量の異なる複数の遅延挿脱部１１₁ ，
１１₂ と、受信フレームと自フレームの位相を比較する
比較部１２と、比較部１２の比較結果に基づき受信フレ
ームと自フレーム間のマージンを最適化するように各遅
延挿脱部１１₁ ，１１₂ の制御を行う制御部１３とを備
えるものである。

【００１２】図１（Ｂ）において、一般に受信フレーム
と自フレームとは様々な位相関係と成り得るため、最適
マージン（例えば１８０度の位相差）を得るための遅延
量も様々となる。この点、本発明（１）によれば、タン
デムに接続し、かつ遅延量の異なる複数の遅延挿脱部１
１₁ ，１１₂ を備えるので、これらの組合せにより最適
マージンを得るための様々な遅延量が簡単な構成により
容易に得られる。

【００１３】好ましくは、本発明（２）においては、フ
レーム周期をＴとするときに、各遅延挿脱部１１₁ ，１
１₂ の遅延挿脱量はＴ／２ⁿ （但し、ｎ＝１，２，…）
である。この例ではＴ／２，Ｔ／４である。従って、２
つの遅延挿脱部１１₁ ，１１ ₂ で４つの遅延量０，Ｔ／
４，Ｔ／２，３Ｔ／４を実現でき、最適マージンが容易
に得られる。

【００１４】また好ましくは、本発明（３）において
は、比較部１２は自フレームに係る所定の位相を分割し
た各区間，に受信フレームのフレーム同期用信号Ｒ
ＦＰ／ＦＰが有るか否かを検出することにより位相比較
を行う。この場合に、自フレームに係る所定の位相は、
自フレームと同一位相でも良いが、図示の如く自フレー
ムから位相がずれていても良い。この例では自フレーム
に係る所定の位相は自フレームのウィンドパルス信号Ｗ
Ｐの前後に展開している。また、各区間，の長さ
は、同一でも良いが、図示の如く異なっていても良い。

【００１５】また好ましくは、本発明（４）において
は、比較部１２は遅延挿脱後のフレーム同期用信号ＦＰ
を比較の対象となし、かつ制御部１３は各区間，の
検出結果に基づきその都度対応する遅延挿脱部１１₁ ，
１１₂ の制御を行う。図１（Ｂ）において、例えば最初
は選択信号Ｓ１，Ｓ２＝０により、遅延挿脱後のフレー
ム同期用信号ＦＰは受信フレームのフレーム同期用信号
ＲＦＰと同相である。この場合に、最初の区間で比較
部１２がＦＰを検出すると、該ＦＰはＴ／２だけ遅延さ
れる。また、この例では次の区間でも比較部１２が遅
延後のＦＰを検出するので、該ＦＰは更にＴ／４だけ遅
延され、トータルの遅延量は３Ｔ／４となる。

【００１６】また好ましくは、本発明（５）において
は、制御部１３は各区間の検出結果に基づき対応する遅
延挿脱部１１₁ ，１１₂ の制御を一斉に行う。この場合
は、図１（Ｂ）の区間を区間−１と区間−２とに
２分する。そして、この例では区間−１で比較部１２
がＦＰを検出したことにより、区間の検査終了後に選
択信号Ｓ１，Ｓ２を一斉にＳ１＝１，Ｓ２＝１とする。

【００１７】また好ましくは、本発明（６）において
は、制御部１２は現フレームの制御信号Ｓ１，Ｓ２及び
比較部１２の検出結果に基づき次フレームの制御信号Ｓ
１，Ｓ２を生成する。例えば位相制御が初期状態（Ｓ１
＝０，Ｓ２＝０）から出発する場合は上記の如く遅延量
を増す制御だけで良いが、途中状態（例えばＳ１＝１，
Ｓ２＝１）から出発する場合は遅延量を減らす制御も必
要となる。この点、本発明（６）によれば、現フレーム
の制御信号Ｓ１，Ｓ２及び比較部１２の検出結果に基づ
き次フレームの制御信号Ｓ１，Ｓ２を生成するので、位
相制御がどの状態から出発しても遅延量を最適に更新で
きる。

【００１８】また好ましくは、本発明（７）において
は、制御部１３は所定のリセット信号ＳＲ、伝送アラー
ムの検出信号ＡＬＭ又は遅延挿脱後のフレーム同期用信
号ＦＰと自フレームの所定のウィンド信号ＷＰとの間の
一部重なりを検出したことにより遅延挿脱制御を行う。
従って、必要な時に必要な位相制御が行われる。また、
本発明（８）のデータ通信装置は、上記本発明（１）の
遅延挿脱回路を備える。

【００１９】

【発明の実施の形態】以下、添付図面に従って本発明に
好適なる実施の形態を詳細に説明する。なお、全図を通
して同一符号は同一又は相当部分を示すものとする。図
２は本発明の実施の形態による遅延挿脱回路の構成を示
す図で、データ通信システムの一部の構成を示してい
る。

【００２０】図において、１は受信部（伝送路終端
部）、２は遅延挿脱回路部、２１，２２はセレクタ（Ｓ
ＥＬ）、２３，２４は多段のビット遅延回路を備えるビ
ット遅延部、２５，２６はＡＮＤゲート回路（Ａ）、２
７，２８はＲ−Ｓタイプのフリップフロップ（ＦＦ）、
２９はカウンタ（ＣＴＲ）、３０はデコーダ（ＤＥ
Ｃ）、３１はＡＮＤゲート回路（Ａ）、３２はＯＲゲー
ト回路（Ｏ）、３３，３４はＤタイプのフリップフロッ
プ（ＦＦ）、３５はデコーダ（ＤＥＣ）、４はエラスチ
ックメモリ（ＤＰＲＡＭ等）を備えるクロック乗換回路
部、５は発振回路（ＯＳＣ）である。

【００２１】受信部１、クロック乗換回路部４及び発振
回路５の各動作については従来と同様でよい。遅延挿脱
回路部２において、ビット遅延部２３の遅延量は１フレ
ーム周期Ｔの１／２、またビット遅延部２４の遅延量は
１フレーム周期Ｔの１／４であり、これらの組合せによ
り全体で４つの遅延量０，Ｔ／４，Ｔ／２，３Ｔ／４を
実現できる。

【００２２】システムに電源投入し、又は不図示のシス
テムリセットボタンを押すと、システムリセット信号Ｓ
Ｒが発生し、カウンタ２９、ＦＦ３３及びＦＦ３４がリ
セットされる。カウンタ２９は、その後のクロック信号
ＳＣＫにより周期Ｔで自走し、自局のデータ読出位相
（自フレーム位相）を形成する。その際には、カウンタ
２９が所定のカウント値（例えば自フレーム位相で略３
Ｔ／４−２カウント）になると、デコーダ３０からトリ
ガパルス信号ＴＧＰが発生する。このときＦＦ３３の出
力／Ｑ＝１（ＨＩＧＨレベル）であることにより、該Ｔ
ＧＰの立ち上がりでＦＦ３４の出力Ｑ＝１となり、デコ
ーダ３５が付勢される。即ち、位相調整を行うフェーズ
になる。

【００２３】続くカウント値＝３Ｔ／４−１カウントで
はリセット信号ＲＳが発生し、ＦＦ２７，ＦＦ２８をリ
セットする。次いでカウント値＝３Ｔ／４からＴとな
り、かつ０に戻ってＴ／４−１カウントを行うまでの区
間はウィンド信号ＷＢ＝１である。即ち、ＷＢ＝１の期
間はＴ／２に相当する。次いでカウント値＝Ｔ／４から
Ｔ／２−１カウントを行うまでの区間はウィンド信号Ｗ
Ｃ＝１である。即ち、ＷＣ＝１の期間はＴ／４に相当す
る。そして、ＷＣ＝０になると、その立ち下がりエッジ
でＦＦ３３はセットされ、その後のトリガパルス信号Ｔ
ＧＰによりＦＦ３４はリセットされる。こうして、位相
調整を行うフェーズではリセット信号ＲＳ、ウィンド信
号ＷＢ及びＷＣが夫々１回だけ発生する。

【００２４】ＡＮＤゲート回路２５はセレクタ２２の出
力（遅延挿脱後）のフレームパルス信号ＦＰとウィンド
信号ＷＢとのＡＮＤを取っており、条件を満足するとＦ
Ｆ２７をセットする。セレクタ２１は選択信号Ｓ１＝０
の時は入力のＡ側を選択し、Ｓ１＝１の時は入力のＢ側
を選択する。ＡＮＤゲート回路２６は遅延挿脱後のフレ
ームパルス信号ＦＰとウィンド信号ＷＣとのＡＮＤを取
っており、条件を満足するとＦＦ２８をセットする。セ
レクタ２２はＳ２＝０の時は入力のＡ側を選択し、Ｓ２
＝１の時は入力のＢ側を選択する。

【００２５】こうして、フレームパルス信号ＦＰとウィ
ンド信号ＷＢ，ＷＣとの重なり有無を調べることによ
り、該フレームパルス信号ＦＰがウィンドパルス信号Ｗ
Ｐの略中心（最大マージン位置）にくるように、受信フ
レームに係る信号ＲＤＴ，ＲＦＰの遅延量を調整する。
以下、タイミングチャートを参照して動作を詳細に説明
する。

【００２６】図３〜図５は実施の形態による遅延挿脱回
路の動作タイミングチャート（１）〜（３）である。図
３（Ａ）はＳ１＝０，Ｓ２＝０の状態で受信フレームパ
ルス信号ＲＦＰとウィンド信号ＷＢの前半部とが一致す
る場合を示している。の区間ではＡＮＤゲート回路２
５を満足することにより、Ｓ１＝１となり、受信フレー
ムパルス信号ＲＦＰはＴ／２だけ遅延される。次いで
の区間ではＡＮＤゲート回路２６を満足することによ
り、Ｓ２＝１となり、受信フレームパルス信号ＲＦＰは
更にＴ／４だけ遅延される。トータルの遅延量は３Ｔ／
４である。こうして最終的に得られたフレームパルス信
号ＦＰはウィンドパルス信号ＷＰの略中間点にあること
が分かる。

【００２７】図３（Ｂ）はＳ１＝０，Ｓ２＝０の状態で
受信フレームパルス信号ＲＦＰとウィンド信号ＷＢの後
半部とが一致する場合を示している。の区間ではＡＮ
Ｄゲート回路２５を満足することにより、Ｓ１＝１とな
り、受信フレームパルス信号ＲＦＰはＴ／２だけ遅延さ
れる。次いでの区間ではＡＮＤゲート回路２６を満足
しないことにより、Ｓ２＝０のままである。即ち、受信
フレームパルス信号ＲＦＰはそれ以上は遅延されず、ト
ータルの遅延量はＴ／２である。この場合もフレームパ
ルス信号ＦＰはウィンドパルス信号ＷＰの略中間点にあ
ることが分かる。

【００２８】図４（Ａ）はＳ１＝０，Ｓ２＝０の状態で
受信フレームパルス信号ＲＦＰとウィンド信号ＷＣとが
一致する場合を示している。の区間ではＡＮＤゲート
回路２５を満足しないことにより、Ｓ１＝０のままであ
る。次いでの区間ではＡＮＤゲート回路２６を満足す
ることにより、Ｓ２＝１となり、受信フレームパルス信
号ＲＦＰはＴ／４だけ遅延される。トータルの遅延量は
Ｔ／４である。この場合もフレームパルス信号ＦＰはウ
ィンドパルス信号ＷＰの略中間点にあることが分かる。

【００２９】図４（Ｂ）はＳ１＝０，Ｓ２＝０の状態で
受信フレームパルス信号ＲＦＰとウィンド信号ＷＢ，Ｗ
Ｃとが一致しない場合を示している。の区間ではＡＮ
Ｄゲート回路２５を満足しないことにより、Ｓ１＝０の
ままである。またの区間でもＡＮＤゲート回路２６を
満足しないことにより、Ｓ２＝０のままであり、トータ
ルの遅延量は０である。この場合もフレームパルス信号
ＦＰはウィンドパルス信号ＷＰの略中間点にあることが
分かる。

【００３０】こうして、本実施の形態によれば、受信フ
レームと自フレームとの間に最適マージンの位相関係が
形成される。図２に戻り、ＡＮＤゲート回路３１は遅延
調整後のフレームパルス信号ＦＰとウィンドパルス信号
ＷＰとの間の重なり有無を監視しており、もし重なりを
検出すると、ＦＦ３３を強制リセットする。これによ
り、システムは再度位相調整のフェーズに入る。

【００３１】また、伝送路側との間で何らかの通信エラ
ー（受信断等）が検出されると、システムではアラーム
信号ＡＬＭが発生し、ＦＦ３３を強制リセットする。こ
の場合もシステムは再度位相調整のフェーズに入る。図
５は上記位相調整方法の変形例を示している。図５
（Ａ）はウィンド信号ＷＣがウィンド信号ＷＢより前に
発生する場合を示しており、これは図２のビット遅延部
２３，２４及びそれらの制御を入れ替えた場合に相当す
る。

【００３２】の区間ではＡＮＤゲート回路２５を満足
することにより、Ｓ１＝１となり、受信フレームパルス
信号ＲＦＰはＴ／４だけ遅延される。次いでの区間で
はＡＮＤゲート回路２６を満足することにより、Ｓ２＝
１となり、受信フレームパルス信号ＲＦＰは更にＴ／２
だけ遅延される。トータルの遅延量は３Ｔ／４である。
この場合も遅延挿脱後のフレームパルス信号ＦＰはウィ
ンドパルス信号ＷＰの略中間点にあることが分かる。

【００３３】図５（Ｂ）では、３つのウィンド信号ＷＣ
〜ＷＤが夫々Ｔ／４の信号幅を備えており、これは図２
に遅延量Ｔ／４の３つのビット遅延部を設けた場合に相
当する。の区間ではＡＮＤゲート回路を満足すること
により、Ｓ１＝１となり、受信フレームパルス信号ＲＦ
ＰはＴ／４だけ遅延される。次いでの区間ではＡＮＤ
ゲート回路を満足することにより、Ｓ２＝１となり、受
信フレームパルス信号ＲＦＰは更にＴ／４だけ遅延され
る。次いでの区間ではＡＮＤゲート回路を満足するこ
とにより、Ｓ３＝１となり、受信フレームパルス信号Ｒ
ＦＰは更にＴ／４だけ遅延される。トータルの遅延量は
３Ｔ／４である。この場合もフレームパルス信号ＦＰは
ウィンドパルス信号ＷＰの略中間点にあることが分か
る。

【００３４】こうして、本発明思想を逸脱しない範囲内
で様々な変形例が考えられる。図６は本発明の他の実施
の形態による遅延挿脱回路の構成を示す図で、図におい
て３７はＡＮＤゲート回路（Ａ）、３８はＲ−Ｓタイプ
の３ビットのレジスタ（ＲＥＧ）、３９はＤタイプの５
ビットのレジスタ（ＲＥＧ）、４０は所定の選択信号テ
ーブルを記憶しているＲＯＭ（又はＲＡＭやＥＥＰＲＯ
Ｍ等でも良い）である。

【００３５】この例のデコーダ３５は同一時間幅Ｔ／４
の３つの連続するウィンド信号ＷＢ，ＷＣ，ＷＤを生成
する。ＡＮＤゲート回路３７はウィンド信号ＷＤ中のフ
レームパルス信号ＦＰの有無を検出する。レジスタ３８
は位相調整フェーズのリセット信号ＲＳによりリセット
され、その後のウィンド信号ＷＢ，ＷＣ及びＷＤの各区
間におけるフレームパルス信号ＦＰの有／無の検出結果
を保持する。レジスタ３９にはレジスタ３８の３つの検
出出力と、ＲＯＭ４０の現時点の選択信号Ｓ１，Ｓ２と
が入力れており、これらの入力はウィンド信号ＷＤの立
ち下がりエッジでレジスタ３９にセットされる。そし
て、ＲＯＭ４０はレジスタ３９の出力に従って新たな選
択信号Ｓ１，Ｓ２を読み出す。表１にＲＯＭ４０の変換
論理を示す。

【００３６】

【表１】

【００３７】表１において、〜の欄はウィンド信号
ＷＢ〜ＷＤによる各検出結果を示しており、＝１はＡ
ＮＤゲート回路２５が満足したことを示し、＝０はＡ
ＮＤゲート回路２５が満足しなかったことを示す。，
についても同様である。旧選択Ｓ１，Ｓ２の欄は現時
点の選択信号の状態を表し、新選択Ｓ１，Ｓ２の欄は次
の時点の選択信号の状態を表す。移相分は現時点と次の
時点の受信フレーム位相の変化分を示し、→は位相遅
れ、←は位相進みを表す。以下、タイミングチャートを
参照して動作を詳細に説明する。

【００３８】図７，図８は他の実施の形態による遅延挿
脱回路の動作タイミングチャート（１），（２）であ
る。図７（Ａ）は＝１の場合を示し、表１の項１〜４
に対応する。図７（Ａ）より明らかな通り、＝１を満
足する時は、フレームパルス信号ＦＰの位相を現時点よ
りも３Ｔ／４だけ遅らすか、又はＴ／４だけ進めれば良
い。この進み／遅れの制御は旧選択Ｓ１，Ｓ２の状態に
よって異なる。

【００３９】旧選択Ｓ１＝０，Ｓ２＝０（遅延無し）の
場合は、新選択Ｓ１＝１，Ｓ２＝１となし、ＦＰを現時
点よりも３Ｔ／４だけ遅らせる。旧選択Ｓ１＝０，Ｓ２
＝１（Ｔ／４遅れ）の場合は、新選択Ｓ１＝０，Ｓ２＝
０となし、ＦＰを現時点よりもＴ／４だけ進める。旧選
択Ｓ１＝１，Ｓ２＝０（Ｔ／２遅れ）の場合は、新選択
Ｓ１＝０，Ｓ２＝１となし、結果としてＦＰを現時点よ
りもＴ／４だけ進める。旧選択Ｓ１＝１，Ｓ２＝１（３
Ｔ／４遅れ）の場合は、新選択Ｓ１＝１，Ｓ２＝０とな
し、結果としてＦＰを現時点よりもＴ／４だけ進める。

【００４０】図７（Ｂ）は＝１の場合を示し、表１の
項５〜８に対応する。旧選択Ｓ１＝０，Ｓ２＝０（遅延
無し）の場合は、新選択Ｓ１＝１，Ｓ２＝０となし、Ｆ
Ｐを現時点よりもＴ／２だけ遅らせる。旧選択Ｓ１＝
０，Ｓ２＝１（Ｔ／４遅れ）の場合は、新選択Ｓ１＝
１，Ｓ２＝１となし、ＦＰを現時点よりもＴ／２だけ遅
らせる。旧選択Ｓ１＝１，Ｓ２＝０（Ｔ／２遅れ）の場
合は、新選択Ｓ１＝０，Ｓ２＝０となし、ＦＰを現時点
よりもＴ／２だけ進める。旧選択Ｓ１＝１，Ｓ２＝１
（３Ｔ／４遅れ）の場合は、新選択Ｓ１＝０，Ｓ２＝１
となし、ＦＰを現時点よりもＴ／２だけ進める。

【００４１】図８（Ａ）は＝１の場合を示し、表１の
項９〜１２に対応する。旧選択Ｓ１＝０，Ｓ２＝０（遅
延無し）の場合は、新選択Ｓ１＝０，Ｓ２＝１となし、
ＦＰを現時点よりもＴ／４だけ遅らせる。旧選択Ｓ１＝
０，Ｓ２＝１（Ｔ／４遅れ）の場合は、新選択Ｓ１＝
１，Ｓ２＝０となし、ＦＰを現時点よりもＴ／４だけ遅
らせる。旧選択Ｓ１＝１，Ｓ２＝０（Ｔ／２遅れ）の場
合は、新選択Ｓ１＝１，Ｓ２＝１となし、ＦＰを現時点
よりもＴ／４だけ遅らせる。旧選択Ｓ１＝１，Ｓ２＝１
（３Ｔ／４遅れ）の場合は、新選択Ｓ１＝０，Ｓ２＝０
となし、ＦＰを現時点よりも３Ｔ／４だけ進める。

【００４２】図８（Ｂ）は〜＝０の場合を示し、こ
の場合は新たに位相調整を行う必要は無い。図９は本発
明の応用例を示す図（１）で、データ通信システム（交
換機、中継機、伝送装置等）の一部の構成を示してい
る。図において、２はＬＳＩ化された図２又は図６の遅
延挿脱回路部、６は分離部、７は多重部、８は送信部で
ある。

【００４３】伝送路からの受信フレームは遅延挿脱回路
部２で遅延挿脱を受けてクロック乗換部４に記憶され
る。クロック乗換部４の記憶データは自フレーム位相で
読み出され、分離部６に入力する。分離部６は該入力信
号をチャネル信号ＣＨＤ０〜ＣＨＤｎに分離し、例えば
交換機の場合は不図示の通話路スイッチや加入者回路等
に供給する。一方、多重部７はチャネル信号ＣＨＤ０〜
ＣＨＤｎを自フレームで多重し、送信部８に供給する。

【００４４】図１０は本発明の応用例を示す図（２）
で、リング状ネットワークへの適用例を示している。図
において、２００₁ 〜２００₆ はデータ通信端末装置、
９はバッファメモリ（ＢＦＭ）、１０はＣＰＵ等を含む
データ処理部である。データ通信端末装置２００₁ にお
いて、光伝送路からの受信フレームは遅延挿脱回路部２
で遅延挿脱を受けてバッファメモリ９に記憶される。バ
ッファメモリ９の記憶データは自フレーム位相で読み出
され、送信部８より送信される。

【００４５】データ処理部１０はバッファメモリ９の情
報をモニタし、自局宛の情報はバッファメモリ９より取
り入れてデータ処理し、また他局宛の情報をバッファメ
モリ９の所定のアドレスに書き込む。データ通信端末装
置２００₂ 〜２００₆ についても同様である。一般に、
リング状ネットワークでは伝送路データ（クロック）の
ジッタ、ワンダの発生が著しいため、本発明による遅延
挿脱回路部２を備えることは、ジッタ、ワンダの抑制に
極めて有効である。

【００４６】なお、上記表１は＝１かつ＝１となる
ような状態を含めることにより、一層きめ細かい制御を
実現できる。また、遅延挿脱部１１の数及びその遅延量
は上記に限定されない。ジッタ、ドリフト量等のシステ
ム要求、回路規模、安全領域の範囲、クロック乗換回路
のバッファ量等により任意に決定される。

【００４７】また、比較部１２は自フレームの区間，
と受信フレームのフレーム同期用信号ＲＦＰとを比較
するように構成しても良い。また、本発明が適用される
データ通信システムは有線、無線を問わない。また、上
記本発明に好適なる複数の実施の形態を述べたが、本発
明思想を逸脱しない範囲内で、構成、制御、及びこれら
の組合せの様々な変更が行えることは言うまでも無い。

【００４８】

【発明の効果】以上述べた如く本発明によれば、ジッタ
やドリフト等によりフレーム位相に変動があってもデー
タエラーとなる可能性が少なくなり、データ通信システ
ムの信頼性向上に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の原理を説明する図である。

【図２】本発明の実施の形態による遅延挿脱回路の構成
を示す図である。

【図３】実施の形態による遅延挿脱回路の動作タイミン
グチャート（１）である。

【図４】実施の形態による遅延挿脱回路の動作タイミン
グチャート（２）である。

【図５】実施の形態による遅延挿脱回路の動作タイミン
グチャート（３）である。

【図６】本発明の他の実施の形態による遅延挿脱回路の
構成を示す図である。

【図７】他の実施の形態による遅延挿脱回路の動作タイ
ミングチャート（１）である。

【図８】他の実施の形態による遅延挿脱回路の動作タイ
ミングチャート（２）である。

【図９】本発明の応用例を示す図（１）である。

【図１０】本発明の応用例を示す図（２）である。

【図１１】従来技術を説明する図（１）である。

【図１２】従来技術を説明する図（２）である。

【符号の説明】

１１ 遅延挿脱部 １２ 比較部 １３ 制御部

Claims (8)

【特許請求の範囲】
1. 【請求項１】 タンデムに接続し、受信フレームの遅延
   挿脱を行う遅延量の異なる複数の遅延挿脱部と、 受信フレームと自フレームの位相を比較する比較部と、 比較部の比較結果に基づき受信フレームと自フレーム間
   のマージンを最適化するように各遅延挿脱部の制御を行
   う制御部とを備えることを特徴とする遅延挿脱回路。
2. 【請求項２】 フレーム周期をＴとするときに、各遅延
   挿脱部の遅延挿脱量はＴ／２ⁿ （但し、ｎ＝１，２，
   …）であることを特徴とする請求項１の遅延挿脱回路。
3. 【請求項３】 比較部は自フレームに係る所定の位相を
   分割した各区間に受信フレームのフレーム同期用信号が
   有るか否かを検出することにより位相比較を行うことを
   特徴とする請求項１の遅延挿脱回路。
4. 【請求項４】 比較部は遅延挿脱後のフレーム同期用信
   号を比較の対象となし、かつ制御部は各区間の検出結果
   に基づきその都度対応する遅延挿脱部の制御を行うこと
   を特徴とする請求項３の遅延挿脱回路。
5. 【請求項５】 制御部は各区間の検出結果に基づき対応
   する遅延挿脱部の制御を一斉に行うことを特徴とする請
   求項３の遅延挿脱回路。
6. 【請求項６】 制御部は現フレームの制御信号及び比較
   部の検出結果に基づき次フレームの制御信号を生成する
   ことを特徴とする請求項５の遅延挿脱回路。
7. 【請求項７】 制御部は所定のリセット信号、伝送アラ
   ームの検出信号又は遅延挿脱後のフレーム同期用信号と
   自フレームの所定のウィンド信号との間の一部重なりを
   検出したことにより遅延挿脱制御を行うことを特徴をす
   る請求項１の遅延挿脱回路。
8. 【請求項８】 請求項１の遅延挿脱回路を備えることを
   特徴とするデータ通信装置。