JPH11239121A - ディジタル通信装置 - Google Patents

Abstract

(57)【要約】 【課題】 擬似同期によりフレームの同期が確立し且つ
マルチフレーム同期が確立した場合における同期の復帰
のための回線の断時間を短縮する。 【解決手段】 ＦＡＳＢ検出回路８は、ＦＡＳＢの位相
が相違している場合に擬似同期であると判断して「Ｌ」
のＦＡＳＢ検出パルスを生成する。マルチフレーム同期
外れＡＬＭは、クロックインヒビット保護回路６に与え
られ、ｎフレーム分の保護分を取られた後にマルチフレ
ームＡＬＭのパルスとしてクロックインヒビット回路９
に与えられる。クロックインヒビット回路９は、ＦＡＳ
Ｂ検出パルスが「Ｌ」であり、マルチフレームＡＬＭの
パルスが「Ｈ」である時に、フレーム同期検出回路２に
入力されているクロック信号を１チャンネル分だけイン
ヒビットし、強制的にフレーム同期ＡＬＭを生成させる
と同時にマルチフレーム同期検出回路７のマルチフレー
ムＡＬＭの出力をリセットする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル通信装
置に関し、特に、高速ディジタル信号をフレーム変換、
多重化あるいは分離化して伝送路や局内装置などに伝送
するディジタル通信装置に関するものである。

【０００２】

【従来の技術】高速ディジタル信号のうち、例えば２．
０４８ＭｂｐｓのＰＣＭディジタルデータ（以下「２．
０４８Ｍｂｐｓデータ」と称する）は、図２のように、
１フレームのビット長が２５６ビットである１６マルチ
フレームで構成されている。この２．０４８Ｍｂｐｓデ
ータは、１フレーム中にその特定のビットパターンであ
るＦｒａｍｅ Ａｌｌｉｎｇｍｅｎｔ Ｓｉｇｎａｌ
（「１００１１０１１」；以下「ＦＡＳ］と称す
る。）、Ｆｒａｍｅ Ａｌｌｉｎｇｍｅｎｔ Ｓｉｇｎ
ａｌ Ｂｅｒ（「＊＊０＊＊＊＊＊」；以下「ＦＡＳ
Ｂ」と称する。なお、「＊」は不定である。）という交
番同期信号の８ビットと、Ｍｕｌｔｉ ＦｒａｍｅＳｉ
ｇｎａｌ（「ａａａａ＊＊＊＊」；ここで、「ａａａ
ａ」は１６フレーム毎に「００００」であり、他のフレ
ームではそれ以外であり、＊は不定である。）というマ
ルチフレーム同期信号の８ビットとを有している。

【０００３】そして、非同期状態から同期状態への同期
引き込みハンチングの際には、フレーム同期パターンＦ
ＡＳ、ＦＡＳＢの一致を検出してフレーム同期を確立し
た後に、マルチフレーム同期信号を検出して１６マルチ
フレームの同期を確立する。ここで、従来技術では、同
期確立後は、フレーム同期に関して、ＦＡＳ検出による
フレーム同期の確立状態だけを監視してフレーム同期の
再ハンチングを行っていた。

【０００４】次に、上記の２．０４８Ｍｂｐｓデータ等
を扱う従来のディジタル通信装置を図５に基いて説明す
る。このディジタル通信装置は、図５に示すように、ク
ロック（ＣＬＫ）抽出タンク回路１０１、フレーム同期
検出回路１０２、マルチフレーム同期検出回路１０３、
書き込みアドレス生成回路１０４、読み出しアドレス生
成回路１０５、およびスタティックランダムアクセスメ
モリ（以下「ＳＲＡＭ」と称する）１０６などから構成
されている。

【０００５】クロック抽出タンク回路１０１は、伝送路
の２．０４Ｍｂｐｓデータからクロック信号成分を抽出
するとともに伝送路のクロック信号が断状態になっても
そのクロック信号を維持する。フレーム同期検出回路１
０２は、ＦＡＳ、ＦＡＳＢの一致を検出してフレーム同
期を確立させる。マルチフレーム同期検出回路１０３
は、２．０４Ｍｂｐｓデータのマルチフレーム同期信号
ＭＦＳの一致を検出してマルチフレーム同期を確立す
る。書き込みアドレス生成回路１０４は、フレームアラ
イナのためにＳＲＡＭ１０６にデータを書き込むための
書込用アドレスを生成する。読み出しアドレス生成回路
１０５は、フレームアライナのためにＳＲＡＭ１０６に
データをディジタル通信装置内のクロック信号で読み出
すための読出用アドレスを生成する。

【０００６】図５のディジタル通信装置では、伝送路か
らのデータは、クロック抽出タンク回路１０１とＳＲＡ
Ｍ１０６とに入力される。ＳＲＡＭ１０６は、書き込み
アドレス生成回路１０４から書込用アドレスを受けると
同時に読み出しアドレス生成回路１０５から読出用アド
レスを受けて伝送路のクロック信号からディジタル通信
装置内のクロック信号への乗替え（フレームアライナ）
を行う。書き込みアドレス生成回路１０４は、クロック
抽出タンク回路１０１により抽出されたクロック信号を
受けて伝送路から入力されるデータをＳＲＡＭ１０６に
書き込むための書込用アドレスを生成する。読み出しア
ドレス生成回路１０５は、ディジタル通信装置内のクロ
ック信号を受け、ＳＲＡＭ１０６のデータをディジタル
通信装置内のクロック信号で読み出すための読出用アド
レスを生成する。

【０００７】このディジタル通信装置の場合、伝送路の
クロック信号が回線断等により消失した場合でも、ＳＲ
ＡＭ１０６は、ディジタル通信装置内のクロック信号で
データを読み出すことから、出力データは消失しない。
そして、ディジタル通信装置内のクロック信号に乗り替
えられた出力データは、外部に出力されると同時にマル
チフレームの同期の確立のためにマルチフレーム同期検
出回路１０３にも与えられ、１６マルチフレームの同期
検出が行われる。

【０００８】

【発明が解決しようとする課題】上記の従来のディジタ
ル通信装置は、例えばマイクロ回線において、フェージ
ングが発生し得るようなエラーレートが高いネットワー
クで使用した場合、同期引き込み時にフレーム中のデー
タビットと特定のフレーム同期パターンＦＡＳ、ＦＡＳ
Ｂとが一致してしまうことから、擬似同期（誤同期）に
陥ってしまうことがある。

【０００９】そして、従来のディジタル通信装置では、
同期確立後は、ＦＡＳによるフレーム同期の確立状態だ
けを監視していることから、ＦＡＳによるフレームの同
期が擬似同期により確立した時に偶然にマルチフレーム
が確立された場合、フレーム同期の復帰を行うことがで
きず、人為的に回線を完全に断させる等の手段を講じる
以外に方法がなく、このため、回線の断時間が長くなっ
てしまうという問題があった。

【００１０】本発明は、擬似同期によりフレームの同期
が確立し且つマルチフレーム同期が確立した場合におい
て、同期の復帰のための回線の断時間を短縮することが
できるディジタル通信装置を提供することを課題とす
る。

【００１１】

【課題を解決するための手段】本発明のディジタル通信
装置は、フレーム同期信号およびマルチフレーム同期信
号をそれぞれ含む複数のフレームで構成されたディジタ
ルデータを、フレーム変換、多重化、あるいは分離化し
て伝送するためのディジタル装置であって、前記フレー
ム同期信号を検出してフレーム同期を確立するフレーム
同期確立手段と、前記ディジタルデータ中における前記
フレーム同期信号の位相に合致したタイミングで前記フ
レーム同期信号の論理を監視するフレーム同期信号検出
手段とを有し、前記フレーム同期信号検出手段が、前記
フレーム同期確立時において前記フレーム同期信号の位
相が相違している場合は擬似同期と判断するように構成
されていることを特徴とする。

【００１２】また、本発明のディジタル通信装置は、前
記複数のフレームがマルチフレーム同期信号をそれぞれ
含むものであり、前記マルチフレーム同期信号を検出し
てマルチフレームの同期を検出するマルチフレーム同期
検出手段と、前記擬似同期中に前記マルチフレーム同期
検出手段がマルチフレームの同期を検出したときにフレ
ーム同期の再ハンチングを行わせるための再ハンチング
手段とをさらに有することを特徴とする。

【００１３】さらに、本発明のディジタル通信装置は、
前記ディジタルデータからクロックを抽出するクロック
抽出手段と、前記抽出したクロックのタイミングでデー
タ書き込みアドレスを生成する書込みアドレス生成手段
と、ディジタル通信装置内のクロックのタイミングでデ
ータ読み出しアドレスを生成する読み出しアドレス生成
手段と、前記データ書き込みアドレスで前記ディジタル
データを入力するとともに前記読み出しアドレスで前記
入力したディジタルデータを出力する記憶手段とを有す
ることを特徴とする。

【００１４】

【発明の実施の形態】以下に、本発明の実施の形態を説
明する。図１は、本発明のディジタル通信装置の実施の
一形態を示した構成図である。このディジタル通信装置
は、クロック抽出タンク回路１、フレーム同期検出回路
２、書き込みアドレス生成回路３、読み出しアドレス生
成回路４、ＳＲＡＭ５、クロック（ＣＬＫ）インヒビッ
ト保護回路６、マルチフレーム同期検出回路７、ＦＡＳ
Ｂ検出回路８、クロックインヒビット回路９を含んで構
成される。

【００１５】クロック抽出タンク回路１は、伝送路の
２．０４Ｍｂｐｓデータからクロック信号成分を抽出
し、伝送路のクロック信号が断状態になってもそのクロ
ック信号を維持する機能を有する。フレーム同期検出回
路２は、ＦＡＳ、ＦＡＳＢを監視するとともにこれらＦ
ＡＳ、ＦＡＳＢの一致を検出し、２．０４８Ｍｂｐｓデ
ータのフレーム同期を確立させる。書き込みアドレス生
成回路３は、フレームアライナのために、ＳＲＡＭ５に
データを書き込むための書込用アドレスを、クロック抽
出タンク回路１から入力したクロックより生成する。読
み出しアドレス生成回路４は、フレームアライナのため
に、ディジタル通信装置内のクロック信号からＳＲＡＭ
５のデータの読出用アドレスを生成する。

【００１６】ＳＲＡＭ５は、データの書き込みおよび読
み出しが任意の位相で可能であるものである。また、Ｓ
ＲＡＭ５は、書き込みアドレス生成回路３から書込用ア
ドレスを受領したときに読み出しアドレス生成回路４か
ら読出用アドレスを受領して、伝送路のクロック信号か
らディジタル通信装置内のクロック信号への乗替え、つ
まりフレームアライナを行う。

【００１７】マルチフレーム同期検出回路７は、マルチ
フレーム同期信号ＭＦＳを監視してマルチフレームの同
期を確立する。また、マルチフレーム同期外れＡＬＭ
（アラーム信号）をクロックインヒビット保護回路６に
与える。

【００１８】クロックインヒビット保護回路６は、マル
チフレーム同期外れＡＬＭが生成したときに、インヒビ
ット保護分をｎフレーム分（ｎは引き込み及びハンチン
グのフレーム数より十分に大きい値である）をとり、そ
の出力をマルチフレームＡＬＭとしてクロックインヒビ
ット回路９に与える。

【００１９】ＦＡＳＢ検出回路８は、ＦＡＳＢのタイミ
ングでパルスを生成してこのパルスでＦＡＳＢの論理を
監視する。また、確立した同期が正常な同期であるか擬
似同期であるというフレーム同期確立状態を監視する。

【００２０】クロックインヒビット回路９は、ＦＡＳＢ
検出回路８で検出したＦＡＳＢ検出パルスとクロックイ
ンヒビット保護回路６からのマルチフレームＡＬＭと伝
送路のクロック信号とディジタル通信装置内のクロック
信号と受ける。また、クロックインヒビット回路９は、
擬似同期中にマルチフレームＡＬＭが生成した場合にデ
ィジタル通信装置内のクロック信号で２．０４８ＭＨｚ
の１クロック分のパルスを生成してフレーム同期検出回
路２へ供給しているクロック信号を１チャンネル（８ク
ロック）分だけインヒビットしてフレーム同期検出回路
２に与える。

【００２１】伝送路からのデータは、クロック抽出タン
ク回路１とＦＡＳＢ検出回路８とＳＲＡＭ５とに入力さ
れる。ＦＡＳＢ検出回路８は、データの中のＦＡＳＢの
位相に合致したタイミングパルスを生成してＦＡＳＢを
監視する。そして、フレーム同期の確立時にＦＡＳＢの
位相が相違している場合には擬似同期による同期確立と
判断して「Ｌ（ｌｏｗ ｌｅｖｅｌ）」のＦＡＳＢ検出
パルスをクロックインヒビット回路９に与える。また、
ＦＡＳＢ検出回路８は、フレーム同期の確立時にＦＡＳ
Ｂの位相が一致している場合には正常な同期確立と判断
して「Ｈ（ｈｉｇｈ ｌｅｖｅｌ）」のＦＡＳＢ検出パ
ルスをクロックインヒビット回路９に与える。

【００２２】ＳＲＡＭ５は、書き込みアドレス生成回路
３から書込用アドレスを受けると同時に読み出しアドレ
ス生成回路４から読出用アドレスを受けて伝送路のクロ
ック信号からディジタル通信装置内のクロック信号への
乗替え（フレームアライナ）を行う。

【００２３】書き込みアドレス生成回路３は、クロック
抽出タンク回路１により抽出されたクロック信号を受け
て伝送路から入力されるデータをＳＲＡＭ５に書き込む
ための書込用アドレスを生成する。また、読み出しアド
レス生成回路４は、ディジタル通信装置内のクロック信
号を受けＳＲＡＭ５のデータをディジタル通信装置内の
クロック信号で読み出すための読出用アドレスを生成す
る。

【００２４】以上の構成において、伝送路のクロック信
号が回線断等により消失した場合でも、ＳＲＡＭ５は、
ディジタル通信装置内のクロック信号でデータを読み出
され、このため出力データは消失しない。よって、ディ
ジタル通信装置内のクロック信号に乗り替えられた出力
データは外部に出力されると同時にマルチフレームの同
期の確立のためにマルチフレーム同期検出回路７に与え
られ、１６マルチフレームの同期検出が行われる。

【００２５】この時にマルチフレームの同期外れが生成
した場合に検出したマルチフレーム同期外れＡＬＭは、
クロックインヒビット保護回路６に与えられ、かつ、ｎ
フレーム分の保護分を取られた後にマルチフレームＡＬ
Ｍのパルスとしてクロックインヒビット回路９に与えら
れる。

【００２６】クロックインヒビット回路９は、ＦＡＳＢ
検出パルスが「Ｌ」であり、マルチフレームＡＬＭのパ
ルスが「Ｈ」である時に、フレーム同期検出回路２に入
力されているフレーム同期検出用のクロック信号を１チ
ャンネル（８クロック）分だけインヒビットし、強制的
にフレーム同期ＡＬＭを生成させると同時にマルチフレ
ーム同期検出回路７のマルチフレームＡＬＭの出力をリ
セットして同期の再ハンチングを行わせる。これによ
り、正常な同期を確立することができる。

【００２７】図３に、ディジタル通信装置におけるデー
タ、ＦＡＳＢの検出タイミングに関連する各信号の例を
示した。また、図４に、ディジタル通信装置におけるク
ロックインヒビットのタイミングに関係する各信号の例
を示した。

【００２８】

【発明の効果】以上の説明の通り、本発明のディジタル
通信装置によれば、擬似同期によりフレームの同期が確
立し、且つマルチフレーム同期が確立した場合におい
て、強制的にフレーム同期の再ハンチングを行うこと
で、同期の復帰のための回線の断時間を従来に比べて大
幅に短縮することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態のディジタル通信装置の構
成を示すブロック図である。

【図２】ディジタル通信装置に用いられるデータのフレ
ームフォーマットの説明図である。

【図３】図１のディジタル通信装置におけるＦＡＳＢの
検出タイミングに関係する各信号の例を示した説明図で
ある。

【図４】図１のディジタル通信装置におけるクロックイ
ンヒビットのタイミングに関係する各信号の例を示した
説明図である。

【図５】従来のディジタル通信装置の構成を示すブロッ
ク図である。

【符号の説明】

１ クロック抽出タンク回路 ２ フレーム同期検出回路 ３ 書き込みアドレス生成回路 ４ 読み出しアドレス生成回路 ５ ＳＲＡＭ ６ クロックインヒビット保護回路 ７ マルチフレーム同期検出回路 ８ ＦＡＳＢ検出回路 ９ クロックインヒビット回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フレーム同期信号およびマルチフレーム
   同期信号をそれぞれ含む複数のフレームで構成されたデ
   ィジタルデータを、フレーム変換、多重化、あるいは分
   離化して伝送するためのディジタル装置であって、 前記フレーム同期信号を検出してフレーム同期を確立す
   るフレーム同期確立手段と、 前記ディジタルデータ中における前記フレーム同期信号
   の位相に合致したタイミングで前記フレーム同期信号の
   論理を監視するフレーム同期信号検出手段とを有し、 前記フレーム同期信号検出手段は、前記フレーム同期確
   立時において前記フレーム同期信号の位相が相違してい
   る場合は擬似同期と判断することを特徴とするディジタ
   ル通信装置。
2. 【請求項２】 前記複数のフレームがマルチフレーム同
   期信号をそれぞれ含むものであり、 前記マルチフレーム同期信号を検出してマルチフレーム
   の同期を検出するマルチフレーム同期検出手段と、 前記擬似同期中に前記マルチフレーム同期検出手段がマ
   ルチフレームの同期を検出したときにフレーム同期の再
   ハンチングを行わせるための再ハンチング手段とをさら
   に有することを特徴とする請求項１記載のディジタル通
   信装置。
3. 【請求項３】 前記ディジタルデータからクロックを抽
   出するクロック抽出手段と、 前記抽出したクロックのタイミングでデータ書き込みア
   ドレスを生成する書込みアドレス生成手段と、 ディジタル通信装置内のクロックのタイミングでデータ
   読み出しアドレスを生成する読み出しアドレス生成手段
   と、 前記データ書き込みアドレスで前記ディジタルデータを
   入力するとともに前記読み出しアドレスで前記入力した
   ディジタルデータを出力する記憶手段とを有することを
   特徴とする請求項１または２記載のディジタル通信装
   置。