JPH1065660A - フレーム同期回路 - Google Patents
フレーム同期回路Info
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- JPH1065660A JPH1065660A JP8215565A JP21556596A JPH1065660A JP H1065660 A JPH1065660 A JP H1065660A JP 8215565 A JP8215565 A JP 8215565A JP 21556596 A JP21556596 A JP 21556596A JP H1065660 A JPH1065660 A JP H1065660A
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- JP
- Japan
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- frame synchronization
- synchronization
- frame
- clock
- transmission line
- Prior art date
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 エラーレートの高いネットワークで使用され
る場合にデータエラーによって疑似同期に陥っても自動
的に正常同期を確立する。 【解決手段】 ＦＡＳＢ検出回路２は確立したフレーム
同期が疑似同期であるか否かを監視する。マルチフレー
ム同期検出回路８はＳＲＡＭ４から読出されたデータの
マルチフレーム同期パターンＭＳＦの一致を検出してマ
ルチフレーム同期を確立する。ガードタイマ９はマルチ
フレーム同期検出回路８からのマルチフレーム同期外れ
アラームに対して保護時間をとり、マルチフレームアラ
ームを出力する。強制ハンチング用クロックインヒビッ
ト回路６はＦＡＳＢ検出回路２で疑似同期が検出されか
つガードタイマ９からマルチフレームアラームが入力さ
れると、フレーム同期検出回路７に供給するクロックを
１クロックだけインヒビットして同期再ハンチングを行
わせる。
る場合にデータエラーによって疑似同期に陥っても自動
的に正常同期を確立する。 【解決手段】 ＦＡＳＢ検出回路２は確立したフレーム
同期が疑似同期であるか否かを監視する。マルチフレー
ム同期検出回路８はＳＲＡＭ４から読出されたデータの
マルチフレーム同期パターンＭＳＦの一致を検出してマ
ルチフレーム同期を確立する。ガードタイマ９はマルチ
フレーム同期検出回路８からのマルチフレーム同期外れ
アラームに対して保護時間をとり、マルチフレームアラ
ームを出力する。強制ハンチング用クロックインヒビッ
ト回路６はＦＡＳＢ検出回路２で疑似同期が検出されか
つガードタイマ９からマルチフレームアラームが入力さ
れると、フレーム同期検出回路７に供給するクロックを
１クロックだけインヒビットして同期再ハンチングを行
わせる。
Description
【０００１】
【発明の属する技術分野】本発明はフレーム同期回路に
関し、特に高速ディジタル信号に対してフレーム変換と
多重化と分離化とを行って伝送路及び局内装置に伝送す
るＰＣＭ（Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉｏ
ｎ）ディジタル通信装置におけるフレーム同期回路に関
する。
関し、特に高速ディジタル信号に対してフレーム変換と
多重化と分離化とを行って伝送路及び局内装置に伝送す
るＰＣＭ（Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉｏ
ｎ）ディジタル通信装置におけるフレーム同期回路に関
する。
【０００２】
【従来の技術】２．０４８Ｍｂｐｓ ＰＣＭディジタル
データ（以下、ＰＣＭデータとする）は、図４に示すよ
うに、１マルチフレーム（ＭＵＬＴＩ ＦＲＡＭＥ）が
１６フレームからなり、１フレーム（ＦＲＡＭＥ）は３
２タイムスロット（ＴＩＭＥＳＬＯＴ）×８ビット＝２
５６ビットのビット長のデータからなっている。
データ（以下、ＰＣＭデータとする）は、図４に示すよ
うに、１マルチフレーム（ＭＵＬＴＩ ＦＲＡＭＥ）が
１６フレームからなり、１フレーム（ＦＲＡＭＥ）は３
２タイムスロット（ＴＩＭＥＳＬＯＴ）×８ビット＝２
５６ビットのビット長のデータからなっている。
【０００３】この１フレーム中には特定タイムスロット
にＦＡＳ（Ｆｒａｍｅ Ａｌｉｎｇｍｅｎｔ Ｓｉｇｎ
ａｌ）（「１００１１０１１」）及びＦＡＳＢ（Ｆｒａ
ｍｅＡｌｉｎｇｍｅｎｔ Ｓｉｇｎａｌ Ｂｅｒ）
（「＊＊０＊＊＊＊＊」：＊は不定）という交番同期信
号８ビットと、ＭＳＦ（Ｍｕｌｔｉ Ｆｒａｍｅ Ｓｉ
ｇｎａｌ）（「ａａａａ＊＊＊＊」：＊は不定で、「ａ
ａａａ」は１６フレーム毎に「００００」）というマル
チフレーム同期信号８ビットとを有している。
にＦＡＳ（Ｆｒａｍｅ Ａｌｉｎｇｍｅｎｔ Ｓｉｇｎ
ａｌ）（「１００１１０１１」）及びＦＡＳＢ（Ｆｒａ
ｍｅＡｌｉｎｇｍｅｎｔ Ｓｉｇｎａｌ Ｂｅｒ）
（「＊＊０＊＊＊＊＊」：＊は不定）という交番同期信
号８ビットと、ＭＳＦ（Ｍｕｌｔｉ Ｆｒａｍｅ Ｓｉ
ｇｎａｌ）（「ａａａａ＊＊＊＊」：＊は不定で、「ａ
ａａａ」は１６フレーム毎に「００００」）というマル
チフレーム同期信号８ビットとを有している。
【０００４】ＰＣＭデータに対する非同期状態から同期
状態への同期引き込みハンチング（ｈｕｎｔｉｎｇ）の
際には、まずフレーム同期パターンＦＡＳ，ＦＡＳＢ，
ＦＡＳの一致を検出してフレーム同期を確立した後、マ
ルチフレーム同期パターンＭＳＦを検出してマルチフレ
ーム同期を確立する。
状態への同期引き込みハンチング（ｈｕｎｔｉｎｇ）の
際には、まずフレーム同期パターンＦＡＳ，ＦＡＳＢ，
ＦＡＳの一致を検出してフレーム同期を確立した後、マ
ルチフレーム同期パターンＭＳＦを検出してマルチフレ
ーム同期を確立する。
【０００５】従来、マルチフレーム同期を確立した後の
フレーム同期に関してはフレーム同期パターンＦＡＳの
検出によるフレーム同期の確立状態のみを監視して同期
再ハンチングを行っている。
フレーム同期に関してはフレーム同期パターンＦＡＳの
検出によるフレーム同期の確立状態のみを監視して同期
再ハンチングを行っている。
【０００６】上記のＰＣＭデータでの通信は有線回線の
みで行われており、エラーレートも１０-6以下の低エラ
ーレート回線でしか使用されていない。この場合、エラ
ーレートが瞬時に高くなることもあるが、そのエラーレ
ートの瞬間的な上昇は疑似同期に入り込むような数十ｍ
ｓ〜数百ｍｓの時間だけ継続することがなく、一旦フレ
ーム同期を確立すると、フレーム同期パターンＦＡＳＢ
を検出する必要性がなくなるため、フレーム同期パター
ンＦＡＳの検出によるフレーム同期の確立状態のみを監
視して同期再ハンチングを行っているのである。
みで行われており、エラーレートも１０-6以下の低エラ
ーレート回線でしか使用されていない。この場合、エラ
ーレートが瞬時に高くなることもあるが、そのエラーレ
ートの瞬間的な上昇は疑似同期に入り込むような数十ｍ
ｓ〜数百ｍｓの時間だけ継続することがなく、一旦フレ
ーム同期を確立すると、フレーム同期パターンＦＡＳＢ
を検出する必要性がなくなるため、フレーム同期パター
ンＦＡＳの検出によるフレーム同期の確立状態のみを監
視して同期再ハンチングを行っているのである。
【０００７】上述したフレーム同期の確立を行うフレー
ム同期回路は、図５に示すように、クロック（ＣＬＫ）
抽出タンク回路１１と、フレーム同期検出回路１２と、
書込みアドレス生成回路１３と、ＳＲＡＭ（スタティッ
クランダムアクセスメモリ）１４と、読出しアドレス生
成回路１５と、マルチフレーム同期検出回路１６とから
構成されている。
ム同期回路は、図５に示すように、クロック（ＣＬＫ）
抽出タンク回路１１と、フレーム同期検出回路１２と、
書込みアドレス生成回路１３と、ＳＲＡＭ（スタティッ
クランダムアクセスメモリ）１４と、読出しアドレス生
成回路１５と、マルチフレーム同期検出回路１６とから
構成されている。
【０００８】クロック抽出タンク回路１１は図示せぬ伝
送路のＰＣＭデータからクロック成分を抽出して伝送路
クロックを生成し、伝送路クロックが断状態となっても
生成した伝送路クロックを維持する。フレーム同期検出
回路１２は伝送路のＰＣＭデータのフレーム同期パター
ンＦＡＳ，ＦＡＳＢ，ＦＡＳの一致を検出してフレーム
同期を確立させる。
送路のＰＣＭデータからクロック成分を抽出して伝送路
クロックを生成し、伝送路クロックが断状態となっても
生成した伝送路クロックを維持する。フレーム同期検出
回路１２は伝送路のＰＣＭデータのフレーム同期パター
ンＦＡＳ，ＦＡＳＢ，ＦＡＳの一致を検出してフレーム
同期を確立させる。
【０００９】書込みアドレス生成回路１３は伝送路クロ
ックから装置内クロックへの乗せ替え（フレームアライ
ナ）を行うために伝送路のＰＣＭデータをＳＲＡＭ１４
に伝送路クロックで書込むための書込みアドレスを生成
する。読出しアドレス生成回路１５はＳＲＡＭ１４に書
込まれたデータを装置内クロックで読出すための読出し
アドレスを生成する。
ックから装置内クロックへの乗せ替え（フレームアライ
ナ）を行うために伝送路のＰＣＭデータをＳＲＡＭ１４
に伝送路クロックで書込むための書込みアドレスを生成
する。読出しアドレス生成回路１５はＳＲＡＭ１４に書
込まれたデータを装置内クロックで読出すための読出し
アドレスを生成する。
【００１０】マルチフレーム同期検出回路１６はＳＲＡ
Ｍ１４から読出されたデータのマルチフレーム同期パタ
ーンＭＳＦの一致を検出してマルチフレーム同期を確立
させる。
Ｍ１４から読出されたデータのマルチフレーム同期パタ
ーンＭＳＦの一致を検出してマルチフレーム同期を確立
させる。
【００１１】伝送路から入力したデータはクロック抽出
タンク回路１１に入力されるとともに、ＳＲＡＭ１４に
も入力される。ＳＲＡＭ１４は書込みアドレス生成回路
１３から書込みアドレスを入力すると同時に、読出しア
ドレス生成回路１５から読出しアドレスを入力し、その
データに対する伝送路クロックから装置内クロックへの
乗せ替え（フレームアライナ）を行う。
タンク回路１１に入力されるとともに、ＳＲＡＭ１４に
も入力される。ＳＲＡＭ１４は書込みアドレス生成回路
１３から書込みアドレスを入力すると同時に、読出しア
ドレス生成回路１５から読出しアドレスを入力し、その
データに対する伝送路クロックから装置内クロックへの
乗せ替え（フレームアライナ）を行う。
【００１２】書込みアドレス生成回路１３はクロック抽
出タンク回路１１で抽出したクロックを入力し、伝送路
から入力したデータをＳＲＡＭ１４に書込むためのアド
レスを生成する。また、読出しアドレス生成回路１５は
装置内クロックを入力し、ＳＲＡＭ１４に書込まれたデ
ータを読出すためのアドレスを生成する。
出タンク回路１１で抽出したクロックを入力し、伝送路
から入力したデータをＳＲＡＭ１４に書込むためのアド
レスを生成する。また、読出しアドレス生成回路１５は
装置内クロックを入力し、ＳＲＡＭ１４に書込まれたデ
ータを読出すためのアドレスを生成する。
【００１３】伝送路クロックが回線断等で消失した場合
でも、ＳＲＡＭ１４は装置内クロックでデータを読出す
ので、出力データが消失することはない。ＳＲＡＭ１４
で装置内クロックに乗せ替えられたデータは外部に出力
されるとともに、同時にマルチフレーム同期確立のため
にマルチフレーム同期検出回路１６へ出力され、マルチ
フレームの同期検出が行われる。
でも、ＳＲＡＭ１４は装置内クロックでデータを読出す
ので、出力データが消失することはない。ＳＲＡＭ１４
で装置内クロックに乗せ替えられたデータは外部に出力
されるとともに、同時にマルチフレーム同期確立のため
にマルチフレーム同期検出回路１６へ出力され、マルチ
フレームの同期検出が行われる。
【００１４】
【発明が解決しようとする課題】上述した従来のフレー
ム同期回路では、マイクロ回線を用い、フェージングが
発生し得るようなエラーレートの高いネットワークで使
用される場合、同期引き込み時にフレーム中のデータビ
ットと特定のフレーム同期パターンＦＡＳ，ＦＡＳＢと
が一致してしまい、疑似同期に陥ってしまうことがあ
る。
ム同期回路では、マイクロ回線を用い、フェージングが
発生し得るようなエラーレートの高いネットワークで使
用される場合、同期引き込み時にフレーム中のデータビ
ットと特定のフレーム同期パターンＦＡＳ，ＦＡＳＢと
が一致してしまい、疑似同期に陥ってしまうことがあ
る。
【００１５】このような場合、フレーム同期回路ではマ
ルチフレーム同期を確立した後にフレーム同期パターン
ＦＡＳによるフレーム同期の確立状態のみを監視してい
るので、フレーム同期パターンＦＡＳによるフレーム同
期が誤同期によって確立した時に偶然にマルチフレーム
同期が確立されると、フレーム同期を復帰する手段がな
く、人手によって回線を完全に断とする等の方法を講じ
る以外にフレーム同期を復帰することができない。
ルチフレーム同期を確立した後にフレーム同期パターン
ＦＡＳによるフレーム同期の確立状態のみを監視してい
るので、フレーム同期パターンＦＡＳによるフレーム同
期が誤同期によって確立した時に偶然にマルチフレーム
同期が確立されると、フレーム同期を復帰する手段がな
く、人手によって回線を完全に断とする等の方法を講じ
る以外にフレーム同期を復帰することができない。
【００１６】そこで、本発明の目的は上記の問題点を解
消し、エラーレートの高いネットワークで使用される場
合にデータエラーによって疑似同期に陥っても自動的に
正常同期を確立することができるフレーム同期回路を提
供することにある。
消し、エラーレートの高いネットワークで使用される場
合にデータエラーによって疑似同期に陥っても自動的に
正常同期を確立することができるフレーム同期回路を提
供することにある。
【００１７】
【課題を解決するための手段】本発明によるフレーム同
期回路は、伝送データに予め付加されかつ交番の第１及
び第２のフレーム同期パターン及びマルチフレーム同期
パターンを夫々検出してマルチフレーム同期を確立した
後に前記第１のフレーム同期パターンの検出によりフレ
ーム同期の確立状態を監視して同期再ハンチングを行う
フレーム同期回路であって、前記フレーム同期が疑似同
期か否かを検出する検出手段と、前記マルチフレーム同
期パターンの検出により前記マルチフレーム同期の確立
状態を監視する監視手段と、前記検出手段で前記疑似同
期が検出されかつ前記監視手段でマルチフレーム同期外
れが検出された時に予め設定された一定時間後に前記フ
レーム同期を強制的に外して前記同期再ハンチングを行
わせる手段とを具備している。
期回路は、伝送データに予め付加されかつ交番の第１及
び第２のフレーム同期パターン及びマルチフレーム同期
パターンを夫々検出してマルチフレーム同期を確立した
後に前記第１のフレーム同期パターンの検出によりフレ
ーム同期の確立状態を監視して同期再ハンチングを行う
フレーム同期回路であって、前記フレーム同期が疑似同
期か否かを検出する検出手段と、前記マルチフレーム同
期パターンの検出により前記マルチフレーム同期の確立
状態を監視する監視手段と、前記検出手段で前記疑似同
期が検出されかつ前記監視手段でマルチフレーム同期外
れが検出された時に予め設定された一定時間後に前記フ
レーム同期を強制的に外して前記同期再ハンチングを行
わせる手段とを具備している。
【００１８】本発明による他のフレーム同期回路は、伝
送路から入力される伝送路データからクロック成分を抽
出して伝送路クロックを生成するクロック抽出タンク回
路と、前記伝送路データに予め付加されかつ交番の第１
及び第２のフレーム同期パターンを監視して前記伝送路
データのフレーム同期を確立しかつマルチフレーム同期
を確立した後に前記第１のフレーム同期パターンの検出
によりフレーム同期の確立状態を監視してフレーム同期
再ハンチングを行うフレーム同期手段と、前記伝送路デ
ータを一時記憶して前記伝送路データに対して前記伝送
路クロックと装置内クロックとの乗せ替えを行うための
記憶手段と、前記記憶手段に一時記憶された前記伝送路
データに予め付加されたマルチフレーム同期パターンを
監視して前記伝送路データのマルチフレーム同期を確立
するマルチフレーム同期手段と、前記マルチフレーム同
期手段でマルチフレーム同期外れが検出された時にその
検出信号を予め設定された一定時間遅らせて出力するガ
ードタイマと、前記第２のフレーム同期パターンの論理
を監視して前記フレーム同期手段で確立された前記フレ
ーム同期が疑似同期であるか否かを検出する疑似同期検
出手段と、前記疑似同期検出手段で前記疑似同期が検出
されかつ前記ガードタイマから前記検出信号が入力され
た時に前記クロック抽出タンク回路から前記フレーム同
期手段への前記伝送路クロックを１クロックだけ抑止す
る抑止手段とを備えている。
送路から入力される伝送路データからクロック成分を抽
出して伝送路クロックを生成するクロック抽出タンク回
路と、前記伝送路データに予め付加されかつ交番の第１
及び第２のフレーム同期パターンを監視して前記伝送路
データのフレーム同期を確立しかつマルチフレーム同期
を確立した後に前記第１のフレーム同期パターンの検出
によりフレーム同期の確立状態を監視してフレーム同期
再ハンチングを行うフレーム同期手段と、前記伝送路デ
ータを一時記憶して前記伝送路データに対して前記伝送
路クロックと装置内クロックとの乗せ替えを行うための
記憶手段と、前記記憶手段に一時記憶された前記伝送路
データに予め付加されたマルチフレーム同期パターンを
監視して前記伝送路データのマルチフレーム同期を確立
するマルチフレーム同期手段と、前記マルチフレーム同
期手段でマルチフレーム同期外れが検出された時にその
検出信号を予め設定された一定時間遅らせて出力するガ
ードタイマと、前記第２のフレーム同期パターンの論理
を監視して前記フレーム同期手段で確立された前記フレ
ーム同期が疑似同期であるか否かを検出する疑似同期検
出手段と、前記疑似同期検出手段で前記疑似同期が検出
されかつ前記ガードタイマから前記検出信号が入力され
た時に前記クロック抽出タンク回路から前記フレーム同
期手段への前記伝送路クロックを１クロックだけ抑止す
る抑止手段とを備えている。
【００１９】上記の如く、フレーム同期が誤同期によっ
て確立した後に偶然にマルチフレーム同期が確立して疑
似同期に陥った時、一定時間の保護時間を見てフレーム
同期を強制的に外し、同期再ハンチングを行わせること
で、自動的に正常同期を確立することができ、疑似同期
に陥った時の回線断時間を短縮することが可能となる。
て確立した後に偶然にマルチフレーム同期が確立して疑
似同期に陥った時、一定時間の保護時間を見てフレーム
同期を強制的に外し、同期再ハンチングを行わせること
で、自動的に正常同期を確立することができ、疑似同期
に陥った時の回線断時間を短縮することが可能となる。
【００２０】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例の構
成を示すブロック図である。図において、本発明の一実
施例によるフレーム同期回路はクロック（ＣＬＫ）抽出
タンク回路１と、ＦＡＳＢ（Ｆｒａｍｅ Ａｌｉｎｇｍ
ｅｎｔ Ｓｉｇｎａｌ Ｂｅｒ）検出回路２と、書込み
アドレス生成回路３と、ＳＲＡＭ（スタティックランダ
ムアクセスメモリ）４と、読出しアドレス生成回路５
と、強制ハンチング用クロック（ＣＬＫ）インヒビット
回路６と、フレーム同期検出回路７と、マルチフレーム
同期検出回路８と、ガードタイマ９とから構成されてい
る。
図面を参照して説明する。図１は本発明の一実施例の構
成を示すブロック図である。図において、本発明の一実
施例によるフレーム同期回路はクロック（ＣＬＫ）抽出
タンク回路１と、ＦＡＳＢ（Ｆｒａｍｅ Ａｌｉｎｇｍ
ｅｎｔ Ｓｉｇｎａｌ Ｂｅｒ）検出回路２と、書込み
アドレス生成回路３と、ＳＲＡＭ（スタティックランダ
ムアクセスメモリ）４と、読出しアドレス生成回路５
と、強制ハンチング用クロック（ＣＬＫ）インヒビット
回路６と、フレーム同期検出回路７と、マルチフレーム
同期検出回路８と、ガードタイマ９とから構成されてい
る。
【００２１】クロック抽出タンク回路１は図示せぬ伝送
路の２．０４８Ｍｂｐｓ ＰＣＭディジタルデータ（以
下、ＰＣＭデータとする）からクロック成分を抽出して
伝送路クロックを生成し、伝送路クロックが断状態とな
っても生成した伝送路クロックを維持する。
路の２．０４８Ｍｂｐｓ ＰＣＭディジタルデータ（以
下、ＰＣＭデータとする）からクロック成分を抽出して
伝送路クロックを生成し、伝送路クロックが断状態とな
っても生成した伝送路クロックを維持する。
【００２２】ＦＡＳＢ検出回路２はフレーム同期パター
ンＦＡＳＢ（「＊＊０＊＊＊＊＊」：＊は不定）のタイ
ミングでパルスを生成し、そのパルスでフレーム同期パ
ターンＦＡＳＢの論理を監視し、確立したフレーム同期
が正常な同期であるか、あるいは疑似同期であるかとい
うフレーム同期の確立状態を監視する。
ンＦＡＳＢ（「＊＊０＊＊＊＊＊」：＊は不定）のタイ
ミングでパルスを生成し、そのパルスでフレーム同期パ
ターンＦＡＳＢの論理を監視し、確立したフレーム同期
が正常な同期であるか、あるいは疑似同期であるかとい
うフレーム同期の確立状態を監視する。
【００２３】書込みアドレス生成回路３は伝送路クロッ
クから装置内クロックへの乗せ替え（フレームアライ
ナ）を行うために伝送路のＰＣＭデータをＳＲＡＭ４に
伝送路クロックで書込むための書込みアドレスを、クロ
ック抽出タンク回路１から入力した伝送路クロックで生
成する。読出しアドレス生成回路５はＳＲＡＭ４に書込
まれたデータを装置内クロックで読出すための読出しア
ドレスを、図示せぬ装置内から入力した装置内クロック
で生成する。
クから装置内クロックへの乗せ替え（フレームアライ
ナ）を行うために伝送路のＰＣＭデータをＳＲＡＭ４に
伝送路クロックで書込むための書込みアドレスを、クロ
ック抽出タンク回路１から入力した伝送路クロックで生
成する。読出しアドレス生成回路５はＳＲＡＭ４に書込
まれたデータを装置内クロックで読出すための読出しア
ドレスを、図示せぬ装置内から入力した装置内クロック
で生成する。
【００２４】ＳＲＡＭ４はＰＣＭデータの書込み及び読
出しが夫々任意の位相で可能な伝送路クロックと装置内
クロックとの乗せ替えを行うため、書込みアドレスと読
出しアドレスとを書込みアドレス生成回路３及び読出し
アドレス生成回路５から入力する。
出しが夫々任意の位相で可能な伝送路クロックと装置内
クロックとの乗せ替えを行うため、書込みアドレスと読
出しアドレスとを書込みアドレス生成回路３及び読出し
アドレス生成回路５から入力する。
【００２５】フレーム同期検出回路７は伝送路のＰＣＭ
データのフレーム同期パターンＦＡＳ（Ｆｒａｍｅ Ａ
ｌｉｎｇｍｅｎｔ Ｓｉｇｎａｌ）（「１００１１０１
１」），ＦＡＳＢ，ＦＡＳの一致を検出してフレーム同
期を確立させる。マルチフレーム同期検出回路８はＳＲ
ＡＭ４から読出されたデータのマルチフレーム同期パタ
ーンＭＳＦの一致を検出してマルチフレーム同期を確立
し、マルチフレーム同期外れを検出するとマルチフレー
ム同期外れアラームをガードタイマ９に出力する。
データのフレーム同期パターンＦＡＳ（Ｆｒａｍｅ Ａ
ｌｉｎｇｍｅｎｔ Ｓｉｇｎａｌ）（「１００１１０１
１」），ＦＡＳＢ，ＦＡＳの一致を検出してフレーム同
期を確立させる。マルチフレーム同期検出回路８はＳＲ
ＡＭ４から読出されたデータのマルチフレーム同期パタ
ーンＭＳＦの一致を検出してマルチフレーム同期を確立
し、マルチフレーム同期外れを検出するとマルチフレー
ム同期外れアラームをガードタイマ９に出力する。
【００２６】ガードタイマ９はマルチフレーム同期検出
回路８からマルチフレーム同期外れアラームが入力され
ると、予め設定された一定時間（Ｔ秒間）を保護時間と
してとり、そのマルチフレーム同期外れアラームをマル
チフレームアラームとして強制ハンチング用クロックイ
ンヒビット回路６に出力する。
回路８からマルチフレーム同期外れアラームが入力され
ると、予め設定された一定時間（Ｔ秒間）を保護時間と
してとり、そのマルチフレーム同期外れアラームをマル
チフレームアラームとして強制ハンチング用クロックイ
ンヒビット回路６に出力する。
【００２７】強制ハンチング用クロックインヒビット回
路６はＦＡＳＢ検出回路２で検出されたＦＡＳＢ検出パ
ルスとガードタイマ９から出力されたマルチフレームア
ラームと伝送路クロック及び装置内クロックとを入力
し、疑似同期中にマルチフレーム同期アラームが発生す
ると、装置内クロックで２．０４８ＭＨｚ１クロック分
のパルスを生成し、フレーム同期検出回路７に供給して
いるクロックを１クロックだけインヒビット（抑止）す
る。
路６はＦＡＳＢ検出回路２で検出されたＦＡＳＢ検出パ
ルスとガードタイマ９から出力されたマルチフレームア
ラームと伝送路クロック及び装置内クロックとを入力
し、疑似同期中にマルチフレーム同期アラームが発生す
ると、装置内クロックで２．０４８ＭＨｚ１クロック分
のパルスを生成し、フレーム同期検出回路７に供給して
いるクロックを１クロックだけインヒビット（抑止）す
る。
【００２８】図２は図１のＦＡＳＢ検出回路２における
ＦＡＳＢ検出タイミングを示すタイミングチャートであ
り、図３は図１の強制ハンチング用クロックインヒビッ
ト回路６によるクロックインヒビットのタイミングを示
すタイミングチャートである。これら図１〜図３を用い
て本発明の一実施例の動作について説明する。
ＦＡＳＢ検出タイミングを示すタイミングチャートであ
り、図３は図１の強制ハンチング用クロックインヒビッ
ト回路６によるクロックインヒビットのタイミングを示
すタイミングチャートである。これら図１〜図３を用い
て本発明の一実施例の動作について説明する。
【００２９】伝送路から入力したデータはクロック抽出
タンク回路１に入力されるとともに、ＦＡＳＢ検出回路
２とＳＲＡＭ４とフレーム同期検出回路７とに夫々入力
される。
タンク回路１に入力されるとともに、ＦＡＳＢ検出回路
２とＳＲＡＭ４とフレーム同期検出回路７とに夫々入力
される。
【００３０】ＦＡＳＢ検出回路２では入力されたデータ
中のフレーム同期パターンＦＡＳＢの位相に合致したタ
イミングパルスを生成してフレーム同期パターンＦＡＳ
Ｂを監視する。ＦＡＳＢ検出回路２はフレーム同期が確
立した時にフレーム同期パターンＦＡＳＢの位相が一致
している場合、正常なフレーム同期確立と判断してハイ
レベル（「Ｈ」）のＦＡＳＢ検出パルスを強制ハンチン
グ用クロックインヒビット回路６に出力する。
中のフレーム同期パターンＦＡＳＢの位相に合致したタ
イミングパルスを生成してフレーム同期パターンＦＡＳ
Ｂを監視する。ＦＡＳＢ検出回路２はフレーム同期が確
立した時にフレーム同期パターンＦＡＳＢの位相が一致
している場合、正常なフレーム同期確立と判断してハイ
レベル（「Ｈ」）のＦＡＳＢ検出パルスを強制ハンチン
グ用クロックインヒビット回路６に出力する。
【００３１】また、ＦＡＳＢ検出回路２はフレーム同期
が確立した時にフレーム同期パターンＦＡＳＢの位相が
相違している場合、疑似同期によるフレーム同期確立と
判断してロウレベル（「Ｌ」）のＦＡＳＢ検出パルスを
強制ハンチング用クロックインヒビット回路６に出力す
る。
が確立した時にフレーム同期パターンＦＡＳＢの位相が
相違している場合、疑似同期によるフレーム同期確立と
判断してロウレベル（「Ｌ」）のＦＡＳＢ検出パルスを
強制ハンチング用クロックインヒビット回路６に出力す
る。
【００３２】ＳＲＡＭ４は書込みアドレス生成回路３か
ら書込みアドレスを入力すると同時に、読出しアドレス
生成回路５から読出しアドレスを入力し、伝送路から入
力されたデータを装置内クロックに乗せ替えている。こ
の時、伝送路クロックが回線断等で消失した場合でも、
ＳＲＡＭ４からは以前に書込まれたデータが装置内クロ
ックで読出されるので、出力データが消失することはな
く、装置内クロックにのせ替えられた出力データは外部
に出力されるとともに、マルチフレーム同期確立のため
にマルチフレーム同期検出回路８に出力され、マルチフ
レームの同期検出が行われる。
ら書込みアドレスを入力すると同時に、読出しアドレス
生成回路５から読出しアドレスを入力し、伝送路から入
力されたデータを装置内クロックに乗せ替えている。こ
の時、伝送路クロックが回線断等で消失した場合でも、
ＳＲＡＭ４からは以前に書込まれたデータが装置内クロ
ックで読出されるので、出力データが消失することはな
く、装置内クロックにのせ替えられた出力データは外部
に出力されるとともに、マルチフレーム同期確立のため
にマルチフレーム同期検出回路８に出力され、マルチフ
レームの同期検出が行われる。
【００３３】書込みアドレス生成回路３はクロック抽出
タンク回路１で抽出したクロックを入力し、伝送路から
入力したデータをＳＲＡＭ４に書込むためのアドレスを
生成する。また、読出しアドレス生成回路５は装置内ク
ロックを入力し、ＳＲＡＭ４に書込まれたデータを読出
すためのアドレスを生成する。
タンク回路１で抽出したクロックを入力し、伝送路から
入力したデータをＳＲＡＭ４に書込むためのアドレスを
生成する。また、読出しアドレス生成回路５は装置内ク
ロックを入力し、ＳＲＡＭ４に書込まれたデータを読出
すためのアドレスを生成する。
【００３４】このマルチフレームの同期検出が行われて
いる時にマルチフレーム同期外れが発生すると、マルチ
フレーム同期検出回路８で検出されたマルチフレーム同
期外れアラームがガードタイマ９に入力され、ガードタ
イマ９でＴ秒間のガードがとられた後にマルチフレーム
アラームとして強制ハンチング用クロックインヒビット
回路６に出力される。
いる時にマルチフレーム同期外れが発生すると、マルチ
フレーム同期検出回路８で検出されたマルチフレーム同
期外れアラームがガードタイマ９に入力され、ガードタ
イマ９でＴ秒間のガードがとられた後にマルチフレーム
アラームとして強制ハンチング用クロックインヒビット
回路６に出力される。
【００３５】強制ハンチング用クロックインヒビット回
路６ではＦＡＳＢ検出回路２からのＦＡＳＢ検出パルス
がロウレベルで、ガードタイマ９からのマルチフレーム
アラームがハイレベル（「Ｈ」）の時、フレーム同期検
出回路７に供給しているクロックを１クロックだけイン
ヒビットし、強制的にフレーム同期アラームを発生させ
ると同時に、マルチフレーム同期検出回路８のマルチフ
レーム同期外れアラーム出力をリセットして同期再ハン
チングを行わせ、正常なフレーム同期を確立する。
路６ではＦＡＳＢ検出回路２からのＦＡＳＢ検出パルス
がロウレベルで、ガードタイマ９からのマルチフレーム
アラームがハイレベル（「Ｈ」）の時、フレーム同期検
出回路７に供給しているクロックを１クロックだけイン
ヒビットし、強制的にフレーム同期アラームを発生させ
ると同時に、マルチフレーム同期検出回路８のマルチフ
レーム同期外れアラーム出力をリセットして同期再ハン
チングを行わせ、正常なフレーム同期を確立する。
【００３６】このように、フレーム同期が誤同期によっ
て確立した後に偶然にマルチフレーム同期が確立して疑
似同期に陥った時、ガードタイマ９で一定時間の保護時
間を見てから強制ハンチング用クロックインヒビット回
路６でフレーム同期検出回路７に供給するクロックを１
クロックだけインヒビットしてフレーム同期を強制的に
外し、同期再ハンチングを行わせることによって、自動
的に正常同期を確立することができ、疑似同期に陥った
時の回線断時間を短縮することができる。
て確立した後に偶然にマルチフレーム同期が確立して疑
似同期に陥った時、ガードタイマ９で一定時間の保護時
間を見てから強制ハンチング用クロックインヒビット回
路６でフレーム同期検出回路７に供給するクロックを１
クロックだけインヒビットしてフレーム同期を強制的に
外し、同期再ハンチングを行わせることによって、自動
的に正常同期を確立することができ、疑似同期に陥った
時の回線断時間を短縮することができる。
【００３７】
【発明の効果】以上説明したように本発明によれば、伝
送データに予め付加されかつ交番の第１及び第２のフレ
ーム同期パターン及びマルチフレーム同期パターンを夫
々検出してマルチフレーム同期を確立した後に第１のフ
レーム同期パターンの検出によりフレーム同期の確立状
態を監視して同期再ハンチングを行うフレーム同期回路
において、疑似同期が検出されかつマルチフレーム同期
外れが検出された時に予め設定された一定時間後にフレ
ーム同期を強制的に外して同期再ハンチングを行わせる
ことによって、エラーレートの高いネットワークで使用
される場合にデータエラーによって疑似同期に陥っても
自動的に正常同期を確立することができるという効果が
ある。
送データに予め付加されかつ交番の第１及び第２のフレ
ーム同期パターン及びマルチフレーム同期パターンを夫
々検出してマルチフレーム同期を確立した後に第１のフ
レーム同期パターンの検出によりフレーム同期の確立状
態を監視して同期再ハンチングを行うフレーム同期回路
において、疑似同期が検出されかつマルチフレーム同期
外れが検出された時に予め設定された一定時間後にフレ
ーム同期を強制的に外して同期再ハンチングを行わせる
ことによって、エラーレートの高いネットワークで使用
される場合にデータエラーによって疑似同期に陥っても
自動的に正常同期を確立することができるという効果が
ある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１のＦＡＳＢ検出回路におけるＦＡＳＢ検出
タイミングを示すタイミングチャートである。
タイミングを示すタイミングチャートである。
【図３】図１の強制ハンチング用クロックインヒビット
回路によるクロックインヒビットのタイミングを示すタ
イミングチャートである。
回路によるクロックインヒビットのタイミングを示すタ
イミングチャートである。
【図４】２．０４８Ｍｂｐｓ ＰＣＭディジタルデータ
のフレームフォーマットを示す図である。
のフレームフォーマットを示す図である。
【図５】従来例の構成を示すブロック図である。
１ クロック抽出タンク回路 ２ ＦＡＳＢ検出回路 ３ 書込みアドレス生成回路 ４ ＳＲＡＭ ５ 読出しアドレス生成回路 ６ 強制ハンチング用クロックインヒビット回路 ７ フレーム同期検出回路 ８ マルチフレーム同期検出回路 ９ ガードタイマ
Claims (3)
- 【請求項１】 伝送データに予め付加されかつ交番の第
１及び第２のフレーム同期パターン及びマルチフレーム
同期パターンを夫々検出してマルチフレーム同期を確立
した後に前記第１のフレーム同期パターンの検出により
フレーム同期の確立状態を監視して同期再ハンチングを
行うフレーム同期回路であって、前記フレーム同期が疑
似同期か否かを検出する検出手段と、前記マルチフレー
ム同期パターンの検出により前記マルチフレーム同期の
確立状態を監視する監視手段と、前記検出手段で前記疑
似同期が検出されかつ前記監視手段でマルチフレーム同
期外れが検出された時に予め設定された一定時間後に前
記フレーム同期を強制的に外して前記同期再ハンチング
を行わせる手段とを有することを特徴とするフレーム同
期回路。 - 【請求項２】 前記検出手段は、前記第２のフレーム同
期パターンの論理を監視して前記フレーム同期が疑似同
期か否かを検出するよう構成したことを特徴とする請求
項１記載のフレーム同期回路。 - 【請求項３】 伝送路から入力される伝送路データから
クロック成分を抽出して伝送路クロックを生成するクロ
ック抽出タンク回路と、前記伝送路データに予め付加さ
れかつ交番の第１及び第２のフレーム同期パターンを監
視して前記伝送路データのフレーム同期を確立しかつマ
ルチフレーム同期を確立した後に前記第１のフレーム同
期パターンの検出によりフレーム同期の確立状態を監視
してフレーム同期再ハンチングを行うフレーム同期手段
と、前記伝送路データを一時記憶して前記伝送路データ
に対して前記伝送路クロックと装置内クロックとの乗せ
替えを行うための記憶手段と、前記記憶手段に一時記憶
された前記伝送路データに予め付加されたマルチフレー
ム同期パターンを監視して前記伝送路データのマルチフ
レーム同期を確立するマルチフレーム同期手段と、前記
マルチフレーム同期手段でマルチフレーム同期外れが検
出された時にその検出信号を予め設定された一定時間遅
らせて出力するガードタイマと、前記第２のフレーム同
期パターンの論理を監視して前記フレーム同期手段で確
立された前記フレーム同期が疑似同期であるか否かを検
出する疑似同期検出手段と、前記疑似同期検出手段で前
記疑似同期が検出されかつ前記ガードタイマから前記検
出信号が入力された時に前記クロック抽出タンク回路か
ら前記フレーム同期手段への前記伝送路クロックを１ク
ロックだけ抑止する抑止手段とを有することを特徴とす
るフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8215565A JPH1065660A (ja) | 1996-08-15 | 1996-08-15 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8215565A JPH1065660A (ja) | 1996-08-15 | 1996-08-15 | フレーム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065660A true JPH1065660A (ja) | 1998-03-06 |
Family
ID=16674544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8215565A Withdrawn JPH1065660A (ja) | 1996-08-15 | 1996-08-15 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065660A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317810B1 (ko) * | 1998-12-31 | 2001-12-22 | 서평원 | 디지털 계위 구조의 리프레머 및 프레임 손실 검사 장치 |
| KR100489214B1 (ko) * | 2002-10-10 | 2005-05-17 | 한국전자통신연구원 | 데이터 열의 동기 이탈 판정 장치 및 방법 |
| KR100516915B1 (ko) * | 2002-10-10 | 2005-09-26 | 한국전자통신연구원 | 다중 프레임 동기이탈 검출 장치 및 방법 |
| JP2007088821A (ja) * | 2005-09-22 | 2007-04-05 | Oki Electric Ind Co Ltd | ディジタル信号伝送インタフェース回路とそのループ切り替え方法 |
-
1996
- 1996-08-15 JP JP8215565A patent/JPH1065660A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317810B1 (ko) * | 1998-12-31 | 2001-12-22 | 서평원 | 디지털 계위 구조의 리프레머 및 프레임 손실 검사 장치 |
| KR100489214B1 (ko) * | 2002-10-10 | 2005-05-17 | 한국전자통신연구원 | 데이터 열의 동기 이탈 판정 장치 및 방법 |
| KR100516915B1 (ko) * | 2002-10-10 | 2005-09-26 | 한국전자통신연구원 | 다중 프레임 동기이탈 검출 장치 및 방법 |
| JP2007088821A (ja) * | 2005-09-22 | 2007-04-05 | Oki Electric Ind Co Ltd | ディジタル信号伝送インタフェース回路とそのループ切り替え方法 |
| JP4658759B2 (ja) * | 2005-09-22 | 2011-03-23 | 沖電気工業株式会社 | ディジタル信号伝送インタフェース回路とそのループ切り替え方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |