JPH0327636A - プレジオクロナスバッファ装置 - Google Patents
プレジオクロナスバッファ装置Info
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- JPH0327636A JPH0327636A JP1160915A JP16091589A JPH0327636A JP H0327636 A JPH0327636 A JP H0327636A JP 1160915 A JP1160915 A JP 1160915A JP 16091589 A JP16091589 A JP 16091589A JP H0327636 A JPH0327636 A JP H0327636A
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- 238000000605 extraction Methods 0.000 claims abstract description 7
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 239000000284 extract Substances 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明による同期回路は，２つの異なったクロックに同
期しているデータの乗り換えを行なうプレジオクロナス
同期回路に関する。
期しているデータの乗り換えを行なうプレジオクロナス
同期回路に関する。
［従来の技術コ
従来この種の回路は，フレーム同期ビットのみを想定し
たデータのスリップを行なうのが一般的であった。
たデータのスリップを行なうのが一般的であった。
また，マルチフレーム同期ビットを想定したデータのス
リップも行なわれているが，特定のタイムスロット以外
にマルチフレーム同期ビットが挿入された場合は，対応
出来ない回路がほとんどである。
リップも行なわれているが，特定のタイムスロット以外
にマルチフレーム同期ビットが挿入された場合は，対応
出来ない回路がほとんどである。
［発明が解決しようとする課題］
従来の技術は下記２つの欠点がある。
１）フレーム同期ビットのみのスリップを行なうとマル
チフレーム同期が外れる。
チフレーム同期が外れる。
２）マルチフレーム同期を含むデータのスリップはマル
チフレームを構成するＰＣＭデータとマルチフレーム同
期ビットのすべてを必要とするため，ＲＡＭ容量とデー
タ遅延時間の増加を招きデータの不連続性も大きくなる
。
チフレームを構成するＰＣＭデータとマルチフレーム同
期ビットのすべてを必要とするため，ＲＡＭ容量とデー
タ遅延時間の増加を招きデータの不連続性も大きくなる
。
［課題を解決するための手段］
本発明によれば，フレーム同期ビット情報とマルチフレ
ーム同期ビット情報とを含むＰＣＭ信号１を入力するプ
レジオクロナスバッファ装置において，前記ＰＣ．Ｍ信
号１を格納するＲＡＭＩＯＯと，前記ＰＣＭ信号１を受
け，フレーム同期信号１０を出力するフレーム同期回路
１０１と，前記ＰＣＭ信号１を受け，クロック信号１１
を出力するクロック抽出回路１０２と，前記フレーム同
期信号１０と前記クロック信号１１とを受け，前記クロ
ック信号１１に基づいて歩進し，前記フレーム同期信号
１０により制御され，フレームカウンタとしてＲＡＭ書
き込みアドレス信号１２を出力するＲＡＭ！き込みカウ
ンタ２００とを含むＲＡＭ書き込み側手段と，読みだし
側クロック信号２３を発生するクロック発生器４００と
，前記読みだし側クロツク信号２３を受け，前記ＲＡＭ
ＩＯ０の読みだしアドレス信号２０を出力するＲＡＭ読
みだしカウンタ２０２と，前記読みだしアドレス信号２
０に基づいて前記ＲＡＭＩＯＯより読み出された出力Ｐ
ＣＭ信号と１前記読みだしアドレス信号２０と，前記読
みだし側クロック信号２３とを受け，マルチフレーム同
期信号を出力するマルチフレーム同期回路５００とを含
むＲ Ａ Ｍ読みだし側手段と，前記ＲＡＭ書き込みア
ドレス信号１２と前記ＲＡＭ読みだしアドレス信号２０
とを受け，該入力された２つのアドレス信号１２．２０
を互いに位相比較し．当該ＲＡＭ書き込みアドレス信号
１２が当該読みだしアドレス信号２０より進む場合には
，読みだしカウンタ遅れ信号２２を前記ＲＡＭ読み出し
カウンタ２０２に出力し．当該ＲＡＭアドレス信号１２
の当該読みだしアドレス信号２０より遅れる場合には．
読みだしカウンタ進み信号２１を前記ＲＡＭ読みだしカ
ウンタ２０２に出力する位相比較器３００とを含むスリ
ップ制御手段とを有し，前記ＲＡＭ読みだしカウンタ２
０２は，前記読みだしカウンタ遅れ信号２２を受けた場
合は，１フレーム間カウンタを進め，前記読みだしカウ
ンタ進み信号２１を受けた場合は，１フレーム間カウン
タを止め，前記出力ＰＣＭ信号をスリップさせることを
特徴とするプレジオクロナスバッファ装置が得られる。
ーム同期ビット情報とを含むＰＣＭ信号１を入力するプ
レジオクロナスバッファ装置において，前記ＰＣ．Ｍ信
号１を格納するＲＡＭＩＯＯと，前記ＰＣＭ信号１を受
け，フレーム同期信号１０を出力するフレーム同期回路
１０１と，前記ＰＣＭ信号１を受け，クロック信号１１
を出力するクロック抽出回路１０２と，前記フレーム同
期信号１０と前記クロック信号１１とを受け，前記クロ
ック信号１１に基づいて歩進し，前記フレーム同期信号
１０により制御され，フレームカウンタとしてＲＡＭ書
き込みアドレス信号１２を出力するＲＡＭ！き込みカウ
ンタ２００とを含むＲＡＭ書き込み側手段と，読みだし
側クロック信号２３を発生するクロック発生器４００と
，前記読みだし側クロツク信号２３を受け，前記ＲＡＭ
ＩＯ０の読みだしアドレス信号２０を出力するＲＡＭ読
みだしカウンタ２０２と，前記読みだしアドレス信号２
０に基づいて前記ＲＡＭＩＯＯより読み出された出力Ｐ
ＣＭ信号と１前記読みだしアドレス信号２０と，前記読
みだし側クロック信号２３とを受け，マルチフレーム同
期信号を出力するマルチフレーム同期回路５００とを含
むＲ Ａ Ｍ読みだし側手段と，前記ＲＡＭ書き込みア
ドレス信号１２と前記ＲＡＭ読みだしアドレス信号２０
とを受け，該入力された２つのアドレス信号１２．２０
を互いに位相比較し．当該ＲＡＭ書き込みアドレス信号
１２が当該読みだしアドレス信号２０より進む場合には
，読みだしカウンタ遅れ信号２２を前記ＲＡＭ読み出し
カウンタ２０２に出力し．当該ＲＡＭアドレス信号１２
の当該読みだしアドレス信号２０より遅れる場合には．
読みだしカウンタ進み信号２１を前記ＲＡＭ読みだしカ
ウンタ２０２に出力する位相比較器３００とを含むスリ
ップ制御手段とを有し，前記ＲＡＭ読みだしカウンタ２
０２は，前記読みだしカウンタ遅れ信号２２を受けた場
合は，１フレーム間カウンタを進め，前記読みだしカウ
ンタ進み信号２１を受けた場合は，１フレーム間カウン
タを止め，前記出力ＰＣＭ信号をスリップさせることを
特徴とするプレジオクロナスバッファ装置が得られる。
即ち，本発明によるプレジオクロナスバッフ７回路は，
フレーム同期ビット情報とマルチフレーム同期ビット情
報の両方を持ったフレームで構成された，ＰＣＭデータ
のプレジオクロナス同期回路に於で， ＲＡＭとＲＡＭの書き込み制御を行なう書き込みカウン
タとクロック抽出回路とフレーム同期回路を有し．読み
だしクロック発生器とＲＡＭの読みだしカウンタとマル
チフレーム同期回路を有し、ＲＡＭの書き込みカウンタ
とＲＡＭの読みだしカウンタの位相比較を行なう位相比
較回路を有し，前記位相比較回路の出力は読みだしカウ
ンタに人力され，ＲＡＭの読みだしカウンタはマルチフ
レーム同期回路に人力されていることを特徴としている
。
フレーム同期ビット情報とマルチフレーム同期ビット情
報の両方を持ったフレームで構成された，ＰＣＭデータ
のプレジオクロナス同期回路に於で， ＲＡＭとＲＡＭの書き込み制御を行なう書き込みカウン
タとクロック抽出回路とフレーム同期回路を有し．読み
だしクロック発生器とＲＡＭの読みだしカウンタとマル
チフレーム同期回路を有し、ＲＡＭの書き込みカウンタ
とＲＡＭの読みだしカウンタの位相比較を行なう位相比
較回路を有し，前記位相比較回路の出力は読みだしカウ
ンタに人力され，ＲＡＭの読みだしカウンタはマルチフ
レーム同期回路に人力されていることを特徴としている
。
［実施例］
次に本発明の実施例を図面を参照して説明する。
第１図は，本発明による一実施例を示す図である。
第１図に示したプレジオクロナス回路では，フレーム同
期ビットとマルチフレーム同期ビットを持ったＰＣＭ信
号が人力端子１に入力される。このＰＣＭ信号はＲＡＭ
ＩＯＯとフレーム同期回路１０１とクロック抽出回路１
０２とに同時に人力される。
期ビットとマルチフレーム同期ビットを持ったＰＣＭ信
号が人力端子１に入力される。このＰＣＭ信号はＲＡＭ
ＩＯＯとフレーム同期回路１０１とクロック抽出回路１
０２とに同時に人力される。
フレーム同期回路１０１は，入力ＰＣＭ信号からフレー
ム同期を獲得し，フレーム同期信号１０を第１アドレス
カウンタ２００に供給する。クロック抽出回路１０２は
，人力ＰＣＭ信号からピットクロツクを抽出し，クロッ
ク１１を第１アドレスカウンタ２００に供給する。第１
アドレスカウンタ２００は，前記クロック１１に従い歩
進するカウンタで，前記フレーム同期信号１０により制
御されフレームカウンタとして動作する。第１アドレス
カウンタ２００の出力１２は，ＲＡＭＩＯ０の書き込み
アドレスとして用いられ，このアドレスに従いＲＡＭに
人力ＰＣＭデータが書き込まれる。
ム同期を獲得し，フレーム同期信号１０を第１アドレス
カウンタ２００に供給する。クロック抽出回路１０２は
，人力ＰＣＭ信号からピットクロツクを抽出し，クロッ
ク１１を第１アドレスカウンタ２００に供給する。第１
アドレスカウンタ２００は，前記クロック１１に従い歩
進するカウンタで，前記フレーム同期信号１０により制
御されフレームカウンタとして動作する。第１アドレス
カウンタ２００の出力１２は，ＲＡＭＩＯ０の書き込み
アドレスとして用いられ，このアドレスに従いＲＡＭに
人力ＰＣＭデータが書き込まれる。
以上がＲＡＭＩＯＯの書き込み側の説明である。
つぎにＲＡＭの読みだし側回路の説明を行なう。
夕ロック発生器４００は，読みだし側クロック２３の発
生源であり，クロックＲ２３を第２アドレスカウンタ２
０２とマルチフレーム同期回路５００とに供給する。
生源であり，クロックＲ２３を第２アドレスカウンタ２
０２とマルチフレーム同期回路５００とに供給する。
第２アドレスカウンタ２０２は前記クロックＲ２３に従
いＲＡＭ１００の読みだしアドレス２０を発生する。こ
の読みだしアドレス２０に従いＲＡＭのデータが読みだ
され，出力端子２とマルチフレーム同期回路５００とに
与えられる。
いＲＡＭ１００の読みだしアドレス２０を発生する。こ
の読みだしアドレス２０に従いＲＡＭのデータが読みだ
され，出力端子２とマルチフレーム同期回路５００とに
与えられる。
マルチフレーム同期回路５００は，ＲＡＭの読みだしア
ドレス２０とクロックＲ２３とが与えられていて，ＲＡ
ＭＩＯＯから出力されたＰＣＭ信号からマルチフレーム
ビットを検出し．マルチフレーム同期信号をマルチフレ
ーム端子３から出力する。
ドレス２０とクロックＲ２３とが与えられていて，ＲＡ
ＭＩＯＯから出力されたＰＣＭ信号からマルチフレーム
ビットを検出し．マルチフレーム同期信号をマルチフレ
ーム端子３から出力する。
次に．スリップ制御回路について説明する。
位相比較器３００は，ＲＡＭＩＯＯの書き込みアドレス
１２とＲＡＭＩＯＯの読みだしアドレス２０とが人力さ
れる。位相比較器３００は，前記入力された二つのアド
レスについて位相比較を行う。
１２とＲＡＭＩＯＯの読みだしアドレス２０とが人力さ
れる。位相比較器３００は，前記入力された二つのアド
レスについて位相比較を行う。
このとき，一般に，この種の位相検出は，クロック発生
器４００のクロックを基準とした場合，入力ＰＣＭ信号
から抽出したクロツクは，クロックの安定度の違いによ
り位相が進む場合と位相が遅れる場合とが生ずる。
器４００のクロックを基準とした場合，入力ＰＣＭ信号
から抽出したクロツクは，クロックの安定度の違いによ
り位相が進む場合と位相が遅れる場合とが生ずる。
そこで，位相比較器３００は，ＲＡＭＩＯＯの読みだし
アドレス２０と書き込みアドレス１２の位相差が定めら
れた値以上になることを検出し，ＲＡＭＩＯＯの書き込
みアドレス１２がＲＡＭ１００の読みだしアドレス２０
より進む場合，第２アドレスカウンタ進み信号２１を出
力し，ＲＡＭＩＯＯの書き込みアドレス１２がＲＡＭ１
００の読みだしアドレス２０より遅れる場合，第２アド
レスカウンタ遅れ信号２２を出力する。
アドレス２０と書き込みアドレス１２の位相差が定めら
れた値以上になることを検出し，ＲＡＭＩＯＯの書き込
みアドレス１２がＲＡＭ１００の読みだしアドレス２０
より進む場合，第２アドレスカウンタ進み信号２１を出
力し，ＲＡＭＩＯＯの書き込みアドレス１２がＲＡＭ１
００の読みだしアドレス２０より遅れる場合，第２アド
レスカウンタ遅れ信号２２を出力する。
第２アドレスカウンタ進み信号２１と第２アドレスカウ
ンタ遅れ信号２２は，第２アドレスカウンタ２０２に与
えられる。第２アドレスカウンタ２０２は，第２アドレ
スカウンタ進み信号２１を受信すると，アドレスカウン
タ２を１フレーム間止めＰＣＭデータをスリップさせる
，また，第２アドレスカウンタ遅れ信号２２を受信した
場合，第２アドレスカウンタ２０２は，１フレーム間カ
ウンタを進めＰＣＭデータをスリップさせる。
ンタ遅れ信号２２は，第２アドレスカウンタ２０２に与
えられる。第２アドレスカウンタ２０２は，第２アドレ
スカウンタ進み信号２１を受信すると，アドレスカウン
タ２を１フレーム間止めＰＣＭデータをスリップさせる
，また，第２アドレスカウンタ遅れ信号２２を受信した
場合，第２アドレスカウンタ２０２は，１フレーム間カ
ウンタを進めＰＣＭデータをスリップさせる。
以上がスリップ制御である。
本発明によるプレジオクロナスバッフ７回路は，次の点
に特徴を持つ。
に特徴を持つ。
上述した制御回路のみを用いた場合は，マルチフレーム
を考慮してないため，スリップ発生時に必ずマルチフレ
ーム同期外れを伴う。
を考慮してないため，スリップ発生時に必ずマルチフレ
ーム同期外れを伴う。
そこで．マルチフレーム同期回路５００は，第２アドレ
スカウンタ２０２の出力するＲＡＭＩＯＯの読みだしア
ドレス２０を常に監視するように構威される。
スカウンタ２０２の出力するＲＡＭＩＯＯの読みだしア
ドレス２０を常に監視するように構威される。
スリップ発生時に，前記ＲＡＭ１００の読みだしアドレ
ス２０は，１フレーム間アドレスが進むか，遅れるかの
事象に限られるために，マルチフレーム同期回路５００
は，スリップ発生を検出することができる。
ス２０は，１フレーム間アドレスが進むか，遅れるかの
事象に限られるために，マルチフレーム同期回路５００
は，スリップ発生を検出することができる。
そこで，マルチフレーム検出回路５００の動作としては
，ＲＡＭＩＯＯの読みだしアドレス２０が１フレーム進
んだ時に，マルチフレーム同期ビットを読み飛ばし，Ｒ
ＡＭＩＯＯの読みだしアドレス２０が１フレーム間止ま
った場合に，マルチフレーム同期ビットを縁り返し用い
るように構成する。
，ＲＡＭＩＯＯの読みだしアドレス２０が１フレーム進
んだ時に，マルチフレーム同期ビットを読み飛ばし，Ｒ
ＡＭＩＯＯの読みだしアドレス２０が１フレーム間止ま
った場合に，マルチフレーム同期ビットを縁り返し用い
るように構成する。
このようなマルチフレーム同期回路を用いることにより
フレームスリップが発生してもマルチフレーム同期が外
れることの無い回路が構成できる。
フレームスリップが発生してもマルチフレーム同期が外
れることの無い回路が構成できる。
［発明の効果］
以上述べたように，本発明は，フレーム同期保護が行え
るバッファ容量のみでマルチフレームスリップが防止で
きるプレジオクロナス回路が実現でき，ＰＣＭ回線の遅
延時間を最小にとどめられる効果がある。
るバッファ容量のみでマルチフレームスリップが防止で
きるプレジオクロナス回路が実現でき，ＰＣＭ回線の遅
延時間を最小にとどめられる効果がある。
第１図は本発明の実施例に係るブロック図である。
１・・・入力端子，２・・・出力端子，３・・・マルチ
フレーム端子，１０・・・フレーム同期信号，１１・・
・クロック．１２・・・ＲＡＭＩＯＯ書き込みアドレス
，２０・・・ＲＡＭＩＯＯ読みだしアドレス，２１・・
・アドレスカウンタ２進み信号，２２・・・アドレスカ
ウンタ２遅れ信号，２３・・・クロックＲ，１００・・
・ＲＡＭ，１０１・・・フレーム同期回路，１０２・・
・クロック抽出回路，２００・・・第１アドレスカウン
タ１．２０２・・・第２アドレスカウンタ．３００・・
・位相比較器，４００・・・クロック発生器，５００・
・・マルチフレーム同期回路。
フレーム端子，１０・・・フレーム同期信号，１１・・
・クロック．１２・・・ＲＡＭＩＯＯ書き込みアドレス
，２０・・・ＲＡＭＩＯＯ読みだしアドレス，２１・・
・アドレスカウンタ２進み信号，２２・・・アドレスカ
ウンタ２遅れ信号，２３・・・クロックＲ，１００・・
・ＲＡＭ，１０１・・・フレーム同期回路，１０２・・
・クロック抽出回路，２００・・・第１アドレスカウン
タ１．２０２・・・第２アドレスカウンタ．３００・・
・位相比較器，４００・・・クロック発生器，５００・
・・マルチフレーム同期回路。
Claims (1)
- （１）フレーム同期ビット情報とマルチフレーム同期ビ
ット情報とを含むＰＣＭ信号（１）を入力するプレジオ
クロナスバッファ装置において、前記ＰＣＭ信号（１）
を格納するＲＡＭ（１００）と、 前記ＰＣＭ信号（１）を受け、フレーム同期信号（１０
）を出力するフレーム同期回路（１０１）と、 前記ＰＣＭ信号（１）を受け、クロック信号（１１）を
出力するクロック抽出回路（１０２）と、 前記フレーム同期信号（１０）と前記クロック信号（１
１）とを受け、前記クロック信号（１１）に基づいて歩
進し、前記フレーム同期信号（１０）により制御され、
フレームカウンタとしてＲＡＭ書き込みアドレス信号（
１２）を出力するＲＡＭ書き込みカウンタ（２００）と
を含むＲＡＭ書き込み側手段と、 読みだし側クロック信号（２３）を発生するクロック発
生器（４００）と、 前記読みだし側クロック信号（２３）を受け、前記ＲＡ
Ｍ（１００）の読みだしアドレス信号（２０）を出力す
るＲＡＭ読みだしカウンタ（２０２）と、 前記読みだしアドレス信号（２０）に基づいて前記ＲＡ
Ｍ（１００）より読み出された出力ＰＣＭ信号と、前記
読みだしアドレス信号（２０）と、前記読みだし側クロ
ック信号（２３）とを受け、マルチフレーム同期信号を
出力するマルチフレーム同期回路（５００）とを含むＲ
ＡＭ読みだし側手段と、 前記ＲＡＭ書き込みアドレス信号（１２）と前記ＲＡＭ
読みだしアドレス信号（２０）とを受け、該入力された
２つのアドレス信号（１２、２０）を互いに位相比較し
、 当該ＲＡＭ書き込みアドレス信号（１２）が当該読みだ
しアドレス信号（２０）より進む場合には、読みだしカ
ウンタ遅れ信号（２２）を前記ＲＡＭ読み出しカウンタ
（２０２）に出力し、当該ＲＡＭアドレス信号（１２）
の当該読みだしアドレス信号（２０）より遅れる場合に
は、読みだしカウンタ進み信号（２１）を前記ＲＡＭ読
みだしカウンタ（２０２）に出力する位相比較器（３０
０）とを含むスリップ制御手段とを有し、前記ＲＡＭ読
みだしカウンタ（２０２）は、前記読みだしカウンタ遅
れ信号（２２）を受けた場合は、１フレーム間カウンタ
を進め、前記読みだしカウンタ進み信号（２１）を受け
た場合は、１フレーム間カウンタを止め、前記出力ＰＣ
Ｍ信号をスリップさせることを特徴とするプレジオクロ
ナスバッフア装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160915A JPH0732381B2 (ja) | 1989-06-26 | 1989-06-26 | プレジオクロナスバッファ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160915A JPH0732381B2 (ja) | 1989-06-26 | 1989-06-26 | プレジオクロナスバッファ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327636A true JPH0327636A (ja) | 1991-02-06 |
| JPH0732381B2 JPH0732381B2 (ja) | 1995-04-10 |
Family
ID=15725067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160915A Expired - Lifetime JPH0732381B2 (ja) | 1989-06-26 | 1989-06-26 | プレジオクロナスバッファ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732381B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07177117A (ja) * | 1993-12-20 | 1995-07-14 | Nec Corp | 通信装置 |
| US5897993A (en) * | 1995-03-28 | 1999-04-27 | Idemitsu Kosan Company Limited | Method of determining the number of bacteria quickly and a device for determining the number of bacteria |
-
1989
- 1989-06-26 JP JP1160915A patent/JPH0732381B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07177117A (ja) * | 1993-12-20 | 1995-07-14 | Nec Corp | 通信装置 |
| US5897993A (en) * | 1995-03-28 | 1999-04-27 | Idemitsu Kosan Company Limited | Method of determining the number of bacteria quickly and a device for determining the number of bacteria |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732381B2 (ja) | 1995-04-10 |
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