JPS6378632A - デ−タ制御回路 - Google Patents
デ−タ制御回路Info
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- JPS6378632A JPS6378632A JP22207886A JP22207886A JPS6378632A JP S6378632 A JPS6378632 A JP S6378632A JP 22207886 A JP22207886 A JP 22207886A JP 22207886 A JP22207886 A JP 22207886A JP S6378632 A JPS6378632 A JP S6378632A
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- 238000001514 detection method Methods 0.000 claims abstract description 24
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000002401 inhibitory effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ制御回路に係シ、特に同期した２つ以上
のデータ信号とＨビット遅延したクロック信号を入力と
する論理積回路の２つの出力を論理和することによって
多重化するデータ多重化方式におけるデータ制御回路に
関するものである。
のデータ信号とＨビット遅延したクロック信号を入力と
する論理積回路の２つの出力を論理和することによって
多重化するデータ多重化方式におけるデータ制御回路に
関するものである。
従来、同期した信号を２つ以上多重化するデータ制御回
路としては、それぞれの信号とＨビット遅延したクロッ
ク信号との論理績をとシ、すらにこの論理積出力の論理
和をとることにより多重化する同期多重化回路がある。
路としては、それぞれの信号とＨビット遅延したクロッ
ク信号との論理績をとシ、すらにこの論理積出力の論理
和をとることにより多重化する同期多重化回路がある。
従来のこの種の多重化回路の一例を第４図に示し説明す
る。
る。
図において、１は入力信号Ｄ′ｒ１とクロック信号ＣＬ
Ｋ（ｆ ｏ）とを入力とする論理積回路、２は上記入力
信号Ｄ′ｒ１に同期した入力信号ｏ’ｒ、とクロック信
号ＣＬＫ（ｆ ｏ）を遅延回路４でＨピット遅延したク
ロック信号とを入力する論理積回路、３はこの論理積回
路１，２の各出力を入力とする論理和回路、５はクロッ
ク信号ＣＬＫ（ｆ ｏ）を２逓倍（２ｆ。）する逓倍回
路、６は論理和回路３の出力を逓倍回路５のクロック信
号によりリタイミングする識別回路でおる。なお、ＯＵ
Ｔは出力を示す。
Ｋ（ｆ ｏ）とを入力とする論理積回路、２は上記入力
信号Ｄ′ｒ１に同期した入力信号ｏ’ｒ、とクロック信
号ＣＬＫ（ｆ ｏ）を遅延回路４でＨピット遅延したク
ロック信号とを入力する論理積回路、３はこの論理積回
路１，２の各出力を入力とする論理和回路、５はクロッ
ク信号ＣＬＫ（ｆ ｏ）を２逓倍（２ｆ。）する逓倍回
路、６は論理和回路３の出力を逓倍回路５のクロック信
号によりリタイミングする識別回路でおる。なお、ＯＵ
Ｔは出力を示す。
第５図は第４因の動作説明に供するタイムチャートで、
（＆）はクロック信号ＣＬＫ（ｆ ｏ）を示したもので
ろシ、（ｂ）は遅延回路４の出力、（Ｃ）は入力信号Ｄ
Ｔ１、（ｄ）は入力信号ｏ’ｒ、、（、）は論理積回路
１の出力、（ｆ）は論理積回路２の出力、０）は論理和
回路３の出力を示したものである。
（＆）はクロック信号ＣＬＫ（ｆ ｏ）を示したもので
ろシ、（ｂ）は遅延回路４の出力、（Ｃ）は入力信号Ｄ
Ｔ１、（ｄ）は入力信号ｏ’ｒ、、（、）は論理積回路
１の出力、（ｆ）は論理積回路２の出力、０）は論理和
回路３の出力を示したものである。
つぎに第４図に示す多重化回路の動作を第５図を参照し
て説明する。
て説明する。
この第５図に示すように、（Ｃ）に示す入力信号ＤＴ工
が無人力になった場合には、論理積回路１の出力は“Ｌ
”になシ（第５図（ｅ）参照）、論理和回路３の出力の
マーク率は正常時のＨになる（第５図０）参照）。
が無人力になった場合には、論理積回路１の出力は“Ｌ
”になシ（第５図（ｅ）参照）、論理和回路３の出力の
マーク率は正常時のＨになる（第５図０）参照）。
Ｃ発明が解決しようとする問題点〕
上述した従来のデータ制御回路では、いずれかの入力信
号が断になった場合には、多重化するための論理和回路
の入力が“Ｌ″になυ、多重化された出力信号のマーク
率が正常の場合の出力に比してＨになるという問題点が
めった。
号が断になった場合には、多重化するための論理和回路
の入力が“Ｌ″になυ、多重化された出力信号のマーク
率が正常の場合の出力に比してＨになるという問題点が
めった。
本発明のデータ制御回路は、同期した２つの信号のうち
第１の信号とクロック信号とを入力とする論理積回路と
、もう一方の第２の信号と％ビット遅延したクロック信
号とを入力とする論理積回路と、クロック信号を２逓倍
する逓倍回路および上記２つの論理積回路の各出力が入
力でれた論理和回路を有し、その論理和回路の出力を上
記逓倍回路の出力によりリタイミングする同期多重化回
路において、各入力信号の有無を検出する検出回路と、
クロック信号を阿分局することによって擬似信号を得る
分周回路と、各入力信号に対する上記検出回路のすべて
を入力とするナンド回路と、全入力信号が無入力時に上
記分周回路からの擬似信号を禁止する論理積回路と、上
記検出回路の出力によって上記擬似信号をオン・オフす
る論理積回路と、この論理積回路の出力と入力信号とを
入力とする論理和回路とを備えてなるようにしたもので
ある。
第１の信号とクロック信号とを入力とする論理積回路と
、もう一方の第２の信号と％ビット遅延したクロック信
号とを入力とする論理積回路と、クロック信号を２逓倍
する逓倍回路および上記２つの論理積回路の各出力が入
力でれた論理和回路を有し、その論理和回路の出力を上
記逓倍回路の出力によりリタイミングする同期多重化回
路において、各入力信号の有無を検出する検出回路と、
クロック信号を阿分局することによって擬似信号を得る
分周回路と、各入力信号に対する上記検出回路のすべて
を入力とするナンド回路と、全入力信号が無入力時に上
記分周回路からの擬似信号を禁止する論理積回路と、上
記検出回路の出力によって上記擬似信号をオン・オフす
る論理積回路と、この論理積回路の出力と入力信号とを
入力とする論理和回路とを備えてなるようにしたもので
ある。
本発明においては、いずれかの入力信号が断になった場
合において、自動的に擬似信号を挿入することより、多
重化出力のマーク率の変動を抑圧する。
合において、自動的に擬似信号を挿入することより、多
重化出力のマーク率の変動を抑圧する。
以下、図面に基づき本発明の実地例を詳細に説明する。
第１図は本発明に：るデータ制御回路の一実施例を示す
ブロック図である。
ブロック図である。
この第１図において第４図と同一符号のものは相当部分
を示し、γ、８は各入力信号の有無を検出する検出回路
、９はクロック信号ＣＬＫを一分周することによって擬
似信号を得る分周回路、１０は各入力信号に対する検出
回路７．８の出力のすぺてを入力とするナンド（ＮＡＮ
Ｄ ）回路、１１は全入力信号が無入力時に分周回路９
によって発生した擬似信号を禁止する論理積回路、１２
．ｆ３はそれぞれ上記検出回路７，８の各出力信号によ
って擬似信号をオン・オフする論理積回路、１４゜１５
はそれぞれこの論理積回路１２．１３の各出力と入力信
号π０．Ｄ′ｒ！とを入力とする論理和回路でおる。
を示し、γ、８は各入力信号の有無を検出する検出回路
、９はクロック信号ＣＬＫを一分周することによって擬
似信号を得る分周回路、１０は各入力信号に対する検出
回路７．８の出力のすぺてを入力とするナンド（ＮＡＮ
Ｄ ）回路、１１は全入力信号が無入力時に分周回路９
によって発生した擬似信号を禁止する論理積回路、１２
．ｆ３はそれぞれ上記検出回路７，８の各出力信号によ
って擬似信号をオン・オフする論理積回路、１４゜１５
はそれぞれこの論理積回路１２．１３の各出力と入力信
号π０．Ｄ′ｒ！とを入力とする論理和回路でおる。
そして、検出回路７，８の出力はそれぞれ論理積回路１
２，１３に入力され、分周回路９により発生した擬似信
号が入力された論理積回路１１の出力を制御し、入力信
号と論理積回路１２．１３の出力を入力とする論理和回
路１４．１５において、入力信号または擬似信号を選択
するように構成されている。また、ナンド回路１０は検
出回路７．８の検出信号を入力としその出力信号により
論理積回路１１を制御して入力信号が２つともないとき
、分周回路９からの擬似信号を禁止するように構成され
ている。
２，１３に入力され、分周回路９により発生した擬似信
号が入力された論理積回路１１の出力を制御し、入力信
号と論理積回路１２．１３の出力を入力とする論理和回
路１４．１５において、入力信号または擬似信号を選択
するように構成されている。また、ナンド回路１０は検
出回路７．８の検出信号を入力としその出力信号により
論理積回路１１を制御して入力信号が２つともないとき
、分周回路９からの擬似信号を禁止するように構成され
ている。
つぎにこの第１図に示す実施例の動作を第２図を参照し
て説明する。
て説明する。
第２図は第１図の動作説明に供するタイムチャートで、
（ａ）はクロック信号ＣＬＸ（ｆｏ）を示したものであ
シ、（ｂ）は入力信号ＤＴ１、（ｃ）は入力信号ｏ’ｒ
、、（ｄ）は分周回路９の出力（、−ｒ。）、 （、）
は識別回路６の出力ｏｔｒｒを示したものである。
（ａ）はクロック信号ＣＬＸ（ｆｏ）を示したものであ
シ、（ｂ）は入力信号ＤＴ１、（ｃ）は入力信号ｏ’ｒ
、、（ｄ）は分周回路９の出力（、−ｒ。）、 （、）
は識別回路６の出力ｏｔｒｒを示したものである。
まず、入力信号ＤＴ１があるときには検出回路７の出力
はＬ”であシ、論理積回路１２の出力をインヒビッ）
（ＩＮＨＩＢＩＴ）するため、論理和回路１４には入力
信号が出力てれ、前述の第４図で説明したような入力信
号ｏ’ｒ１．ｏ’ｒ、の多重化を行う。
はＬ”であシ、論理積回路１２の出力をインヒビッ）
（ＩＮＨＩＢＩＴ）するため、論理和回路１４には入力
信号が出力てれ、前述の第４図で説明したような入力信
号ｏ’ｒ１．ｏ’ｒ、の多重化を行う。
つぎに、入力信号ば、かないときには検出回路Ｔの出力
はＨ″であシ、論理積回路１２のゲートが開かれる。そ
して、入力信号ＤＴ１．ｌ）ｒ、のうち、いずれかの入
力信号があればナンド回路１ｏの出力は“Ｈ”となυ、
論理積回路１１のゲートを開いて分周回路９で発生され
た擬似信号を論理積回路１２．１３へ入力する。
はＨ″であシ、論理積回路１２のゲートが開かれる。そ
して、入力信号ＤＴ１．ｌ）ｒ、のうち、いずれかの入
力信号があればナンド回路１ｏの出力は“Ｈ”となυ、
論理積回路１１のゲートを開いて分周回路９で発生され
た擬似信号を論理積回路１２．１３へ入力する。
前述のように、論理積回路１２のゲートは開かれている
ので、論理和回路１４の出力には擬似信号が出力される
。
ので、論理和回路１４の出力には擬似信号が出力される
。
また、入力信号ＤＴ、は入力式れているので、論理積回
路１３のゲートは閉じられて論理和回路１５の出力には
入力信号ＤＴ、が出力てれる。
路１３のゲートは閉じられて論理和回路１５の出力には
入力信号ＤＴ、が出力てれる。
このように、論理和回路１４．１５の出力データはそれ
ぞれ擬似データ、入力信号ＤＴ２となって論理積回路１
．２を通して論理和回路３によって、マーク率の変動の
ない信号に多重化される。
ぞれ擬似データ、入力信号ＤＴ２となって論理積回路１
．２を通して論理和回路３によって、マーク率の変動の
ない信号に多重化される。
また、両方の入力信号ｏ’ｒ０．ｔｙｒ、かないときに
は、ナンド回路１０の出力は“Ｌ”となって、論理積回
路１１のゲートを閉じて“Ｌ”を出力する。このとき、
論理和回路１４．１５の出力は“Ｌ′となって多重化出
力は“Ｌ“、すなわち、信号を出力しない。
は、ナンド回路１０の出力は“Ｌ”となって、論理積回
路１１のゲートを閉じて“Ｌ”を出力する。このとき、
論理和回路１４．１５の出力は“Ｌ′となって多重化出
力は“Ｌ“、すなわち、信号を出力しない。
以上述べたような入力信号π□、ｏ”ｒ、と多重化信号
のタイムチャートを第２図に示す。
のタイムチャートを第２図に示す。
第３図は本発明の他の実ｂｓ例を示すブロック図で、入
力信号が多くなって２ｎ多重（ｎ２１）ｌ、た場合を示
すものである。
力信号が多くなって２ｎ多重（ｎ２１）ｌ、た場合を示
すものである。
この第３図において第１図と同一部分には同一符号を付
して説明を省略する。
して説明を省略する。
ＤＴ、、０．ＤＴ、ｎは入力信号、１６．１７は各入力
信号の有無を検出する検出回路、１８．１９はそれぞれ
この検出回路１６．１７の出力信号によって擬似信号を
オン・オフする論理積回路、２０゜２１はそれぞれこの
論理積回路１８．１９の各出力と入力信号とを入力とす
る論理和回路、２２゜２３はそれぞれこの論理和回路２
０．２１の各出力と遅延回路２４．２５の各出力を入力
とする論理積回路である。そして、この論理積回路２２
゜２３の各出力は論理和回路３に供給でれるように構成
式れている。
信号の有無を検出する検出回路、１８．１９はそれぞれ
この検出回路１６．１７の出力信号によって擬似信号を
オン・オフする論理積回路、２０゜２１はそれぞれこの
論理積回路１８．１９の各出力と入力信号とを入力とす
る論理和回路、２２゜２３はそれぞれこの論理和回路２
０．２１の各出力と遅延回路２４．２５の各出力を入力
とする論理積回路である。そして、この論理積回路２２
゜２３の各出力は論理和回路３に供給でれるように構成
式れている。
このように構成でれたデータ制御回路において、前述の
第１図に示す実施例と同様に、いずれかの入力信号がな
くなった場合にも多重化出力のマーク率の変動を抑圧す
ることができる。
第１図に示す実施例と同様に、いずれかの入力信号がな
くなった場合にも多重化出力のマーク率の変動を抑圧す
ることができる。
以上説明したように、本発明によれば、各入力信号の有
無を検出する検出回路と、クロック信号を局分周するこ
とによって擬似信号を得る分周回路と、上記検出回路の
出力信号によって、擬似信号をオン・オフする論理積回
路と、この論理積回路の出力と各入力信号とを入力とす
る論理和回路を有し、かつ各入力信号に対する検出回路
の出力のすべてを入力とするナンド回路と、全久方信号
が無入力時に擬似信号を禁止する論理積回路とを備え、
いずれかの入力信号が断になった場合において自動的に
擬似信号を挿入することにょシ、多重化出力のマーク率
の変動を抑圧することができ、もちろんすべての入力信
号が断の場合には多重化出力もすべて零とすることがで
きるので、実用上の効果は極めて大でおる。
無を検出する検出回路と、クロック信号を局分周するこ
とによって擬似信号を得る分周回路と、上記検出回路の
出力信号によって、擬似信号をオン・オフする論理積回
路と、この論理積回路の出力と各入力信号とを入力とす
る論理和回路を有し、かつ各入力信号に対する検出回路
の出力のすべてを入力とするナンド回路と、全久方信号
が無入力時に擬似信号を禁止する論理積回路とを備え、
いずれかの入力信号が断になった場合において自動的に
擬似信号を挿入することにょシ、多重化出力のマーク率
の変動を抑圧することができ、もちろんすべての入力信
号が断の場合には多重化出力もすべて零とすることがで
きるので、実用上の効果は極めて大でおる。
第１図は本発明によるデータ制御回路の一実施例を示す
ブロック図、第２図は第１図の動作説明に供するタイム
チャート、第３図は本発明の他の実施例を示すブロック
図、第４図は従来のデータ制御回路の一例を示すブロッ
ク図、第５図は第４図の動作説明に供するタイムチャー
トである。 １．２・・・・論理積回路、３・・・・論理和回路、４
・・・・遅延回路、５・・・・逓倍回路、６・・・・識
別回路、７，８・・・・検出回路、９・・・・分局回路
、１０・・・・ナンド回路、１１〜１３・・・・論理積
回路、１４．１５・・・・論理和回路、１６．１７・・
・・検出回路、１８．１９・・・・論理積回路、２０．
２１・・・・論理和回路、２２．２３・・・・論理積回
路、２４．２５・・・・遅延回路。
ブロック図、第２図は第１図の動作説明に供するタイム
チャート、第３図は本発明の他の実施例を示すブロック
図、第４図は従来のデータ制御回路の一例を示すブロッ
ク図、第５図は第４図の動作説明に供するタイムチャー
トである。 １．２・・・・論理積回路、３・・・・論理和回路、４
・・・・遅延回路、５・・・・逓倍回路、６・・・・識
別回路、７，８・・・・検出回路、９・・・・分局回路
、１０・・・・ナンド回路、１１〜１３・・・・論理積
回路、１４．１５・・・・論理和回路、１６．１７・・
・・検出回路、１８．１９・・・・論理積回路、２０．
２１・・・・論理和回路、２２．２３・・・・論理積回
路、２４．２５・・・・遅延回路。
Claims (1)
- 同期した２つの信号のうち第１の信号とクロック信号と
を入力とする論理積回路と、前記同期した２つの信号の
うち第２の信号と１／２ビット遅延したクロック信号と
を入力とする論理積回路と、クロック信号を２逓倍する
逓倍回路と、前記２つの論理積回路の各出力が入力され
た論理和回路を有し、前記論理和回路の出力を前記逓倍
回路の出力によりリタイミングする同期多重化回路にお
いて、各入力信号の有無を検出する検出回路と、クロッ
ク信号を１／２分周することによつて擬似信号を得る分
周回路と、各入力信号に対する前記検出回路の出力のす
べてを入力とするナンド回路と、全入力信号が無入力時
に前記分周回路からの擬似信号を禁止する論理積回路と
、前記検出回路の出力信号によつて前記擬似信号をオン
・オフする論理積回路と、この論理積回路の出力と入力
信号とを入力とする論理和回路とを備えてなることを特
徴とするデータ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22207886A JPS6378632A (ja) | 1986-09-22 | 1986-09-22 | デ−タ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22207886A JPS6378632A (ja) | 1986-09-22 | 1986-09-22 | デ−タ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6378632A true JPS6378632A (ja) | 1988-04-08 |
Family
ID=16776776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22207886A Pending JPS6378632A (ja) | 1986-09-22 | 1986-09-22 | デ−タ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378632A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296336A (ja) * | 1990-04-13 | 1991-12-27 | Fujitsu Ltd | ブロックインタリーブ型多重変換方式 |
-
1986
- 1986-09-22 JP JP22207886A patent/JPS6378632A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296336A (ja) * | 1990-04-13 | 1991-12-27 | Fujitsu Ltd | ブロックインタリーブ型多重変換方式 |
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