JPS6378632A - デ−タ制御回路 - Google Patents
デ−タ制御回路Info
- Publication number
- JPS6378632A JPS6378632A JP22207886A JP22207886A JPS6378632A JP S6378632 A JPS6378632 A JP S6378632A JP 22207886 A JP22207886 A JP 22207886A JP 22207886 A JP22207886 A JP 22207886A JP S6378632 A JPS6378632 A JP S6378632A
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- circuit
- signal
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- output
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- 238000001514 detection method Methods 0.000 claims abstract description 24
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000002401 inhibitory effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ制御回路に係シ、特に同期した2つ以上
のデータ信号とHビット遅延したクロック信号を入力と
する論理積回路の2つの出力を論理和することによって
多重化するデータ多重化方式におけるデータ制御回路に
関するものである。
のデータ信号とHビット遅延したクロック信号を入力と
する論理積回路の2つの出力を論理和することによって
多重化するデータ多重化方式におけるデータ制御回路に
関するものである。
従来、同期した信号を2つ以上多重化するデータ制御回
路としては、それぞれの信号とHビット遅延したクロッ
ク信号との論理績をとシ、すらにこの論理積出力の論理
和をとることにより多重化する同期多重化回路がある。
路としては、それぞれの信号とHビット遅延したクロッ
ク信号との論理績をとシ、すらにこの論理積出力の論理
和をとることにより多重化する同期多重化回路がある。
従来のこの種の多重化回路の一例を第4図に示し説明す
る。
る。
図において、1は入力信号D′r1とクロック信号CL
K(f o)とを入力とする論理積回路、2は上記入力
信号D′r1に同期した入力信号o’r、とクロック信
号CLK(f o)を遅延回路4でHピット遅延したク
ロック信号とを入力する論理積回路、3はこの論理積回
路1,2の各出力を入力とする論理和回路、5はクロッ
ク信号CLK(f o)を2逓倍(2f。)する逓倍回
路、6は論理和回路3の出力を逓倍回路5のクロック信
号によりリタイミングする識別回路でおる。なお、OU
Tは出力を示す。
K(f o)とを入力とする論理積回路、2は上記入力
信号D′r1に同期した入力信号o’r、とクロック信
号CLK(f o)を遅延回路4でHピット遅延したク
ロック信号とを入力する論理積回路、3はこの論理積回
路1,2の各出力を入力とする論理和回路、5はクロッ
ク信号CLK(f o)を2逓倍(2f。)する逓倍回
路、6は論理和回路3の出力を逓倍回路5のクロック信
号によりリタイミングする識別回路でおる。なお、OU
Tは出力を示す。
第5図は第4因の動作説明に供するタイムチャートで、
(&)はクロック信号CLK(f o)を示したもので
ろシ、(b)は遅延回路4の出力、(C)は入力信号D
T1、(d)は入力信号o’r、、(、)は論理積回路
1の出力、(f)は論理積回路2の出力、0)は論理和
回路3の出力を示したものである。
(&)はクロック信号CLK(f o)を示したもので
ろシ、(b)は遅延回路4の出力、(C)は入力信号D
T1、(d)は入力信号o’r、、(、)は論理積回路
1の出力、(f)は論理積回路2の出力、0)は論理和
回路3の出力を示したものである。
つぎに第4図に示す多重化回路の動作を第5図を参照し
て説明する。
て説明する。
この第5図に示すように、(C)に示す入力信号DT工
が無人力になった場合には、論理積回路1の出力は“L
”になシ(第5図(e)参照)、論理和回路3の出力の
マーク率は正常時のHになる(第5図0)参照)。
が無人力になった場合には、論理積回路1の出力は“L
”になシ(第5図(e)参照)、論理和回路3の出力の
マーク率は正常時のHになる(第5図0)参照)。
C発明が解決しようとする問題点〕
上述した従来のデータ制御回路では、いずれかの入力信
号が断になった場合には、多重化するための論理和回路
の入力が“L″になυ、多重化された出力信号のマーク
率が正常の場合の出力に比してHになるという問題点が
めった。
号が断になった場合には、多重化するための論理和回路
の入力が“L″になυ、多重化された出力信号のマーク
率が正常の場合の出力に比してHになるという問題点が
めった。
本発明のデータ制御回路は、同期した2つの信号のうち
第1の信号とクロック信号とを入力とする論理積回路と
、もう一方の第2の信号と%ビット遅延したクロック信
号とを入力とする論理積回路と、クロック信号を2逓倍
する逓倍回路および上記2つの論理積回路の各出力が入
力でれた論理和回路を有し、その論理和回路の出力を上
記逓倍回路の出力によりリタイミングする同期多重化回
路において、各入力信号の有無を検出する検出回路と、
クロック信号を阿分局することによって擬似信号を得る
分周回路と、各入力信号に対する上記検出回路のすべて
を入力とするナンド回路と、全入力信号が無入力時に上
記分周回路からの擬似信号を禁止する論理積回路と、上
記検出回路の出力によって上記擬似信号をオン・オフす
る論理積回路と、この論理積回路の出力と入力信号とを
入力とする論理和回路とを備えてなるようにしたもので
ある。
第1の信号とクロック信号とを入力とする論理積回路と
、もう一方の第2の信号と%ビット遅延したクロック信
号とを入力とする論理積回路と、クロック信号を2逓倍
する逓倍回路および上記2つの論理積回路の各出力が入
力でれた論理和回路を有し、その論理和回路の出力を上
記逓倍回路の出力によりリタイミングする同期多重化回
路において、各入力信号の有無を検出する検出回路と、
クロック信号を阿分局することによって擬似信号を得る
分周回路と、各入力信号に対する上記検出回路のすべて
を入力とするナンド回路と、全入力信号が無入力時に上
記分周回路からの擬似信号を禁止する論理積回路と、上
記検出回路の出力によって上記擬似信号をオン・オフす
る論理積回路と、この論理積回路の出力と入力信号とを
入力とする論理和回路とを備えてなるようにしたもので
ある。
本発明においては、いずれかの入力信号が断になった場
合において、自動的に擬似信号を挿入することより、多
重化出力のマーク率の変動を抑圧する。
合において、自動的に擬似信号を挿入することより、多
重化出力のマーク率の変動を抑圧する。
以下、図面に基づき本発明の実地例を詳細に説明する。
第1図は本発明に:るデータ制御回路の一実施例を示す
ブロック図である。
ブロック図である。
この第1図において第4図と同一符号のものは相当部分
を示し、γ、8は各入力信号の有無を検出する検出回路
、9はクロック信号CLKを一分周することによって擬
似信号を得る分周回路、10は各入力信号に対する検出
回路7.8の出力のすぺてを入力とするナンド(NAN
D )回路、11は全入力信号が無入力時に分周回路9
によって発生した擬似信号を禁止する論理積回路、12
.f3はそれぞれ上記検出回路7,8の各出力信号によ
って擬似信号をオン・オフする論理積回路、14゜15
はそれぞれこの論理積回路12.13の各出力と入力信
号π0.D′r!とを入力とする論理和回路でおる。
を示し、γ、8は各入力信号の有無を検出する検出回路
、9はクロック信号CLKを一分周することによって擬
似信号を得る分周回路、10は各入力信号に対する検出
回路7.8の出力のすぺてを入力とするナンド(NAN
D )回路、11は全入力信号が無入力時に分周回路9
によって発生した擬似信号を禁止する論理積回路、12
.f3はそれぞれ上記検出回路7,8の各出力信号によ
って擬似信号をオン・オフする論理積回路、14゜15
はそれぞれこの論理積回路12.13の各出力と入力信
号π0.D′r!とを入力とする論理和回路でおる。
そして、検出回路7,8の出力はそれぞれ論理積回路1
2,13に入力され、分周回路9により発生した擬似信
号が入力された論理積回路11の出力を制御し、入力信
号と論理積回路12.13の出力を入力とする論理和回
路14.15において、入力信号または擬似信号を選択
するように構成されている。また、ナンド回路10は検
出回路7.8の検出信号を入力としその出力信号により
論理積回路11を制御して入力信号が2つともないとき
、分周回路9からの擬似信号を禁止するように構成され
ている。
2,13に入力され、分周回路9により発生した擬似信
号が入力された論理積回路11の出力を制御し、入力信
号と論理積回路12.13の出力を入力とする論理和回
路14.15において、入力信号または擬似信号を選択
するように構成されている。また、ナンド回路10は検
出回路7.8の検出信号を入力としその出力信号により
論理積回路11を制御して入力信号が2つともないとき
、分周回路9からの擬似信号を禁止するように構成され
ている。
つぎにこの第1図に示す実施例の動作を第2図を参照し
て説明する。
て説明する。
第2図は第1図の動作説明に供するタイムチャートで、
(a)はクロック信号CLX(fo)を示したものであ
シ、(b)は入力信号DT1、(c)は入力信号o’r
、、(d)は分周回路9の出力(、−r。)、 (、)
は識別回路6の出力otrrを示したものである。
(a)はクロック信号CLX(fo)を示したものであ
シ、(b)は入力信号DT1、(c)は入力信号o’r
、、(d)は分周回路9の出力(、−r。)、 (、)
は識別回路6の出力otrrを示したものである。
まず、入力信号DT1があるときには検出回路7の出力
はL”であシ、論理積回路12の出力をインヒビッ)
(INHIBIT)するため、論理和回路14には入力
信号が出力てれ、前述の第4図で説明したような入力信
号o’r1.o’r、の多重化を行う。
はL”であシ、論理積回路12の出力をインヒビッ)
(INHIBIT)するため、論理和回路14には入力
信号が出力てれ、前述の第4図で説明したような入力信
号o’r1.o’r、の多重化を行う。
つぎに、入力信号ば、かないときには検出回路Tの出力
はH″であシ、論理積回路12のゲートが開かれる。そ
して、入力信号DT1.l)r、のうち、いずれかの入
力信号があればナンド回路1oの出力は“H”となυ、
論理積回路11のゲートを開いて分周回路9で発生され
た擬似信号を論理積回路12.13へ入力する。
はH″であシ、論理積回路12のゲートが開かれる。そ
して、入力信号DT1.l)r、のうち、いずれかの入
力信号があればナンド回路1oの出力は“H”となυ、
論理積回路11のゲートを開いて分周回路9で発生され
た擬似信号を論理積回路12.13へ入力する。
前述のように、論理積回路12のゲートは開かれている
ので、論理和回路14の出力には擬似信号が出力される
。
ので、論理和回路14の出力には擬似信号が出力される
。
また、入力信号DT、は入力式れているので、論理積回
路13のゲートは閉じられて論理和回路15の出力には
入力信号DT、が出力てれる。
路13のゲートは閉じられて論理和回路15の出力には
入力信号DT、が出力てれる。
このように、論理和回路14.15の出力データはそれ
ぞれ擬似データ、入力信号DT2となって論理積回路1
.2を通して論理和回路3によって、マーク率の変動の
ない信号に多重化される。
ぞれ擬似データ、入力信号DT2となって論理積回路1
.2を通して論理和回路3によって、マーク率の変動の
ない信号に多重化される。
また、両方の入力信号o’r0.tyr、かないときに
は、ナンド回路10の出力は“L”となって、論理積回
路11のゲートを閉じて“L”を出力する。このとき、
論理和回路14.15の出力は“L′となって多重化出
力は“L“、すなわち、信号を出力しない。
は、ナンド回路10の出力は“L”となって、論理積回
路11のゲートを閉じて“L”を出力する。このとき、
論理和回路14.15の出力は“L′となって多重化出
力は“L“、すなわち、信号を出力しない。
以上述べたような入力信号π□、o”r、と多重化信号
のタイムチャートを第2図に示す。
のタイムチャートを第2図に示す。
第3図は本発明の他の実bs例を示すブロック図で、入
力信号が多くなって2n多重(n21)l、た場合を示
すものである。
力信号が多くなって2n多重(n21)l、た場合を示
すものである。
この第3図において第1図と同一部分には同一符号を付
して説明を省略する。
して説明を省略する。
DT、、0.DT、nは入力信号、16.17は各入力
信号の有無を検出する検出回路、18.19はそれぞれ
この検出回路16.17の出力信号によって擬似信号を
オン・オフする論理積回路、20゜21はそれぞれこの
論理積回路18.19の各出力と入力信号とを入力とす
る論理和回路、22゜23はそれぞれこの論理和回路2
0.21の各出力と遅延回路24.25の各出力を入力
とする論理積回路である。そして、この論理積回路22
゜23の各出力は論理和回路3に供給でれるように構成
式れている。
信号の有無を検出する検出回路、18.19はそれぞれ
この検出回路16.17の出力信号によって擬似信号を
オン・オフする論理積回路、20゜21はそれぞれこの
論理積回路18.19の各出力と入力信号とを入力とす
る論理和回路、22゜23はそれぞれこの論理和回路2
0.21の各出力と遅延回路24.25の各出力を入力
とする論理積回路である。そして、この論理積回路22
゜23の各出力は論理和回路3に供給でれるように構成
式れている。
このように構成でれたデータ制御回路において、前述の
第1図に示す実施例と同様に、いずれかの入力信号がな
くなった場合にも多重化出力のマーク率の変動を抑圧す
ることができる。
第1図に示す実施例と同様に、いずれかの入力信号がな
くなった場合にも多重化出力のマーク率の変動を抑圧す
ることができる。
以上説明したように、本発明によれば、各入力信号の有
無を検出する検出回路と、クロック信号を局分周するこ
とによって擬似信号を得る分周回路と、上記検出回路の
出力信号によって、擬似信号をオン・オフする論理積回
路と、この論理積回路の出力と各入力信号とを入力とす
る論理和回路を有し、かつ各入力信号に対する検出回路
の出力のすべてを入力とするナンド回路と、全久方信号
が無入力時に擬似信号を禁止する論理積回路とを備え、
いずれかの入力信号が断になった場合において自動的に
擬似信号を挿入することにょシ、多重化出力のマーク率
の変動を抑圧することができ、もちろんすべての入力信
号が断の場合には多重化出力もすべて零とすることがで
きるので、実用上の効果は極めて大でおる。
無を検出する検出回路と、クロック信号を局分周するこ
とによって擬似信号を得る分周回路と、上記検出回路の
出力信号によって、擬似信号をオン・オフする論理積回
路と、この論理積回路の出力と各入力信号とを入力とす
る論理和回路を有し、かつ各入力信号に対する検出回路
の出力のすべてを入力とするナンド回路と、全久方信号
が無入力時に擬似信号を禁止する論理積回路とを備え、
いずれかの入力信号が断になった場合において自動的に
擬似信号を挿入することにょシ、多重化出力のマーク率
の変動を抑圧することができ、もちろんすべての入力信
号が断の場合には多重化出力もすべて零とすることがで
きるので、実用上の効果は極めて大でおる。
第1図は本発明によるデータ制御回路の一実施例を示す
ブロック図、第2図は第1図の動作説明に供するタイム
チャート、第3図は本発明の他の実施例を示すブロック
図、第4図は従来のデータ制御回路の一例を示すブロッ
ク図、第5図は第4図の動作説明に供するタイムチャー
トである。 1.2・・・・論理積回路、3・・・・論理和回路、4
・・・・遅延回路、5・・・・逓倍回路、6・・・・識
別回路、7,8・・・・検出回路、9・・・・分局回路
、10・・・・ナンド回路、11〜13・・・・論理積
回路、14.15・・・・論理和回路、16.17・・
・・検出回路、18.19・・・・論理積回路、20.
21・・・・論理和回路、22.23・・・・論理積回
路、24.25・・・・遅延回路。
ブロック図、第2図は第1図の動作説明に供するタイム
チャート、第3図は本発明の他の実施例を示すブロック
図、第4図は従来のデータ制御回路の一例を示すブロッ
ク図、第5図は第4図の動作説明に供するタイムチャー
トである。 1.2・・・・論理積回路、3・・・・論理和回路、4
・・・・遅延回路、5・・・・逓倍回路、6・・・・識
別回路、7,8・・・・検出回路、9・・・・分局回路
、10・・・・ナンド回路、11〜13・・・・論理積
回路、14.15・・・・論理和回路、16.17・・
・・検出回路、18.19・・・・論理積回路、20.
21・・・・論理和回路、22.23・・・・論理積回
路、24.25・・・・遅延回路。
Claims (1)
- 同期した2つの信号のうち第1の信号とクロック信号と
を入力とする論理積回路と、前記同期した2つの信号の
うち第2の信号と1/2ビット遅延したクロック信号と
を入力とする論理積回路と、クロック信号を2逓倍する
逓倍回路と、前記2つの論理積回路の各出力が入力され
た論理和回路を有し、前記論理和回路の出力を前記逓倍
回路の出力によりリタイミングする同期多重化回路にお
いて、各入力信号の有無を検出する検出回路と、クロッ
ク信号を1/2分周することによつて擬似信号を得る分
周回路と、各入力信号に対する前記検出回路の出力のす
べてを入力とするナンド回路と、全入力信号が無入力時
に前記分周回路からの擬似信号を禁止する論理積回路と
、前記検出回路の出力信号によつて前記擬似信号をオン
・オフする論理積回路と、この論理積回路の出力と入力
信号とを入力とする論理和回路とを備えてなることを特
徴とするデータ制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22207886A JPS6378632A (ja) | 1986-09-22 | 1986-09-22 | デ−タ制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22207886A JPS6378632A (ja) | 1986-09-22 | 1986-09-22 | デ−タ制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6378632A true JPS6378632A (ja) | 1988-04-08 |
Family
ID=16776776
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22207886A Pending JPS6378632A (ja) | 1986-09-22 | 1986-09-22 | デ−タ制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6378632A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03296336A (ja) * | 1990-04-13 | 1991-12-27 | Fujitsu Ltd | ブロックインタリーブ型多重変換方式 |
-
1986
- 1986-09-22 JP JP22207886A patent/JPS6378632A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03296336A (ja) * | 1990-04-13 | 1991-12-27 | Fujitsu Ltd | ブロックインタリーブ型多重変換方式 |
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