JP2985502B2 - クロック乗せ換え回路 - Google Patents
クロック乗せ換え回路Info
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- JP2985502B2 JP2985502B2 JP4128408A JP12840892A JP2985502B2 JP 2985502 B2 JP2985502 B2 JP 2985502B2 JP 4128408 A JP4128408 A JP 4128408A JP 12840892 A JP12840892 A JP 12840892A JP 2985502 B2 JP2985502 B2 JP 2985502B2
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号を伝送す
る通信装置において用いられるクロック乗せ換え回路に
関し、特に装置内の主信号処理回路のクロック周波数に
対し伝送路のデータ周波数が非常に高い場合における位
相合せ用のクロック乗せ換え回路に関する。
る通信装置において用いられるクロック乗せ換え回路に
関し、特に装置内の主信号処理回路のクロック周波数に
対し伝送路のデータ周波数が非常に高い場合における位
相合せ用のクロック乗せ換え回路に関する。
【０００２】
【従来の技術】現在ディジタル信号を伝送する通信装置
における装置内主信号処理回路は、ＣＭＯＳ ＩＣを使
用するものが主流である。ＣＭＯＳ ＩＣの最大動作周
波数が数１０から１００ＭＨｚであるのに対し伝送路の
周波数は数ＧＨｚまでに及んでいる。よって多重化する
前に正確に位相合せを行うため、装置内クロックから伝
送路のクロックに乗せ換えるための回路が必要となる。
における装置内主信号処理回路は、ＣＭＯＳ ＩＣを使
用するものが主流である。ＣＭＯＳ ＩＣの最大動作周
波数が数１０から１００ＭＨｚであるのに対し伝送路の
周波数は数ＧＨｚまでに及んでいる。よって多重化する
前に正確に位相合せを行うため、装置内クロックから伝
送路のクロックに乗せ換えるための回路が必要となる。
【０００３】図３は従来のクロック乗せ換え回路のブロ
ック図、図４は図３のタイミング図である。ここでは一
例として４ビットのエラスティックストア（ＥＳ）と、
４ビットのカウンタを用いたクロック乗せ換え回路につ
いて説明する。以下の説明は図４，図５を参照する。装
置内クロック入力端子から入力される装置内クロック信
号１０２は第１のカウンタ２に入力される。第１のカウ
ンタ２では入力した装置内クロック信号１０２を分周し
出力信号２０１，２０２として、それぞれＥＳ１，位相
比較回路４へ出力する。
ック図、図４は図３のタイミング図である。ここでは一
例として４ビットのエラスティックストア（ＥＳ）と、
４ビットのカウンタを用いたクロック乗せ換え回路につ
いて説明する。以下の説明は図４，図５を参照する。装
置内クロック入力端子から入力される装置内クロック信
号１０２は第１のカウンタ２に入力される。第１のカウ
ンタ２では入力した装置内クロック信号１０２を分周し
出力信号２０１，２０２として、それぞれＥＳ１，位相
比較回路４へ出力する。
【０００４】一方伝送路クロックの発生源である位相同
期発信器からの伝送路クロック信号２０５は、分周器８
により装置内クロック信号１０２と同一の周波数まで分
周された後、乗せ換え用クロック信号１０３として第２
のカウンタ３に入力される。第２のカウンタ３では第１
のカウンタ２と同様に入力した乗せ換えクロック信号１
０３を分周し出力信号２０４，２０３としてそれぞれＥ
Ｓ１，位相比較回路４へ出力する。
期発信器からの伝送路クロック信号２０５は、分周器８
により装置内クロック信号１０２と同一の周波数まで分
周された後、乗せ換え用クロック信号１０３として第２
のカウンタ３に入力される。第２のカウンタ３では第１
のカウンタ２と同様に入力した乗せ換えクロック信号１
０３を分周し出力信号２０４，２０３としてそれぞれＥ
Ｓ１，位相比較回路４へ出力する。
【０００５】ＥＳ１ではまず入力した入力データ信号１
０１を第１のカウンタ２からのカウント信号２０１（分
周比の異る２０１−１，２０１−２より成っている）に
よる直並列変換回路８にって４本の並列信号に変換し出
力信号２０６〜２０９として直並列変換回路１１に出力
する。直並列変換回路１１では入力した４並列のデータ
信号２０６〜２０９を第２のカウンタ３からのカウント
信号２０４（２０４−１，２０４−２より成る）により
時分割多重化し元の直列データの出力データ信号１１０
に変換して出力する。ＥＳ１のビット容量が４ビットで
あることから第１のカウンタ２からのカウント信号２０
１と第２のカウンタ３からのカウント信号２０４の位相
差を通常２クロック分とし入力クロック信号１０２に対
する乗せ換え用クロック信号１０３の位相変動範囲を前
後２クロック分許容する事ができるようにする。
０１を第１のカウンタ２からのカウント信号２０１（分
周比の異る２０１−１，２０１−２より成っている）に
よる直並列変換回路８にって４本の並列信号に変換し出
力信号２０６〜２０９として直並列変換回路１１に出力
する。直並列変換回路１１では入力した４並列のデータ
信号２０６〜２０９を第２のカウンタ３からのカウント
信号２０４（２０４−１，２０４−２より成る）により
時分割多重化し元の直列データの出力データ信号１１０
に変換して出力する。ＥＳ１のビット容量が４ビットで
あることから第１のカウンタ２からのカウント信号２０
１と第２のカウンタ３からのカウント信号２０４の位相
差を通常２クロック分とし入力クロック信号１０２に対
する乗せ換え用クロック信号１０３の位相変動範囲を前
後２クロック分許容する事ができるようにする。
【０００６】位相比較回路４の一例として、ここではイ
クスクルシブオアを用いる。第１のカウンタ２からのカ
ウントデータ２０２（装置内クロック信号１０２の１／
８クロック）と第２のカウンタ３からのカウントデータ
２０３（乗せ換え用クロック信号１０３の１／８クロッ
ク）の比較を行い位相信号１０４を位相同期発信器１３
に出力する。位相信号１０４はカウントデータ２０２に
対しカウントデータ２０３が１／４相ずれ、かつ装置内
クロック信号１０２及び乗せ換え用クロック信号１０３
の周波数が一致た場合、装置内クロック１０２の１／４
のクロック（デューティ５０％）信号となり、カウント
データ２０２とカウントデータ２０３が同相の場合
“Ｌ”レベル，逆相の場合“Ｈ”レベルとなる。
クスクルシブオアを用いる。第１のカウンタ２からのカ
ウントデータ２０２（装置内クロック信号１０２の１／
８クロック）と第２のカウンタ３からのカウントデータ
２０３（乗せ換え用クロック信号１０３の１／８クロッ
ク）の比較を行い位相信号１０４を位相同期発信器１３
に出力する。位相信号１０４はカウントデータ２０２に
対しカウントデータ２０３が１／４相ずれ、かつ装置内
クロック信号１０２及び乗せ換え用クロック信号１０３
の周波数が一致た場合、装置内クロック１０２の１／４
のクロック（デューティ５０％）信号となり、カウント
データ２０２とカウントデータ２０３が同相の場合
“Ｌ”レベル，逆相の場合“Ｈ”レベルとなる。
【０００７】位相同期発信器１３では位相比較回路４か
らの位相信号１０４を入力し、信号の“Ｌ”レベルと
“Ｈ”レベルとが５０％となるまで出力の伝送路クロッ
ク信号２０５の周波数を変動させる。以上の動作により
第１のカウンタ１０２からのカウント信号２０１と第２
のカウンタ１０３からのカウント信号２０４の位相差を
常に２クロック分に保てる。
らの位相信号１０４を入力し、信号の“Ｌ”レベルと
“Ｈ”レベルとが５０％となるまで出力の伝送路クロッ
ク信号２０５の周波数を変動させる。以上の動作により
第１のカウンタ１０２からのカウント信号２０１と第２
のカウンタ１０３からのカウント信号２０４の位相差を
常に２クロック分に保てる。
【０００８】
【発明が解決しようとする課題】上述したように従来例
は装置内クロックと伝送路クロックとが、それぞれ異る
クロック発生源より得られる場合を前提としている。し
かしこれらが同一発生源の場合があり、この場合も装置
内のデータ処理回路が大規模になるにつれ装置内クロッ
クの分配のバッファ，ゲートが膨大になると位相の管理
が困難となり伝送路データ信号に多重する直前にクロッ
クの乗せ換えが必要となる場合が多い。
は装置内クロックと伝送路クロックとが、それぞれ異る
クロック発生源より得られる場合を前提としている。し
かしこれらが同一発生源の場合があり、この場合も装置
内のデータ処理回路が大規模になるにつれ装置内クロッ
クの分配のバッファ，ゲートが膨大になると位相の管理
が困難となり伝送路データ信号に多重する直前にクロッ
クの乗せ換えが必要となる場合が多い。
【０００９】しかし、上述した従来のクロック乗せ換え
回路では、装置内クロック側のカウンタ位相と乗せ換え
クロック側のカウンタの位相を比較しその結果を伝送路
クロック発生用の位相同期発信器にフィードバックし、
位相同期発信器の周波数を制御しているため、各カウン
タはフリーラン状態にしておかなければならず、装置内
クロックと伝送路クロックの発信源が同一の場合には位
相比較が行えず使用出来ないという問題がある。
回路では、装置内クロック側のカウンタ位相と乗せ換え
クロック側のカウンタの位相を比較しその結果を伝送路
クロック発生用の位相同期発信器にフィードバックし、
位相同期発信器の周波数を制御しているため、各カウン
タはフリーラン状態にしておかなければならず、装置内
クロックと伝送路クロックの発信源が同一の場合には位
相比較が行えず使用出来ないという問題がある。
【００１０】
【課題を解決するための手段】本発明のクロック乗せ換
え回路は、第１のクロックによるデータ信号を入力し前
記第１のクロックと異る位相の第２のクロックに前記デ
ータを乗せ換えて出力するエラスティックストアと、自
局あるいは伝送路の信号から抽出あるいは生成される前
記第１のクロックを入力し第１の出力信号を前記エラス
ティックストアの入力側クロック端子へ出力する第１の
カウンタと、自局のクロック発生源から発生した前記第
２のクロックを入力し第１の出力を前記エラスティック
ストアの出力側クロック端子へ出力する第２のカウンタ
と、前記第１のクロックが自局の信号から生成される場
合に前記第１のカウンタの第２の出力信号と前記第２の
カウンタの第２の出力信号とを入力し両者の位相を比較
し前記自局クロック発生源の位相制御用信号として出力
する第１の位相比較回路と、前記第１のカウンタの前記
第１の出力信号と前記第２のカウンタの前記第１の出力
信号とを入力し両者の位相を比較する第２の位相比較回
路と、前記第２の位相比較回路の出力信号を入力し外部
から入力されるリセット禁止信号により前記第１のクロ
ックが自局の信号から生成される場合は入力された前記
第２の位相比較回路の出力信号を前記第２のカウンタへ
リセット信号として出力し前記第１のクロックが伝送路
の信号から抽出される場合は出力を禁止するゲート回路
とを備えている。
え回路は、第１のクロックによるデータ信号を入力し前
記第１のクロックと異る位相の第２のクロックに前記デ
ータを乗せ換えて出力するエラスティックストアと、自
局あるいは伝送路の信号から抽出あるいは生成される前
記第１のクロックを入力し第１の出力信号を前記エラス
ティックストアの入力側クロック端子へ出力する第１の
カウンタと、自局のクロック発生源から発生した前記第
２のクロックを入力し第１の出力を前記エラスティック
ストアの出力側クロック端子へ出力する第２のカウンタ
と、前記第１のクロックが自局の信号から生成される場
合に前記第１のカウンタの第２の出力信号と前記第２の
カウンタの第２の出力信号とを入力し両者の位相を比較
し前記自局クロック発生源の位相制御用信号として出力
する第１の位相比較回路と、前記第１のカウンタの前記
第１の出力信号と前記第２のカウンタの前記第１の出力
信号とを入力し両者の位相を比較する第２の位相比較回
路と、前記第２の位相比較回路の出力信号を入力し外部
から入力されるリセット禁止信号により前記第１のクロ
ックが自局の信号から生成される場合は入力された前記
第２の位相比較回路の出力信号を前記第２のカウンタへ
リセット信号として出力し前記第１のクロックが伝送路
の信号から抽出される場合は出力を禁止するゲート回路
とを備えている。
【００１１】
【実施例】次に本発明の一実施例を図を参照し説明す
る。図１は本実施例のブロック図、図２は図１のタイミ
ングチャートである。
る。図１は本実施例のブロック図、図２は図１のタイミ
ングチャートである。
【００１２】図１において、装置内クロック信号１０２
は乗せ換え用クロック信号１０３と同一の発生源である
が、分周回路１１から第１のカウンタ１間に点線で示し
た分配回路などの装置内データ処理回路を通過するので
遅延を生ずる。一方乗せ換え用クロック信号１０３は分
周回路１１から直接入力するので装置内データを送信伝
送路のデータとして多重するための伝送路クロック２０
５と同位相である。尚、装置内クロックと乗せ換えクロ
ックの差は位相のみであり周波数は変らない。
は乗せ換え用クロック信号１０３と同一の発生源である
が、分周回路１１から第１のカウンタ１間に点線で示し
た分配回路などの装置内データ処理回路を通過するので
遅延を生ずる。一方乗せ換え用クロック信号１０３は分
周回路１１から直接入力するので装置内データを送信伝
送路のデータとして多重するための伝送路クロック２０
５と同位相である。尚、装置内クロックと乗せ換えクロ
ックの差は位相のみであり周波数は変らない。
【００１３】また、装置内クロック信号１０２と伝送路
クロック信号２０５が別の発生源、即ち装置内クロック
信号１０２を伝送路の信号から抽出し、リセット禁止信
号１０５を禁止（ここでは“Ｈ”レベル）にしてゲート
６の出力を禁止して無効とし、また位相比較回路４が出
力する位相信号１０４を点線の通り位相制御発振器１０
に加えれば、従来例の図３と同一の回路となるのでこの
場合の説明は省略する。
クロック信号２０５が別の発生源、即ち装置内クロック
信号１０２を伝送路の信号から抽出し、リセット禁止信
号１０５を禁止（ここでは“Ｈ”レベル）にしてゲート
６の出力を禁止して無効とし、また位相比較回路４が出
力する位相信号１０４を点線の通り位相制御発振器１０
に加えれば、従来例の図３と同一の回路となるのでこの
場合の説明は省略する。
【００１４】以下に装置内クロック信号１０２と乗せ換
え用クロック信号１０３が同一の発信源の場合について
説明を述べる。図２においてリセット禁止信号１０５は
常時“Ｌ”レベルを入力し、ゲート６は第２の位相比較
回路５からのリセット信号１０９は有効状態とする。ま
た第１の位相比較回路４の出力信号１０４は使用しな
い。以下の説明は図１，図２を参照する。
え用クロック信号１０３が同一の発信源の場合について
説明を述べる。図２においてリセット禁止信号１０５は
常時“Ｌ”レベルを入力し、ゲート６は第２の位相比較
回路５からのリセット信号１０９は有効状態とする。ま
た第１の位相比較回路４の出力信号１０４は使用しな
い。以下の説明は図１，図２を参照する。
【００１５】第２の位相比較回路５では第１のカウンタ
２からのカウント信号２０１−２及び第２のカウンタ３
からのカウント信号２０４−２とを入力し、カウント信
号２０１−２，２０４−２（双方とも“０”から“３”
をカウント）のカウント値“２”を検出する。双方のカ
ウント値“２”が一致した場合“Ｌ”パルスをリセット
信号１０９として出力し、第２のカウンタ３のカウント
を即リセットしカウント値２０４−２を“０”にする。
以上の動作により第１のカウンタ２からのカウント信号
２０１に対する第２のカウンタ３からのカウント信号２
０４の位相差を常に前後１クロック分以内に保てる。
２からのカウント信号２０１−２及び第２のカウンタ３
からのカウント信号２０４−２とを入力し、カウント信
号２０１−２，２０４−２（双方とも“０”から“３”
をカウント）のカウント値“２”を検出する。双方のカ
ウント値“２”が一致した場合“Ｌ”パルスをリセット
信号１０９として出力し、第２のカウンタ３のカウント
を即リセットしカウント値２０４−２を“０”にする。
以上の動作により第１のカウンタ２からのカウント信号
２０１に対する第２のカウンタ３からのカウント信号２
０４の位相差を常に前後１クロック分以内に保てる。
【００１６】
【発明の効果】以上説明したように本発明はクロック乗
せ換え回路は、装置内クロックと伝送路クロックとが別
の発信源、あるいは同一の発信源のいずれでも使用する
ことができる効果がある。
せ換え回路は、装置内クロックと伝送路クロックとが別
の発信源、あるいは同一の発信源のいずれでも使用する
ことができる効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】図１のタイミングチャートである。
【図３】従来例のブロック図である。
【図４】図３のタイミングチャートである。
１ ＥＳ ２ 第１のカウンタ ３ 第２のカウンタ ４ 第１の位相比較回路 ５ 第２の位相比較回路 ６ ゲート ７ クロック乗せ換え回路 ８ 直並列変換回路 ９ 並直接変換回路 １０ 発信器 １１ 分周回路 １０１ 入力データ信号 １０２ 装置内クロック信号 １０３ 乗せ換え用クロック信号 １０４ 位相信号 １０５ リセット禁止信号 １０６，１０７，２０１，２０２，２０３，２０４
カウント信号 ２０５ 伝送路クロック信号
カウント信号 ２０５ 伝送路クロック信号
Claims (1)
- 【請求項１】 第１のクロックによるデータ信号を入力
し前記第１のクロックと異る位相の第２のクロックに前
記データを乗せ換えて出力するエラスティックストア
と、自局あるいは伝送路の信号から抽出あるいは生成さ
れる前記第１のクロックを入力し第１の出力信号を前記
エラスティックストアの入力側クロック端子へ出力する
第１のカウンタと、自局のクロック発生源から発生した
前記第２のクロックを入力し第１の出力を前記エラステ
ィックストアの出力側クロック端子へ出力する第２のカ
ウンタと、前記第１のクロックが自局の信号から生成さ
れる場合に前記第１のカウンタの第２の出力信号と前記
第２のカウンタの第２の出力信号とを入力し両者の位相
を比較し前記自局クロック発生源の位相制御用信号とし
て出力する第１の位相比較回路と、前記第１のカウンタ
の前記第１の出力信号と前記第２のカウンタの前記第１
の出力信号とを入力し両者の位相を比較する第２の位相
比較回路と、前記第２の位相比較回路の出力信号を入力
し外部から入力されるリセット禁止信号により前記第１
のクロックが自局の信号から生成される場合は入力され
た前記第２の位相比較回路の出力信号を前記第２のカウ
ンタへリセット信号として出力し前記第１のクロックが
伝送路の信号から抽出される場合は出力を禁止するゲー
ト回路とを備えることを特徴とするクロック乗せ換え回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4128408A JP2985502B2 (ja) | 1992-05-21 | 1992-05-21 | クロック乗せ換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4128408A JP2985502B2 (ja) | 1992-05-21 | 1992-05-21 | クロック乗せ換え回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661988A JPH0661988A (ja) | 1994-03-04 |
| JP2985502B2 true JP2985502B2 (ja) | 1999-12-06 |
Family
ID=14984046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4128408A Expired - Fee Related JP2985502B2 (ja) | 1992-05-21 | 1992-05-21 | クロック乗せ換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985502B2 (ja) |
-
1992
- 1992-05-21 JP JP4128408A patent/JP2985502B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0661988A (ja) | 1994-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990831 |
|
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