KR0177733B1

KR0177733B1 - 데이타 전송장치의 클럭동기 회로

Info

Publication number: KR0177733B1
Application number: KR1019940021190A
Authority: KR
Inventors: 이심호
Original assignee: 정장호; 엘지정보통신주식회사
Priority date: 1994-08-26
Filing date: 1994-08-26
Publication date: 1999-05-15
Also published as: US5550874A

Abstract

본 발명은 데이터 전송장치에 관한 것으로, 특히 이격되어 있는 장치간의 데이타 전송시 두 장치의 클럭이 위상차가 있는 경우 탄성버퍼를 이용하여 송신부의 클럭을 수신부의 클럭으로 동기시키는 데이터 전송장치의 클럭동기 회로에 관한 것이다.

이러한 본 발명은 송신측으로부터 공급된 클럭을 카운트하여 판독신호를 발생하는 판독 신호 발생부와, 상기 판독신호 발생부로 부터 얻어진 판독신호를 논리하여 인에이블 신호를 발생하는 인에이블 신호 발생부와, 상기 인에이블 신호 발생부의 출력에 따라 인에이블 또는 디스에이블되어 수신된 직렬 데이타를 병렬 데이타로 변환하는 직렬-병렬 변환부와, 시스템 클럭을 카운트하여 선택신호를 발생하는 선택신호 발생부와, 상기 선택신호 발생부의 출력에 따라 상기 직렬-병렬 변환부에서 출력되는 병렬 데이타를 다중화하여 직렬 데이타로 출력하는 다중화부와, 상기 다중화부에서 축렬된 직렬데이타를 상기 시스템 클럭에 동기시켜 출력하는 D플립플롭으로 구성된다.

Description

데이터 전송장치의 클럭동기 회로

제1도는 종래 데이터 전송장치 구성도.

제2도는 본 발명에 적용되는 데이터 전송장치 구성도.

제3도는 본 발명 데이터 전송장치의 클럭동기 회로도.

제4도는 제3도의 각부 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 판독신호 발생부 2 : 인에이블 신호 발생부

3 : 직렬-병렬 변환부 4 : 선택신호 발생부

5 : 다중화부 6 : D플립플롭

본 발명은 데이터 전송장치에 관한 것으로, 특히 이격되어 있는 장치간의 데이터 전송시 두 장치의 클럭이 위상차가 있는 경우 탄성버퍼를 이용하여 송신부의 클럭을 수신부의 클럭으로 동기시키는 데이터 전송장치의 클럭동기 회로에 관한 것이다.

종래의 데이터 전송장치는 제1도는 도시된 바와 같이, 송신클럭(CLOCKA)에 동기시켜 데이터를 송신하는 송신장치(A)와, 수신클럭(CLOCKB)에 동기시켜 데이터를 수신하는 수신장치(B)로 구성되었다.

이와 같이 구성된 종래 데이터 전송장치의 동작을 간략하면 다음과 같다.

송신장치(A)로부터 송신된 데이터를 수신장치(B)는 수신클럭(CLOCKB)에 동기시켜 수신을 하게 된다.

그러나 이와 같은 종래의 데이터 전송장치는 송신클럭과 수신클럭의 위상차가 불확실할 경우 송신클럭에 동기된 데이터를 수실클럭으로 안정되게 판독하기가 불가능한 문제점이 있었다.

특히, 고속 전송에서는 클럭의 마진(margin)이 작기 때문에 송신클럭에 동기된 데이터를 수신클럭으로 안정되게 판독하기는 더욱 어렵다.

따라서 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 이격되어 있는 장치간의 데이터 전송시 두 장치의 클럭이 위상차가 있는 경우 탄성버퍼를 이용하여 송신부의 클럭을 수신부의 클럭으로 동기시키도록 데이터 전송장치의 클럭동기회로를 제공함에 있다.

이러한 본 발명의 목적을 달성하기 위한 수단은 송신측으로부터 공급된 클럭을 카운트하여 판독신호를 발생하는 판독신호 발생부와, 상기 판독신호 발생부로부터 얻어진 판독신호를 논리하여 인에이블 신호를 발생하는 인에이블 신호 발생부와, 상기 인에이블 신호 발생부의 출력에 따라 인에이블 또는 디스에이블되어 수신된 직렬 데이터를 병렬 데이터로 변환하는 직렬-병렬 변환부와, 시스템 클럭을 카운트하여 선택신호를 발생하는 선택신호 발생부와, 상기 선택신호 발생부의 출력에 따라 상기 직렬-병렬 변환부에서 출력되는 병렬 데이터를 다중화하여 직렬 데이터로 출력하는 다중화부와, 상기 다중화부에서 출력된 직렬데이타를 상기 시스템 클럭에 동기시켜 출력하는 D플립플롭으로 이루어진다.

이하, 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

제2도는 본 발명에 적용되는 데이터 전송장치 구성도로서, 도시된 바와 같이, 클럭에 동기시켜 직렬 데이터를 송신하는 송신장치(10)와, 상기 송신장치(20)로부터 얻어진 직렬데이타를 클럭에 동기시켜 수신하는 수신장치(20)로 구성되었다.

상기에서 송신장치(10)와 수신장치(20)는 각각 클럭을 제공하는 클럭소스와, 데이터를 처리하는 데이터 처리부와, 데이터의 장거리 전송을 위한 라인 인터페이스부로 구성되었다.

제3도는 본 발명 데이터 전송장치의 클럭 동기회로 구성도로서, 도시된 바와 같이 송신측으로부터 공급된 클럭을 카운트하여 판독신호를 발생하는 판독신호 발생부(1)와, 상기 판독신호 발생부(1)로부터 얻어진 판독신호를 논리하여 인에이블 신호를 발생하는 인에이블신호 발생부(2)와, 상기 인에이블 신호 발생부(2)의 출력에 따라 인에이블 또는 디스에이블되어 수신된 직렬 데이터를 병렬데이타로 변환하는 직렬-병렬 변환부(3)와, 시스템 클럭(CLOCK#3)을 카운트하여 선택신호를 발생하는 선택신호 발생부(4)와, 상기 선택신호 발생부(4)의 출력에 따라 상기 직렬-병렬 변환부(3)에서 출력되는 병렬 데이터를 다중화하여 직렬 데이터로 출력하는 다중화부(5)와, 상기 다중화부(5)에서 출력된 직렬데이타를 상기 시스템 클럭(CLOCK#3)에 동기시켜 출력하는 D플립플롭(6)으로 구성되었다.

상기에서 인에이블 신호발생부(2)는 상기 판독신호 발생부(1)의 출력신호중 첫번째 비트에서 세번째 비트의 신호(RQ0~RQ2)의 반전신호를 논리곱하는 제1 앤드게이트(2a)와, 상기 판독신호 발생부(1)의 출력 신호중 첫번째 비트신호(RQ0)와 반전된 두번째, 세번째 비트 신호(RQ1)(RQ2)와를 논리곱하는 제2 앤드게이트(2b)와, 상기 판독신호 발생부(1)의 출력신호중 첫번째, 세번째 비트신호 (RQ1)(RQ2)의 반전신호와 두번째 비트신호(RQ1)와를 논리곱하는 제3 앤드게이트(2c)와, 상기 판독신호 발생부(1)의 출력신호중 첫번째, 두번째 비트신호(RQ1)(RQ2)와 세번째 비트신호(RQ2)의 반전 신호와를 논리곱하는 제4 앤드게이트(2d)와, 상기 판독신호 발생부(1)의 출력신호중 첫번째, 두번째 비트 신호(RQ1)(RQ2)의 반전신호와와 세번째 비트신호(TQ2)와를 논리곱하는 제5 앤드게이트(2e)와, 상기 판독신호 발생부(1)의 출력신호중 첫번째, 세번째 비트 신호(RQ0)(RQ2)와 반전된 비트신호(RQ1)와를 논리곱하는 제6 앤드게이트(2f)와, 상기 판독신호 발생부(1)의 출력신호중 첫번째 비트신호(RQ0)와 두번째, 세번째 비트신호(RQ1)(RQ2)와를 논리곱하는 제7 앤드게이트(2g)와, 상기 판독신호 발생부(1)의 출력신호중 첫번째에서 세번째 비트 신호(RQ0~RQ2)와를 논리곱하는 제8 앤드게이트(2h)로 구성되어 있다.

한편, 상기한 직렬-병렬 변환부(3)는 상기 인에이블 신호 발생부(2)의 제1내지 제8 앤드게이트(2a~2h)의 출력신호에 따라 각각 인에이블 또는 디스에이블 되어 입력되는 직렬 데이터를 병렬데이타롤 변환하는 제1 내지 제8플립플롭(2a~2h)으로 구성되었다.

이하, 본 발명의 작용, 효과를 설명하면 다음과 같다.

먼저, 제2도에 도시된 바와 같이 송신장치(10)는 내부의 클럭소스(Clock Source)로부터 공급되는 클럭으로 데이터를 처리하고, 그 데이터와 클럭을 라인 인터페이스부를 통해 수신측으로 전송한다.

이때 라인 인터페이스부는 상기한 클럭소스에 동기화된 직렬 데이타를 동축 케이블이나 트위스트 페어(twist pair)구리선을 통해 대국장치인 수신장치(20)에 전송한다.

이에 따라 수신장치(20)는 전단에 설치된 라인 인터페이스부로 수신된 데이터로부터 클럭을 추출하고 복원된 데이터와 클럭을 생성한다.

이때 클럭과 데이터는 송신장치(10)의 클럭 및 데이터와 상호 동기화 되어 있는 상태이다.

그러나 상기한 라인 인터페이스부로 부터 얻어진 클럭과 데이터가 주파수 동기는 맞으나 위상이 동기화되지 않은채 데이터 처리부에 인가되면 시스템 클럭(Clock#3)과 동기화 시켜야 하는 문제점이 있었다.

그러므로 이때에 수신클럭과 시스템 클럭을 동기화 시키는 것이 바로 제3도에 도시된 클럭동기회기로이다.

즉, 판독신호 발생부(1)의 카운터로 제4도의 (a)와 같은 수신클럭(CLOCK#2)를 카운트하여 판독신호(RQ0~RQ2)를 생성한다.

이와 같이 생성한 판독신호(RQ0~RQ2)로 인에이블 신호 발생부(2)는 제1 내지 제8 앤드게이트(2a~2h)로 논리곱하여 제1내지 제8 인에이블 신호(EN0~EN7)를 발생시킨다.

상기한 제1 내지 제8 인에이블 신호(EN0~EN7)는 직렬-병렬 변환부(3)내의 제1내지 제8 D플립플롭(3a~3h)을 각각 인에이블 시키게 되며, 이에 따라 제1내지 제8 D플립플롭(3a~3h)은 제4도의 (a)와 같이 수신된 직렬데이타를 제4도의 (d)내지 (k)와 같은 병렬 데이터(Byte D7~Byte D0)로 변환하여 다중화부(5)에 입력시킨다.

상기한 병렬 데이터(Byte D7~Byte D0)인 8개의 데이타는 원래의 직렬 데이타가 1/8의 클럭 속도로 낮아진 것이며, 따라서 직렬데이타 보다 8배의 타이밍 마진(timing margin)을 갖게 된다.

한편, 병렬 데이터로 변환된 데이타(Byte D7~Byte D0)를 새로운 클럭인 CLCOK#3로 직렬 데이타로 다중화하여 위상이 상이한 송,수신 장치(10)(20)간의 클럭을 동기화시킨다.

결국, 대국장치(10)의 클럭으로 들어온 데이터는 자국장치(20)의 클럭으로 변환된다.

즉, 상기한 클럭(CLOCK#3)에 의해 선택신호 발생부(4)의 출력인 제1 내지 제3 선택신호(SEL1~SEL2)가 다중화 비가 8:1인 다중화부(5)에 선택펄스를 제공되며, 이에 따라 다중화부(5)는 입력되는 병렬 데이타(Byte D7~Byte D0)를 순서대로 직렬 데이터로 다중화하여 출력한다.

상기 다중화부(5)의 출력인 직렬데이타는 후단의 D플립플롭(6)에 입력되며, 이에 따라 D플립플롭(6)은 상기한 클럭소스간의 클럭을 동기화 시키게 되는 것이다.

한편, 본 발명의 클럭 동기회로는 클럭을 동기화 시키는 데 2가지의 주의점이 있는대, 그 첫번째는 직렬 데이터를 병렬 데이터롤 변환하는 것이다.

본 발명에서는 8개의 D플립플롭을 사용했는데, 이 버퍼의 사용량은 탄성버퍼의 용도에 따라 가변적으로 조정할 수 있으며, 버퍼의 크기가 곧 탄성버퍼의 용량으로 결정된다.

그러므로 적당한 버퍼사용의 선택이 어렵다는 것이다.

다음으로 두번째 주의점은 판독 및 기록 카운터의 로드이다.

두개의 카운터가 임의적으로 카운트를 시작하면 판독 카운터에 위해서 8개로 늘려진 데이타를 기록 카운터가 중간에서 읽어가는 것을 보장할 수가 없다.

따라서 이 두개의 카운터를 로드하는데는 어떤 정보가 기준이 되어야 한다는 것이다.

일예로서 SONET프레임에서 A1, A2바이트를 이용하여 프레임의 시작을 결정하고, 이를 통해 기록, 판독카운터의 로드를 일정한 규칙을 갖도록 만드는 방법이 있다.

상기한 두가지의 문제점만 주의하면 본 발명을 용이하게 실시할 수 있다.

이상에서 상세히 설명한 바와 같이 본 발명은 클럭소스가 다른 원거리 두장치간의 데이타 전송시 대국장비에서 온 데이터를 탄성버퍼를 이용하여 자국장비의 클럭으로 동기화가 가능한 효과가 있다.

또한, 탄성버퍼의 버퍼량과 용량을 용도에 따라 조절할 수 있고, 기록, 판독 카운터의 로드시점을 프레인 정보등을 이용하여 용이하게 맞출 수 있는 효과도 있다.

Claims

송신측으로부터 공급된 클럭을 카운트하여 판독신호를 발생하는 판독신호 발생부와, 상기 판독신호 발생부로 부터 얻어진 판독신호를 논리하여 인에이블 신호를 발생하는 인에이블 신호 발생부와, 상기 인에이블 신호 발생부의 출력에 따라 인에이블 또는 디스에이블되어 수신된 직렬 데이타를 병렬 데이터로 변환하는 직렬-병렬 변환부와, 시스템 클럭을 카운트하여 선택신호를 발생하는 선택신호 발생부와, 상기 선택신호 발생부의 출력에 따라 상기 직렬-병렬 변환부에서 출력되는 병렬 데이타를 다중화하여 직렬 데이타로 출력하는 다중하부와, 상기 다중화부에서 출력된 직렬데이타를 상기 시스템 클럭에 동기시켜 출력하는 D플립플롭을 포함하여 된 것을 특징으로 하는 데이터 전송장치의 클럭동기회로.
제1항에 있어서, 상기 인에이블 신호발생부는 상기 판독신호 발생부의 출력신호중 첫번째 비트에서 세번째 비트의 신호(RQ0~RQ2)의 반전신호를 논리곱하는 제1 앤드게이트(2a)와, 상기 판독신호 발생부의 출력 신호중 첫번째 비트신호(RQ0)와 반전된 두번째, 세번째 비트신호(RQ1)(RQ2)와를 논리곱하는 제2 앤드게이트(2b)와, 상기 판독신호 발생부의 출력신호중 첫번째, 세번째 비트신호(RQ1)(RQ2)의 반전신호와 두번째 비트신호(RQ1)와를 논리곱하는 제3 앤드게이트(2c)와, 상기 판독신호 발생부의 출력신호중 첫번째, 두번째 비트신호(RQ1)(RQ2)와 세번째 비트신호(RQ2)의 반전 신호와를 논리곱하는 제4 앤드게이트(2d)와, 상기 판독신호 발생부의 출력신호중 첫번째, 두번째 비트 신호(RQ0)(RQ1)의 반전신호와 세번째 비트신호(TQ2)와를 논리 곱하는 제5 앤드게이트(2e)와, 상기 판독신호 발생부의 출력신호중 첫번째, 세번째 비트 신호(RQ0)(RQ2)와 반전된 두번째 비트신호(RQ1)와를 논리곱하는 제6 앤드게이트(2f)와, 상기 판독신호 발생부의 출력신호중 반전된 첫번째 비트신호(RQ0)와 두번째, 세번째 비트신호(RQ1)(RQ2)와를 논리곱하는 제7 앤드게이트(2g)와, 상기 판독신호 발생부의 출력 신호중 첫번째에서 세번째 비트 신호(RQ0~RQ2)와를 논리곱하는 제8 앤드게이트(2h)로 구성된 것을 특징으로 하는 데이터 전송장치의 클럭동기회로.
제1항에 있어서, 상기 직렬-병렬 변환부는 상기 인에이블 신호 발생부(2)의 제1 내지 제8 앤드게이트(2a~2h)의 출력신호에 따라 각각 인에이블 또는 디스에이블 되어 입력되는 직렬데이타를 병렬데이타로 변환하는 제1 내지 제8 D플립플롭(2a~3h)으로 구성된 것을 특징으로 하는 데이타 정송장치의 클럭동기회로.