KR20010095265A

KR20010095265A - 송신 회로와 그 방법, 수신 회로와 그 방법 및 데이터통신 장치

Info

Publication number: KR20010095265A
Application number: KR1020010017607A
Authority: KR
Inventors: 구마따이찌로
Original assignee: 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 2000-04-05
Filing date: 2001-04-03
Publication date: 2001-11-03
Also published as: TW518868B; US20050169414A1; US6970527B2

Abstract

프레임 동기를 취하면서 직렬 데이터 전송을 행하는 신규 구성의 데이터 통신 장치를 제공한다.

데이터 통신 장치 내의 송신 회로는 1 프레임분의 병렬 데이터 TXD0∼7을 로드 신호 TXLD에 기초하여 직렬 데이터로 변환해서 상기 직렬 데이터를 클럭 신호 SCK에 대응해서 송신하고, 클럭 신호 SCK의 에지로부터 다음 에지까지의 구간 a∼b에서 복수회 변화하는 프레임 동기 데이터(/TXD7, TXD7)를 상기 직렬 데이터로 계속해서 송신한다. 수신 회로는 신호선으로부터의 전송 데이터 SD의 값이 구간 a∼b에서 2회 이상 변화한 경우에 로드 신호 RXLD를 생성한다. 상기 신호선으로부터의 상기 직렬 데이터를 클럭 신호 SCK에 대응해서 순차적으로 래치하고, 래치한 상기 직렬 데이터를 로드 신호 RXLD에 기초하여 병렬 데이터 RXD0∼7로 변환한다.

Description

송신 회로와 그 방법, 수신 회로와 그 방법 및 데이터 통신 장치{TRANSMISSION APPARATUS AND METHOD THEREOF, RECEPTION APPARATUS AND METHOD THEREOF, AND DATA COMMUNICATION DEVICE}

본 발명은 직렬 데이터를 수신 회로로 송신하는 송신 회로와 그 방법, 송신 회로로부터 송신된 직렬 데이터를 수신하는 수신 회로와 그 방법 및 상기 송신 회로 및 상기 수신 회로를 포함하는 데이터 통신 장치에 관한 것이다.

직렬 데이터 전송에 대해서는 여러 가지의 문헌이 보고되어 있다.

예를 들면, 특개평 11-178349호 공보에는 직렬 데이터 전송을 행하는 펄스폭 변조 제어 장치의 발명이 개시되어 있다.

특개평 11-145944호 공보에는 직렬 데이터 전송용 신호 동기 검출 회로의 발명이 개시되어 있다.

특개평 11-74893호 공보에는 직렬 데이터 전송을 행하는 데이터 통신 장치 및 그 통신 방법의 발명이 개시되어 있다.

특개평 5-268210호 공보 및 특개평 6-21999호 공보에는 직렬 통신 장치의 발명이 개시되어 있다.

종래의 직렬 데이터 전송 시의 프레임 동기는 예를 들면 이하의 (1)∼(3)에 나타내는 방법으로 행해져 왔다.

(1) 프레임 동기 전용 신호선을 설치하고, 프레임 동기 신호를 전송한다.

(2) 주파수 변조 또는 위상 변조에 의해 1개의 신호선에 복수의 데이터를 중첩함으로써 프레임 동기 신호를 동시에 전송한다.

(3) 특정 패턴의 데이터를 프레임 동기 신호로서 이용한다. 데이터 전송 시에는 데이터를 코드 변환해서 프레임 동기 신호 이외의 패턴으로 변환한다. 수신 측에서는 프레임 동기 신호에 기초하여 1 프레임분의 데이터(또는 비트)를 추출하고, 코드 역변환을 행하여 원래의 데이터로 복귀한다.

상기 (1)의 방법에서는 직렬 전송함으로써 데이터 전송용 신호선의 개수를 줄이고 있으나, 간헐적으로 사용되는 프레임 동기 신호 때문에 프레임 동기 전용 신호선이 증가한다.

상기 (2), (3)의 방법에서는 코드 변환/역변환과 변조/복조를 행하는 회로가 복잡해진다.

상기 (3)의 방법에서는 프레임 동기 패턴분의 직렬 데이터(복수 비트)를 전부 수신해서 특정 패턴과 비교하기까지 프레임의 단락을 알 수 없고, 1 프레임을 수신하는 시간이 길어진다.

본 발명의 목적은 프레임 동기를 취하면서 데이터 전송이 가능한 신규 구성의 데이터 통신 장치와 이 데이터 통신 장치에서 사용 가능한 송신 회로 및 수신 회로를 제공하는데 있다.

도 1은 본 발명에 따른 데이터 통신 장치의 제1 실시예를 도시한 개략적인 블록 구성도.

도 2는 도 1의 데이터 통신 장치의 개략적인 타이밍 차트.

도 3은 도 1 중의 송신 제어 회로의 실시예를 나타내는 회로도.

도 4는 도 1 중의 P/S 변환 회로의 실시예를 나타내는 회로도.

도 5는 도 1 중의 수신 제어 회로의 실시예를 나타내는 회로도.

도 6은 도 1 중의 S/P 변환 회로의 실시예를 나타내는 회로도.

도 7은 도 1 및 도 3∼도 6에 도시한 송신 제어 회로, P/S 변환 회로, 수신 제어 회로 및 S/P 변환 회로의 동작을 나타내는 타이밍 차트.

도 8은 본 발명에 따른 데이터 통신 장치의 제2 실시예를 나타내는 개략적인 블록 구성도.

도 9는 도 8의 데이터 통신 장치의 개략적인 타이밍 차트.

도 10은 도 8 중의 송신 제어 회로의 실시예를 나타내는 회로도.

도 11은 도 8 및 도 10에 도시한 송신 제어 회로, P/S 변환 회로, 수신 제어회로 및 S/P 변환 회로의 동작을 나타내는 타이밍 차트.

도 12는 본 발명에 따른 데이터 통신 장치의 제3 실시예를 나타내는 개략적인 블록 구성도.

도 13은 도 12의 데이터 통신 장치의 개략적인 타이밍 차트.

도 14는 도 12 중의 송신 제어 회로의 실시예를 나타내는 회로도.

도 15는 도 12 중의 수신 제어 회로의 실시예를 나타내는 회로도.

도 16은 도 12 중의 S/P 변환 회로의 실시예를 나타내는 회로도.

도 17은 도 12 및 도 14∼도 16에 도시한 송신 제어 회로, P/S 변환 회로, 수신 제어 회로, S/P 변환 회로의 동작을 나타내는 타이밍 차트.

도 18은 본 발명에 따른 데이터 통신 장치의 제4 실시예를 나타내는 개략적인 블록 구성도.

〈도면의 주요 부분에 대한 부호의 설명〉

100, 300, 400 : 송신 회로

101 : 신호선(제1 신호선)

105∼107 : 신호선(제2 신호선)

110, 310, 410, 610 : 송신 제어 회로

160∼162 : 병렬/직렬 변환 회로(P/S 변환 회로)

200, 500 : 수신 회로

210, 510, 710 : 수신 제어 회로

260∼262, 560 : 직렬/병렬 변환 회로(S/P 변환 회로)

270∼277, 570∼577 : 시프트 레지스트

280∼287, 580∼587 : 출력 레지스트

299, 399, 599, 799 : 데이터 통신 장치

CK0, PSCK, SCK : 클럭 신호

CLR_X : 리셋 신호

DT : 추가 데이터

SD, SD1, SD2 : 전송 데이터

RDY : 준비 신호

RXD0∼7, RXD10∼17, RXD20∼27, TXD0∼7, TXD10∼17, TXD20∼27 : 병렬 데이터

RXLD, TXLD : 로드 신호

/TXD7 : 반전 데이터

본 발명에 따른 송신 회로는 클럭 신호를 제1 신호선을 통해 송신하는 클럭 신호 송신 회로와, 송신 대상인 직렬 데이터의 소정 단위의 단락을 나타내는 동기 데이터에 있어서, 상기 클럭 신호에 기초하는 소정 기간 내에서 값이 복수회 변화하는 동기 데이터를 생성하는 동기 데이터 생성 회로와, 상기 직렬 데이터를 상기 소정 단위마다 상기 생성된 동기 데이터를 중첩하여 상기 클럭 신호에 동기해서 제2 신호선을 통해 송신하는 데이터 송신 회로를 포함한다.

바람직하게는 상기 동기 데이터 생성 회로는 상기 소정 단위의 직렬 데이터의 마지막 데이터의 반전 데이터 및 이에 이어지는 해당 마지막 데이터의 배열을 상기 동기 데이터로서 생성한다.

바람직하게는 상기 동기 데이터 생성 회로는 상기 클럭 신호의 상승으로부터 다음 상승까지, 또는 하강으로부터 다음 하강까지의 동안인 1 사이클 사이에 값이복수회 변화하는 데이터를 상기 동기 데이터로서 생성한다.

바람직하게는 상기 동기 데이터 생성 회로는 상기 데이터 송신 회로에 있어서 직렬 데이터가 송신되어 있을 때 동기되어 있는 클럭 신호의 1 사이클의 시간 내에 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 생성한다.

또한 바람직하게는 상기 동기 데이터 생성 회로는 상기 데이터 송신 회로에 있어서 상기 동기 데이터가 중첩되어 송신될 때의 상기 클럭 신호의 1 사이클 시간을 연장함으로써, 상대적으로 상기 클럭 신호의 1 사이클의 사이에 값이 복수회 변화하는 동기 데이터를 생성하고, 상기 클럭 신호 송신 회로는 상기 동기 데이터가 중첩되어 송신될 때에는 1 사이클의 시간이 연장된 상기 클럭 신호를 송신한다.

또한 특정적으로는 상기 동기 데이터 생성 회로는 상기 클럭 신호의 상승으로부터 다음 하강까지, 또는 하강으로부터 다음 상승까지의 동안인 신호 레벨이 일정한 기간에 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 생성한다.

바람직하게는 상기 동기 데이터 생성 회로는 상기 데이터 송신 회로에 있어서 직렬 데이터가 송신되어 있을 때 동기되어 있는 클럭 신호의 상기 신호 레벨이 일정한 기간 내에 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 생성한다.

또한 바람직하게는 상기 동기 데이터 생성 회로는 상기 데이터 송신 회로에 있어서 상기 동기 데이터가 중첩되어 송신될 때의 상기 클럭 신호의 상기 신호 레벨이 일정한 기간을 연장함으로써 상대적으로 상기 클럭 신호의 1 사이클의 사이에 값이 복수회 변화하는 동기 데이터를 생성하고, 상기 클럭 신호 송신 회로는 상기 동기 데이터가 중첩되어 송신될 때에는 상기 신호 레벨이 일정한 기간이 연장된 상기 클럭 신호를 송신한다.

또한 바람직하게는 송신 대상인 병렬 데이터를 직렬 데이터로 변환하는 병렬-직렬 변환 회로를 더 포함하고, 상기 동기 데이터 생성 회로는 상기 변환된 직렬 데이터에 대해서 상기 소정 단위의 단락을 나타내는 동기 데이터를 생성하고, 상기 데이터 송신 회로는 상기 변환된 직렬 데이터를 상기 송신한다.

또한 본 발명에 따른 송신 방법은 클럭 신호를 제1 신호선을 통해 송신하고, 송신 대상인 직렬 데이터의 소정 단위의 단락을 나타내는 동기 데이터에 있어서, 상기 클럭 신호에 기초하는 소정 기간 내에서 값이 복수회 변화하는 동기 데이터를 생성하고, 상기 직렬 데이터를 상기 소정 단위마다 상기 생성된 동기 데이터를 중첩하여 상기 클럭 신호에 동기해서 제2 신호선을 통해 송신한다.

또한 본 발명에 따른 수신 회로는 제1 신호선을 통해 송신되는 클럭 신호를 수신하는 클럭 신호 수신 회로와, 제2 신호선을 통해 상기 클럭 신호에 동기해서 송신되는 직렬 데이터를 수신하는 직렬 데이터 수신 회로와, 상기 수신한 직렬 데이터로부터 상기 수신된 클럭 신호에 기초하는 소정 기간 내에서 값이 복수회 변화하는 데이터를 동기 데이터로서 검출하는 동기 데이터 검출 회로와, 상기 검출된 동기 데이터를 단락으로 해서 상기 수신된 직렬 데이터의 소정 단위를 검출하는 데이터 처리 회로를 포함한다.

바람직하게는 상기 데이터 처리 회로는 상기 검출된 상기 수신한 직렬 데이터의 소정 단위마다 병렬 데이터로 변환한다.

바람직하게는 상기 동기 데이터 검출 회로는 상기 수신된 클럭 신호에 기초하는 소정 기간 내에서 해당 기간의 최초의 상기 수신한 직렬 데이터, 이에 계속되는 해당 최초의 데이터의 반전 데이터 및 더 이에 계속되는 해당 최초의 데이터 배열을 검출한 경우에 상기 반전 데이터 및 부가적으로 이에 계속되는 해당 최초의 데이터 배열을 상기 동기 데이터로서 검출하고, 상기 데이터 처리 회로는 상기 최초의 데이터를 상기 수신된 직렬 데이터의 소정 단위의 마지막 데이터로서 해당 소정 단위의 데이터를 검출한다.

특정적으로는 상기 동기 데이터 검출 회로는 상기 클럭 신호의 상승으로부터 다음 상승까지, 또는 하강으로부터 하강까지의 동안인 1 사이클 사이에서 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 검출한다.

또한 특정적으로는 상기 동기 데이터 검출 회로는 상기 클럭 신호의 상승으로부터 다음 하강까지, 또는 하강으로부터 다음 상승까지의 동안인 신호 레벨이 일정한 사이에 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 검출한다.

또한 본 발명에 따른 수신 방법은 제1 신호선을 통해 송신되는 클럭 신호를 수신하고, 제2 신호선을 통해 상기 클럭 신호에 동기해서 송신되는 직렬 데이터를 수신하고, 상기 수신된 직렬 데이터로부터 상기 수신된 클럭 신호에 기초하는 소정 기간 내에서 값이 복수회 변화하고 있는 데이터를 동기 데이터로서 검출하고, 상기 검출된 동기 데이터를 단락으로 해서 상기 수신된 직렬 데이터의 소정 단위를 검출한다.

또한 본 발명에 따른 데이터 통신 장치는 클럭 신호를 제1 신호선으로부터 송신하는 클럭 신호 송신 회로와, 송신 대상인 직렬 데이터의 소정 단위의 단락을나타내는 동기 데이터에 있어서, 상기 클럭 신호에 기초하는 소정의 기간 내에 값이 복수회 변화하는 동기 데이터를 생성하는 동기 데이터 생성 회로와, 상기 직렬 데이터를 상기 소정의 단위마다 상기 생성된 동기 데이터를 중첩하여 상기 클럭 신호에 동기해서 상기 제2 신호선을 통해 송신하는 데이터 송신 회로를 포함하는 송신 회로와, 상기 제1 신호선을 통해 송신되는 클럭 신호를 수신하는 클럭 신호 수신 회로와, 상기 제2 신호선을 통해 상기 클럭 신호에 동기해서 송신되는 직렬 데이터를 수신하는 직렬 데이터 수신 회로와, 상기 수신된 직렬 데이터로부터 상기 수신한 클럭 신호에 기초한 소정 기간 내에서 값이 복수회 변화하는 데이터를 동기 데이터로서 검출하는 동기 데이터 검출 회로와, 상기 검출된 동기 데이터를 단락으로 해서 상기 수신한 직렬 데이터의 소정 단위를 검출하는 데이터 처리 회로를 포함하는 수신 회로를 포함한다.

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.

〈제1 실시예〉

도 1은 본 발명에 따른 데이터 통신 장치의 제1 실시예를 나타내는 개략적인 블록 구성도이다.

이 데이터 통신 장치(299)는 송신 회로(100), 수신 회로(200), 신호선(101, 105)으로 구성되어 있다. 송신 회로(100)와 수신 회로(200)는 신호선(101, 105)을 통해 상호 접속되어 있다.

송신 회로(100)는 송신 제어 회로(110)와 병렬/직렬 변환 회로(P/S 변환 회로: 160)로 구성되어 있다.

송신 제어 회로(110)는 P/S 변환용 로드 신호 TXLD, 기준이 되는 클럭 신호(기준 클럭 신호) CK0, 리셋 신호 CLR_X가 공급된다.

이 송신 제어 회로(110)는 준비 신호 RDY를 생성한다. 또한 직렬 데이터 전송용 클럭 신호 SCK를 생성해서 신호선(101)을 통해 수신 회로(200)로 공급하고, P/S 변환용 클럭 신호 PSCK를 생성해서 P/S 변환 회로(160)로 공급한다.

P/S 변환 회로(160)는 병렬 데이터 TXD0∼TXD7(병렬 데이터 TXD0∼7), P/S 변환용 로드 신호 TXLD, P/S 변환용 클럭 신호 PSCK가 공급된다.

이 P/S 변환 회로(160)는 병렬 데이터 TXD0∼7을 직렬 데이터로 변환해서 신호선(105)을 통해 수신 회로(200)로 공급한다.

신호선(101)은 송신 회로(100)으로부터 송신된 클럭 신호 SCK를 전송해서 수신 회로(200)로 공급한다.

신호선(105)은 송신 회로(100)로부터 클럭 신호 SCK에 대응해서 송신된 직렬 데이터를 전송해서 수신 회로(200)로 공급한다. 신호선(105)은 직렬 전송로를 구성하고 있다. 또한 신호선(101, 105)의 연장 시간의 차이는 클럭 신호 SCK의 펄스 폭에 비하여 무시할 수 있는 정도이다.

수신 회로(200)는 수신 제어 회로(210)와 직렬/병렬 변환 회로(S/P 변환 회로: 260)로 구성되어 있다.

수신 제어 회로(210)는 직렬 데이터 및 프레임 동기 데이터를 포함하는 전송 데이터 SD, 직렬 데이터 전송용 클럭 신호 SCK가 공급된다.

이 수신 제어 회로(210)는 S/P 변환용 로드 신호 RXLD를 생성해서 S/P 변환회로(260)로 공급한다.

S/P 변환 회로(260)는 직렬 데이터 및 프레임 동기 데이터를 포함하는 전송 데이터SD, 직렬 데이터 전송용 클럭 신호 SCK, S/P 변환용 로드 신호 RXLD가 공급된다.

이 S/P 변환 회로(260)는 전송 데이터 SD 중의 상기 직렬 데이터를 병렬 데이터 RXD0∼RXD7(병렬 데이터 RXD0∼7)로 변환한다.

도 2는 도 1의 데이터 통신 장치(299)의 개략적인 타이밍 차트이다.

이 타이밍 차트에서는 1 프레임의 송신 데이터 중의 마지막 4비트(TXD4∼7)가 직렬 전송되며, 클럭 신호 SCK의 상승 에지로부터 다음 하강 에지까지의 구간 a∼b에서 프레임 동기 데이터(프레임 종료 신호)가 전송되며, 다음 프레임의 전송이 개시되는 모양을 나타내고 있다. 이 예에서는 전송 데이터 SD는 LSB(Least Significant Bit) 측으로부터 순차적으로 직렬 전송되어 있다.

상기 프레임 동기 데이터는 데이터 TXD7의 반전 데이터 /TXD7, 이 반전 데이터에 계속되는 데이터 TXD에 의해 구성되어 있다.

도 1의 송신 회로(100)는 클럭 신호 SCK의 하강 에지에 동기해서 직렬 데이터를 수신 회로(200)로 송신한다.

수신 회로(200)는 클럭 신호 SCK의 상승 에지에 동기해서 직렬 데이터를 시프트 레지스터에 저장한다. 또한 클럭 신호 SCK의 상승 에지로부터 다음 상승 에지까지의 구간 내에서 전송 데이터 SD 값이 2회 이상 변화한 경우에 그 변화를 1 프레임의 종료를 나타내는 프레임 동기 데이터로서 검출한다.

도 2에서는 구간 a∼b에서 전송 데이터 SD 값이 2회 변화되어 있으며, 이 변화를 수신 제어 회로(210)는 프레임 동기 데이터로서 검출한다.

그리고 수신 제어 회로(210)는 S/P 변환용 로드 신호 RXLD를 생성한다. S/P 변환 회로(26)는 로드 신호 RXLD에 기초하여 시프트 레지스터의 유지 데이터를 프레임 레지스터로 이행해서 병렬 데이터 RXD0∼7을 생성하고, 병렬 데이터 TXD0∼7을 복원한다.

도 3은 도 1 중의 송신 제어 회로의 실시예를 나타내는 회로도이다.

이 송신 제어 회로(110)는 논리 합 회로(OR 회로: 111∼117), D형 플립 플롭(DFF: 121∼128, 132, 141, 146), 반전 회로(NOT 회로: 120, 142, 147), 논인버터(140), 논리 곱 회로(AND 회로: 131), 선택 회로(셀렉터: 130)를 포함한다.

OR 회로(111∼117)의 한 쪽 입력 단자에는 대응하는 DFF(122∼128)의 출력 신호가 공급되며, 다른 쪽 입력 단자에는 로드 신호 TXLD가 공급된다.

DFF(121∼127)의 데이터 입력 단자 D에는 대응하는 OR 회로(111∼117)의 출력 신호가 공급된다.

또한 DFF(128)의 데이터 입력 단자 D에는 로드 신호 TXLD가 공급된다.

DFF(121∼128)의 클럭 입력 단자 CK에는 DFF(146)의 출력 신호 DIV4가 공급된다.

반전 회로(120)는 DFF(121)의 출력 신호 TX11_B를 반전해서 준비 신호 RDY를 생성한다.

AND 회로(131)는 DFF(122)의 출력 신호를 반전한 신호와 DFF(121)의 출력 신호 TX11_B와의 논리 곱을 연산하고, 연산 결과를 DFF(132)로 공급한다.

DFF(132)의 데이터 입력 단자 D에는 AND 회로(131)의 출력 신호가 공급되며, 클럭 입력 단자 CK에는 반전 회로(147)의 출력 신호가 공급된다.

선택 회로(130)의 입력 단자 A에는 DFF(146)의 출력 신호 DIV4가 공급되며, 입력 단자 B에는 반전 회로(142)의 출력 신호 XDIV2가 공급되고, 제어 단자 S에는 DFF(132)의 출력 신호가 공급된다.

선택 회로(130)는 제어 단자 S로 공급되는 신호가 로우 레벨(또는 논리값 0)인 경우에는 입력 단자 A로 공급되어 있는 신호 DIV4를 선택하고, 해당 신호 DIV4를 클럭 신호 PSCK로서 출력 단자 X로부터 출력한다.

선택 회로(130)는 제어 단자 S로 공급되는 신호가 하이 레벨(또는 논리값 1)인 경우에는 입력 단자 B로 공급되어 있는 신호 XDIV2를 선택하고, 해당 신호 XDIV2를 클럭 신호 PSCK로서 출력 단자 X로부터 출력한다.

DFF(141)의 데이터 입력 단자 D에는 반전 회로(142)의 출력 신호 XDIV2가 공급되고, 클럭 입력 단자 CK에는 클럭 신호 CK0이 공급된다.

DFF(141)는 출력 신호 DIV2를 반전 회로(142) 및 DFF(146)로 공급한다.

DFF(146)의 데이터 입력 단자 D에는 반전 회로(147)의 출력 신호가 공급되고, 클럭 입력 단자 CK에는 DFF(141)의 출력 신호 DIV2가 공급된다.

DFF(146)는 출력 신호 DIV4를 DFF(121∼128)의 클럭 입력 단자 CK, 반전 회로(147), 선택 회로(130)의 입력 단자 A로 공급한다.

반전 회로(147)는 DFF(146)의 출력 신호 DIV4를 반전한 신호를 DFF(146)의입력 단자 D와 DFF(132)의 클럭 입력 단자 CK와 논인버터(140)로 공급한다.

논인버터(140)은 반전 회로(147)의 출력 신호를 직렬 데이터 전송용 클럭 신호 SCK로서 출력한다.

DFF(121∼128, 132, 141, 146)의 리셋 단자에는 리셋 신호 CLR_X가 공급되며, 리셋 신호 CLR_X가 로우 레벨인 경우에 DFF(121∼128, 132, 141, 146)는 리셋된다.

DFF(141) 및 반전 회로(142)는 분주 회로를 구성하고 있으며, 클럭 신호 CK0의 2배 주기의 신호 DIV2, XDIV2를 생성한다.

DFF(146) 및 반전 회로(147)는 분주 회로를 구성하고 있으며, 신호 DIV2의 2배 주기의 신호 DIV4를 생성한다.

선택 회로(130)는 직렬 데이터 전송용으로 신호 DIV4를 클럭 신호 PSCK로서 출력하고, 프레임 동기 데이터 전송용으로 신호 XDIV2를 클럭 신호 PSCK로서 출력한다.

도 4는 도 1 중의 P/S 변환 회로의 실시예를 나타내는 회로도이다.

이 P/S 변환 회로(160)은 논인버터(191), 반전 회로(195), 선택 회로(170∼179), DFF(180∼189)를 포함한다.

논인버터(191)는 로드 신호 TXLD를 10개의 선택 회로(170∼179)의 제어 단자(선택 제어 단자) S로 공급한다.

반전 회로(195)는 데이터 TXD7의 반전 데이터(반전 신호) /TXD7을 생성하여 선택 회로(178)로 공급한다.

선택 회로(170∼178)의 입력 단자 A에는 대응하는 DFF(181∼189)의 출력 신호가 공급되고, 선택 회로(179)의 입력 단자 A에는 DFF(189)의 출력 신호가 공급된다.

선택 회로(170∼177)의 입력 단자 B에는 대응하는 병렬 데이터 TXD0∼7이 공급되고, 선택 회로(179)의 입력 단자 B에는 반전 데이터 /TXD7이 공급되며, 선택 회로(179)의 입력 단자 B에는 데이터 TXD7이 공급된다.

DFF(180∼189)의 데이터 입력 단자 D에는 대응하는 선택 회로(170∼179)의 출력 신호가 공급되며, 클럭 입력 단자 CK에는 P/S 변환용 클럭 신호 PSCK가 공급된다.

DFF(180)는 출력 단자 Q로부터 전송 데이터 SD를 신호선(105)으로 출력한다.

P/S 변환 회로(160)에 있어서 로드 신호 TXLD가 하이 레벨인 경우, 선택 회로(170∼177)는 병렬 데이터 TXD0∼7을 선택하여 DFF(180∼187)로 공급하고, 선택 회로(178)는 반전 데이터 /TXD7을 DFF(188)로 공급하고, 선택 회로(179)는 데이터 TXD7을 DFF(189)로 공급한다.

그리고, DFF(180∼189)는 DFF(180∼189)의 데이터 입력 단자 D로 공급되어 있는 데이터를 클럭 신호 PSCK에 기초하여 래치한다.

P/S 변환 회로(160)에 있어서 로드 신호 TXLD가 로우 레벨인 경우, 선택 회로(170∼177)는 DFF(181∼189)의 출력 데이터(출력 신호)를 DFF(180∼187)로 공급한다.

그리고, DFF(180∼189)는 DFF(180∼189)의 데이터 입력 단자 D로 공급되어있는 데이터(신호)를 클럭 신호 PSCK에 기초하여 래치하고, 병렬 데이터 TXD0∼7을 직렬 데이터로 변환하여 상기 직렬 데이터, 반전 데이터 /TXD7, 데이터 TXD7을 포함하는 전송 데이터 SD를 DFF(180)로부터 출력한다. 반전 데이터 /TXD7과 데이터 TXD7은 프레임 동기 데이터이다.

이와 같이, 도 1의 송신 회로(100)는 클럭 신호 SCK를 신호선(101)을 통해 수신 회로(200)로 송신하고, 직렬 데이터 SD를 신호선(105)을 통해 수신 회로(200)로 송신한다.

송신 회로(100) 내의 P/S 변환 회로(160)는 1 프레임분의 병렬 데이터 TXD0∼7을 직렬 데이터로 변환하여 해당 직렬 데이터를 클럭 신호 SCK의 하강 에지에 동기해서 송신하고, 클럭 신호 SCK의 상승 에지로부터 다음 상승 에지까지의 구산 내에 값이 N회(N 또는 2 이상의 정수) 변화하는 프레임 동기 데이터를 상기 직렬 데이터로 계속해서 송신한다.

도 5는 도 1 중의 수신 제어 회로의 실시예를 나타내는 회로도이다.

이 수신 제어 회로(210)는 논인버터(211, 213∼216, 221), 배타적 논리 합 회로(EOR 회로: 212), 논리 곱 회로(222), 논리 합 회로(223), DFF(217, 218)를 갖는다.

논인버터(211)는 신호선(105)으로부터의 전송 데이터 SD를 논인버터링함으로써 지연시키고, 배타적 논리 합 회로(212)로 공급한다.

배타적 논리 합 회로(212)는 논인버터(211)의 출력 데이터와 전송 데이터 SD의 배타적 논리 합을 연산함으로써 전송 데이터 SD 값의 변화를 검출하고, 검출 결과의 펄스를 논인버터(213)로 공급한다.

논인버터(213∼216)는 직렬 접속되어 있으며, 입력된 전송 데이터 SD 값의 변화의 검출 결과의 펄스를 전체로 하여 소정 지연 시간 지연시키고 논인버터(216)로부터 출력 신호(데이터 펄스) SDP로서 출력하여, DFF(217, 218)의 클럭 입력 단자 CK에 인가한다.

논인버터(221)는 신호선(101)으로부터의 클럭 신호 SCK를 논인버터링함으로써 지연시키고 논리 곱 회로(222)로 공급한다.

논리 곱 회로(222)는 논인버터(221)의 출력 신호의 반전 신호와 클럭 신호 SCK의 논리 곱을 연산함으로써, 클럭 신호 SCK의 상승 에지를 검출하고, 검출 결과의 펄스를 논리 합 회로(223)로 출력한다.

논리 합 회로(223)는 논리 곱 회로(222)의 출력 신호와 로드 신호 RXLD의 논리 합을 연산하여 연산 결과의 부정치를 나타내는 신호 CLR_XR를 생성하고 DFF(217, 218)의 리셋 단자로 공급한다.

DFF(217)의 데이터 입력 단자 D에는 전원 전압 V_H가 공급되어 하이 레벨로 고정되어 있다.

DFF(218)의 데이터 입력 단자 D에는 DFF(217)의 출력 신호가 공급된다. DFF(218)는 출력 단자 Q로부터 로드 신호 RXLD를 출력한다.

DFF(217, 218)는 클럭 신호 SCK의 상승 에지마다 리셋된다.

DFF(218)는 클럭 신호 SCK의 상승 에지로부터 다음 상승 에지까지의 구간 내에서 신호 SDP가 2회 이상 하이 레벨이 된 경우(즉, 전송 데이터 SD가 2회 이상 변화한 경우)에 하이 레벨의 로드 신호 RXLD를 생성한다.

도 6은 도 1 중의 S/P 변환 회로의 실시예를 나타내는 회로도이다.

이 S/P 변환 회로(260)는 논인버터(279, 289), DFF(270∼277, 280∼287)를 포함한다.

논인버터(279)는 클럭 신호 SCK로부터 클럭 신호 N1을 생성하고, 클럭 신호 N1을 8개의 DFF(270∼277)의 클럭 입력 단자 CK에 인가한다.

논인버터(289)는 로드 신호 RXLD로부터 신호 N3을 생성하고, 클럭 신호 N3을 8개의 DFF(280∼287)의 클럭 입력 단자 CK로 공급한다.

DFF(270∼277)는 직렬 접속되어 있으며, 시프트 레지스터를 구성하고 있다.

DFF(277)의 데이터 입력 단자 D에는 전송 데이터 SD가 공급되며, 이 전송 데이터 SD가 클럭 신호 N1에 따라서 DFF(277∼270)의 순서로 순차적으로 래치된다.

DFF(280∼287)의 데이터 입력 단자 D에는 대응하는 DFF(270∼277)의 출력 데이터가 공급된다.

DFF(280∼287)는 프레임 레지스터 및 출력 레지스터를 구성하고 있으며, DFF(270∼277)의 출력 데이터를 로드 신호 N3에 따라서 래치하여, 전송 데이터 SD 중의 직렬 데이터를 병렬 데이터 RXD0∼7로 변환한다.

이와 같이, 도 1의 수신 회로(200)는 송신 회로(100)로부터 송신된 클럭 신호 SCK을 신호선(101)을 통해 수신하고, 송신 회로(100)로부터 클럭 신호 SCK의 하강 에지에 동기하여 송신된 직렬 데이터를 신호선(105)을 통해 수신한다.

수신 회로(200) 내의 수신 제어 회로(210)는 클럭 신호 SCK의 상승 에지로부터 다음 상승 에지까지의 구간 내에서 신호선(105)으로부터의 전송 데이터 SD 값이 2회 이상 변화한 경우에 로드 신호 RXLD를 생성한다.

S/P 변환 회로(260)는 신호선(105)으로부터의 상기 직렬 데이터를 클럭 신호 SCK의 상승 에지에 대응하여 순차적으로 래치하여, 래치한 상기 직렬 데이터를 로드 신호 RXLD에 기초하여 병렬 데이터로 변환한다.

도 7는 도 1 및 도 3∼도 6에 도시한 송신 제어 회로(110), P/S 변환 회로(160), 수신 제어 회로(210) 및 S/P 변환 회로(260)의 동작을 나타내는 타이밍 차트이다.

〈제2 실시예〉

도 8은 본 발명에 따른 데이터 통신 장치의 제2 실시예를 나타내는 개략적인 블록 구성도이다.

이 데이터 통신 장치(399)는 송신 회로(300), 수신 회로(200), 신호선(101, 105)을 포함한다. 또, 도 8의 데이터 통신 회로(399)에 있어서 도 1의 데이터 통신 장치(299)와 동일 구성의 블록에는 동일 부호를 병기하고 있으므로, 동일 구성의 블록 설명을 적절하게 생략한다.

송신 회로(300)는 송신 제어 회로(310), P/S 변환 회로(160)를 포함한다.

송신 제어 회로(310)는 P/S 변환용 로드 신호 TXLD와, 기준이 되는 클럭 신호 CK0과 리셋 신호 CLR_X가 공급된다.

이 송신 제어 회로(310)는 준비 신호 RDY를 생성한다. 또한, 직렬 데이터전송용 클럭 신호 SCK를 생성하여 수신 회로(200)로 공급하고, P/S 변환용 클럭 신호 PSCK를 생성하여 P/S 변환 회로(160)로 공급한다.

도 9는 도 8의 데이터 통신 장치(399)의 개략적인 타이밍 차트이다.

이 타이밍 차트에서는 1프레임의 송신 데이터의 마지막 4 비트(TXD4∼7)가 직렬 전송되며, 구간 c∼d에서 프레임 동기 데이터가 전송되어 다음 프레임의 전송이 개시되는 모양을 나타내고 있다. 이 예에서는, 전송 데이터 SD는 LSB 측에서 순차적으로 직렬 전송되어 있다.

도 8의 송신 회로(300)는 클럭 신호 SCK의 하강에 동기하여 전송 데이터 SD 중의 직렬 데이터를 수신 회로(200)로 송신한다.

송신 회로(300)는 프레임 동기 데이터의 송신 시, 클럭 신호 SCK의 에지 간격을 넓히고 있으며, 프레임 동기 데이터(/TXD7, TXD7)의 변화 주기를 상기 직렬 데이터의 변화 주기와 동일하게 하고 있다.

송신 회로(300)는 도 9의 타이밍 차트에 도시한 바와 같이 프레임 동기 데이터의 변화 시, 클럭 신호 SCK의 펄스를 구간 c∼d에서 추출하도록 동작을 행한다.

수신 회로(200)는 클럭 신호 SCK의 상승에 동기하여 전송 데이터 SD 중의 직렬 데이터를 시프트 레지스터에 저장한다. 또한, 클럭 신호 SCK의 상승 에지로부터 다음 상승 에지까지의 구간 c∼d에서 전송 데이터 SD가 2회 이상 변화한 경우, 그 변화를 프레임 동기 데이터로서 검출한다.

도 9에서는 구간 c∼d에서 전송 데이터 SD가 적어도 2회 변화하고 있으며, 이 변화를 수신 제어 회로(210)는 프레임 동기 데이터로서 검출한다.

그리고, 수신 제어 회로(210)는 S/P 변환용 로드 신호 RXLD를 생성한다. S/P 변환 회로(260)는 로드 신호 RXLD에 기초하여 시프트 레지스터의 유지 데이터를 프레임 레지스터로 이행하여 병렬 데이터 RXD0∼7을 생성하고 병렬 데이터 TXD0∼7을 복원한다.

도 10은 도 8 중의 송신 제어 회로의 실시예를 나타내는 회로도이다.

이 송신 제어 회로(310)는 논리 합 회로(OR 회로: 311∼318, 332), DFF(321∼329), 반전 회로(NOT 회로: 320, 342), 논인버터(345), 논리 곱 회로(AND 회로: 330, 340), 플립 플롭(FF : 331, 341)을 포함한다.

OR 회로(311∼318)의 한 쪽 입력 단자에는 대응하는 DFF(322∼329)의 출력 데이터가 공급되고, 다른 쪽 입력 단자에는 로드 신호 TXLD가 공급된다.

DFF(321∼328)의 데이터 입력 단자 D에는 대응하는 OR 회로(311∼318)의 출력 신호가 공급된다. 또한, DFF(329)의 데이터 입력 단자 D에는 로드 신호 TXLD가 공급된다.

DFF(321∼329)의 클럭 입력 단자 CK에는 클럭 신호 CK0이 공급된다.

DFF(321∼329)의 리셋 단자에는 리셋 신호 CLR_X가 공급되어, 리셋 신호 CLR_X가 로우 레벨인 경우에 DFF(321∼329)는 리셋된다.

반전 회로(320)는 DFF(321)의 출력 신호를 반전하여 준비 신호 RDY를 생성한다.

OR 회로(332)는 DFF(321)의 출력 신호와 로드 신호 TXLD와의 논리 합을 연산하여, 연산 결과를 FF(331)로 공급한다.

FF(331)의 데이터 입력 단자 D에는 OR 회로(332)의 출력 신호가 공급되고, 게이트 단자 G에는 클럭 신호 CK0이 공급된다.

FF(331)는 게이트 단자 G가 로우 레벨인 경우, 데이터 입력 단자 D로 공급되어 있는 신호를 출력 단자 Q로부터 출력한다.

FF(331)는 게이트 단자 G가 로우 레벨로부터 하이 레벨이 된 경우, 하이 레벨이 되었을 때 데이터 입력 단자 D로 공급되어 있던 신호를 래치하여, 래치한 신호를 게이트 단자 G가 다음에 로우 레벨이 될 때까지 출력 단자 Q로부터 출력한다. 즉, FF(331)의 출력 신호는 클럭 신호 CK0의 하이 레벨 시에 변화하지 않는다.

AND 회로(330)는 FF(331)의 출력 신호와 클럭 신호 CK0의 논리 곱을 연산하여, 연산 결과를 클럭 신호 PSCK로서 출력한다.

AND 회로(330)는 클럭 신호 CK0이 로우 레벨인 경우, 로우 레벨의 클럭 신호 PSCK를 생성한다.

OR 회로(332)와 AND 회로(330) 사이에 FF(331)를 개재시킴으로써, 클럭 신호 CK0의 하이 레벨 시에 AND 회로(330)의 출력 신호 PSCK가 하이 레벨로부터 로우 레벨로 변화되는 것을 방지하고 있다.

반전 회로(342)는 클럭 신호 CK0의 반전 신호를 생성하여 FF(341) 및 AND 회로(340)로 공급한다.

FF(341)의 데이터 입력 단자 D에는 DFF(322)의 출력 신호가 공급되며, 게이트 단자에는 반전 회로(342)의 출력 신호가 공급된다.

AND 회로(340)는 FF(341)의 출력 신호와 반전 회로(342)의 출력 신호와의 논리 곱를 연산하고 연산 결과를 논인버터(345)로 공급한다.

FF(341)를 설치함으로써 반전 회로(342)의 출력 신호가 하이 레벨일 때, AND 회로(340)의 출력 신호가 하이 레벨로부터 로우 레벨로 변화되는 것을 방지하고 있다.

논인버터(345)는 AND 회로(340)의 출력 신호로부터 직렬 데이터 전송용 클럭 신호 SCK를 생성한다.

도 10의 송신 제어 회로(310)에서는 DFF(322)의 출력 신호와 클럭 신호 CK0의 반전 신호와의 논리 곱을 연산함으로써 P/S 변환 회로(160)로 전송 데이터 SD를 변화시켜 프레임 동기 데이터를 생성하는 경우에 클럭 신호 SCK의 에지 간격이 넓어져 펄스가 추출되는 구성으로 하고 있다.

송신 제어 회로(310)는 프레임 동기 데이터의 송신 시에 있어서의 클럭 신호 SCK의 에지 간격을 직렬 데이터의 송신 시에 있어서의 클럭 신호 SCK의 에지 사이 간격보다도 크게 하고 있다.

이와 같이, 도 8의 송신 회로(300)는 클럭 신호 SCK를 신호선(101)을 통해 수신 회로(200)로 송신하고, 직렬 데이터를 신호선(105)을 통해 수신 회로(200)로 송신한다.

송신 회로(300) 내의 P/S 변환 회로(160)는 1 프레임분의 병렬 데이터 TXD0∼7을 직렬 데이터로 변환하여 해당 직렬 데이터를 클럭 신호 SCK의 하강 에지에 동기하여 송신하고, 클럭 신호 SCK의 상승 에지로부터 다음 상승 에지까지의 구간 내에서 값이 N회(N은 2 이상의 정수) 변화하는 프레임 동기 데이터를 상기 직렬 데이터로 계속해서 송신한다.

도 11은 도 8 및 도 10에 도시한 송신 제어 회로(310), P/S 변환 회로(160), 수신 제어 회로(210) 및 S/P 변환 회로(260)의 동작을 나타내는 타이밍 차트이다.

도 12는 본 발명에 따른 데이터 통신 장치의 제3 실시예를 나타내는 개략적인 블록 구성도이다.

〈제3 실시예〉

이 데이터 통신 장치(599)는 송신 회로(400), 수신 회로(500), 신호선(101, 105)을 포함한다. 또한, 도 12의 데이터 통신 회로(599)에 있어서 도 1의 데이터 통신 장치(299)와 동일 구성의 블록 예는 동일 부호를 병기하고 있으므로, 동일 구성의 블록 설명을 적절하게 생략한다.

송신 회로(400)는 송신 제어 회로(410), P/S 변환 회로(160)를 포함한다.

송신 제어 회로(410)는 P/S 변환용 로드 신호 TXLD와 기준이 되는 클럭 신호 CKQ와 리셋 신호 CLR_X가 공급된다.

이 송신 제어 회로(410)는 준비 신호 RDY를 생성한다. 또한, 직렬 데이터 전송용 클럭 신호 SCK를 생성하여 수신 회로(500)로 공급하고, P/S 변환용 클럭 신호 PSCK를 생성하여 P/S 변환 회로(160)로 공급한다.

P/S 변환 회로(160)는 병렬 데이터 TXD0∼7과 P/S 변환용 로드 신호 TXLD와 P/S 변환용 클럭 신호 PSCK가 공급된다.

이 P/S 변환 회로(160)는 병렬 데이터 TXD0∼7을 직렬 데이터로 변환하여 신호선(105)을 통해 수신 회로(500)로 공급한다.

수신 회로(500)는 수신 제어 회로(510)와 S/P 변환 회로(560)를 포함한다.

수신 제어 회로(510)는 신호선(105)으로부터 전송 데이터 SD가 공급되고, 신호선(101)으로부터 직렬 데이터 전송용 클럭 신호 SCK가 공급된다.

이 수신 제어 회로(510)는 S/P 변환용 로드 신호 RXLD를 생성하여 S/P 변환 회로(560)로 공급한다.

S/P 변환 회로(560)는 전송 데이터 SD와 직렬 데이터 전송용 클럭 신호 SCK와 S/P 변환용 로드 신호 RXLD가 공급된다.

이 S/P 변환 회로(560)은 전송 데이터 SD 중의 직렬 데이터를 병렬 데이터 RXDO∼7로 변환한다.

도 13은 도 12의 데이터 통신 장치(599)의 개략적인 타이밍 차트이다.

이 타이밍 차트에서는 1 프레임의 송신 데이터의 마지막 4비트(TXD4∼7)가 직렬 전송되며, 구간 e∼f에서 프레임 동기 데이터(/TXD7, TXD7)가 전송되며, 다음 프레임의 전송이 개시되는 모양을 나타내고 있다. 이 예에서는 전송 데이터 SD는 LSB 측으로부터 순차적으로 직렬 전송되어 있다.

송신 회로(400)는 클럭 신호 SCK의 각 에지에 대응하여 직렬 데이터를 수신 회로(500)로 송신한다.

송신 회로(400)는 프레임 동기 데이터의 송신 시, 클럭 신호 SCK의 에지 간격을 크게 하여 클럭 펄스를 구간 c∼d에서 추출함으로써, 상대적으로 클럭 신호 SCK의 하강으로부터 상승 기간에 포함되는 직렬 데이터의 변화의 수를 증가시켜, 이것을 프레임 동기 데이터로서 규정하는 것을 가능하게 하고 있다.

수신 회로(500)는 클럭 신호 SCK의 각 에지에 대응하여 전송 데이터 SD 중의 직렬 데이터를 시프트 레지스터에 저장한다. 또한, 클럭 신호 SCK의 상승 에지로부터 다음 하강 에지까지의 구간, 또는 클럭 신호 SCK의 하강 에지로부터 다음 상승 에지까지의 구간 내에서 전송 데이터 SD 값이 2회 이상 변화한 경우, 그 변화를 프레임 동기 데이터로서 검출한다.

도 13에서는 구간 e∼f에서 전송 데이터 SD가 2회 변화하고 있으며, 이 변화를 수신 제어 회로(510)는 프레임 동기 데이터로서 검출한다.

그리고, 수신 제어 회로(510)는 S/P 변환용 로드 신호 RXLD를 생성한다. S/P 변환 회로(560)는 로드 신호 RXLD에 기초하여 시프트 레지스터의 유지 데이터를 프레임 레지스터로 이행하여 병렬 데이터 RXD0∼7을 생성하고 병렬 데이터 TXD0∼7을 복원한다.

도 14는 도 12 중의 송신 제어 회로의 실시예를 나타내는 회로도이다.

이 송신 제어 회로(410)는 논리 합 회로(OR 회로: 411∼418, 432), DFF(421∼429), 반전 회로(NOT 회로: 441, 442, 444), 논인버터(435, 443), 논리 곱 회로(AND 회로: 430, 440)를 포함한다.

OR 회로(411∼418)의 한쪽 입력 단자에는 대응하는 DFF(422∼429)의 출력 신호가 공급되며, 다른 쪽 입력 단자에는 로드 신호 TXLD가 공급된다.

DFF(421∼428)의 데이터 입력 단자 D에는 대응하는 OR 회로(411∼418)의 출력 신호가 공급된다. 또한 DFF(429)의 데이터 입력 단자 D에는 로드 신호 TXLD가 공급된다.

DFF(421∼429)의 클럭 입력 단자 CK에는 클럭 신호 CK0이 공급된다.

DFF(421∼429, 440)의 리셋 단자에는 리셋 신호 CLR_X가 공급되어 리셋 신호 CLR_X가 로우 레벨인 경우에 DFF(421∼429, 440)는 리셋 된다.

반전 회로(420)는 DFF(421)의 출력 신호를 반전해서 준비 신호 RDY를 생성한다.

OR 회로(432)는 DFF(421)의 출력 신호와 로드 신호 TXLD와의 논리 합을 연산하여, 연산 결과를 FF(431)로 공급한다.

FF(431)의 데이터 입력 단자 D에는 OR 회로(432)의 출력 신호가 공급되고, 게이트 단자 G에는 클럭 신호 CK0이 공급된다.

FF(431)는 게이트 단자 G가 로우 레벨인 경우, 데이터 입력 단자 D로 공급되어 있는 신호(데이터)를 출력 단자 Q로부터 출력한다.

FF(431)는 게이트 단자 G가 로우 레벨로부터 하이 레벨이 된 경우, 하이 레벨이 되었을 때 데이터 입력 단자 D로 공급되어 있던 신호를 래치하고, 래치된 신호를 게이트 단자 G가 다음에 로우 레벨이 될 때까지 출력 단자 Q로부터 출력한다. 즉, FF(431)의 출력 신호는 클럭 신호 CK0의 하이 레벨 시에 변화하지 않는다.

AND 회로(430)는 FF(431)의 출력 신호와 클럭 신호 CK0의 논리 곱을 연산하여, 연산 결과를 논인버터(435)로 공급한다. 논인버터(435)는 AND 회로(430)의 출력으로부터 클럭 신호 PSCK를 생성한다.

AND 회로(430)는 클럭 신호 CK0이 로우 레벨인 경우, 로우 레벨의 클럭 신호 PSCK를 생성한다.

OR 회로(432)와 AND 회로(430) 사이에 FF(431)를 개재시킴으로써, 클럭 신호 CK0의 하이 레벨 시에 AND 회로(430)의 출력 신호 PSCK가 하이 레벨로부터 로우 레벨로 변화되는 것을 방지하고 있다.

반전 회로(444)는 클럭 신호 CK0의 반전 신호를 생성하여 논인버터(443)로 공급한다. 논인버터(443)는 반전 회로(444)의 출력 신호를 DFF(440)의 클럭 입력 단자CK로 공급한다.

반전 회로(442)는 DFF(422)의 출력 신호를 반전하여 DFF(440)의 인에이블 단자 EN로 공급한다. DFF(440)는 인에이블 단자 EN이 로우 레벨인 경우에 동작하고, 인에이블 단자 EN이 하이 레벨인 경우에는 출력 단자 Q는 로우 레벨로 고정된다.

반전 회로(441)는 DFF(440)의 출력 신호 SCK를 반전하여 DFF(440)의 입력 단자 D로 공급한다.

DFF(440)는 반전 회로(441)의 출력 신호를 논인버터(443)의 출력 신호에 기초하여 래치하고, 출력 단자 Q로부터 직렬 데이터 전송용 클럭 신호 SCK를 출력한다.

DFF(440) 및 반전 회로(441)는 분주 회로를 구성할 때, 인에이블 단자 EN에 로우 레벨 신호가 공급되어 있는 경우에, 클럭 신호 CK0의 2배 주기의 신호 SCK를 생성한다.

도 14의 송신 제어 회로(410)에서는 DFF(422)의 출력 신호(반전 신호)를 DFF(440)의 인에이블 신호로 이용함으로써 P/S 변환 회로(160)에서 전송 데이터 SD를 변화시켜 프레임 동기 데이터를 생성하는 경우에 클럭 신호 SCK의 에지 간격을넓혀서 펄스가 추출되는 구성으로 하고 있다.

송신 제어 회로(410)는 프레임 동기 데이터의 송신 시에 있어서의 클럭 신호 SCK의 에지 간격을 직렬 데이터의 송신 시에 있어서의 클럭 신호 SCK의 에지 간격보다도 크게 하고 있다.

도 15는 도 12 중의 수신 제어 회로의 실시예를 나타내는 회로도이다.

이 수신 제어 회로(510)는 논인버터(511, 512, 522), 배타적 논리 합 회로(EOR 회로: 513, 523), 논리 합 회로(524), DFF(514, 515)를 포함한다.

논인버터(511)는 신호선(105)으로부터의 전송 데이터 SD를 논인버터(512) 및 배타적 논리 합 회로(513)로 공급한다.

배타적 논리 합 회로(513)는 논인버터(512)의 출력 데이터와 논인버터(511)의 출력 신호와의 배타적 논리 합을 연산하고, 그 연산 결과를 나타내는 신호(데이터 펄스)SDP를 DFF(514, 515)의 클럭 입력 단자 CK로 공급한다.

논인버터(512) 및 배타적 논리 합 회로(513)는 전송 데이터 SD 값의 변화를 검출하는 변화 검출 회로를 구성하고 있다.

논인버터(522)는 신호선(101)으로부터의 클럭 신호 SCK을 배타적 논리 합 회로(523)로 공급한다.

배타적 논리 합 회로(513)는 논인버터(512)의 출력 신호와 논인버터(522)의 출력 신호와 클럭 신호 SCK와의 배타적 논리 합을 연산하고, 연산 결과를 논리 합 회로(524)로 공급한다.

논인버터(522) 및 배타적 논리 합 회로(523)는 클럭 신호 SCK의 상승 및 하강의 각 에지를 검출하는 에지 검출 회로를 구성하고 있다.

논리 합 회로(524)는 배타적 논리 합 회로(523)의 출력 신호와 로드 신호 RXLD의 논리 합을 연산하고, 연산 결과의 부정치를 나타내는 신호 CLR_XR을 생성하여 DFF(514, 515)의 리셋 단자로 공급한다.

DFF(514)의 데이터 입력 단자 D에는 전원 전압 V_H가 공급되어 하이 레벨로 고정되어 있다.

DFF(515)의 데이터 입력 단자 D에는 DFF(514)의 출력 신호가 공급된다. DFF(515)는 출력 단자 Q로부터 로드 신호 RXLD를 출력한다.

DFF(514, 515)는 클럭 신호 SCK의 상승 및 하강의 각 에지마다 리셋된다.

DFF(515)는 클럭 신호 SCK의 상승 에지로부터 다음 상승 에지까지의 구간 내에서 신호 SDP가 2회 이상 하이 레벨이 된 경우(즉, 전송 데이터 SD가 2회 이상 변화한 경우)에 하이 레벨의 로드 신호 RXLD를 생성한다.

도 16은 도 12 중의 S/P 변환 회로의 실시예를 나타내는 회로도이다.

이 S/P 변환 회로(560)는 논인버터(569, 579, 589), 배타적 논리 합 회로(578), DFF(570∼577, 580∼587)를 포함한다.

논인버터(589)는 로드 신호 RXLD로부터 신호 N3을 생성하고, 신호 N3을 DFF(580∼587)의 클럭 입력 단자 CK로 공급한다.

논인버터(569)는 전송 데이터 SD를 증폭해서 DFF(577)의 데이터 입력 단자 D로 공급한다.

논인버터(579)는 클럭 신호 SCK를 증폭해서 배타적 논리합 회로(578)로 공급한다.

배타적 논리합 회로(578)는 논인버터(579)의 출력 신호와 클럭 신호 SCK와의 배타적 논리합을 연산하여 연산 결과를 나타내는 신호 N1을 생성하고, 신호 N1을 DFF(570∼577)의 클럭 입력 단자 CK로 공급한다.

배타적 논리합 회로(578) 및 논인버터(579)는 클럭 신호 SCK의 각 에지를 검출하는 에지 검출 회로를 구성할 때 클럭 신호 SCK의 각 에지마다 펄스를 출력한다.

DFF(570∼577)는 직렬 접속되어 있으며, 시프트 레지스터를 구성하고 있다.

DFF(577)의 데이터 입력 단자 D에는 논인버터(569)를 통해 전송 데이터 SD가 공급되며, 이 전송 데이터 SD 중의 직렬 데이터가 클럭 신호 N1에 따라서 DFF(577∼570)의 순서로 순차적으로 래치된다.

DFF(580∼587)의 데이터 입력 단자 D에는 대응하는 DFF(570∼577)의 출력 데이터가 공급된다.

DFF(580∼587)는 프레임 레지스터 및 출력 레지스터를 구성하고 있으며, DFF(570∼577)의 출력 데이터를 로드 신호 N3에 따라서 래치하고, 전송 데이터 SD 중의 직렬 데이터를 병렬 데이터 RXD0∼7로 변환한다.

이와 같이, 도 12의 수신 회로(500)는 송신 회로(400)로부터 송신된 클럭 신호 SCK를 신호선(101)을 통해 수신하고, 송신 회로(400)로부터 클럭 신호 SCK의 하강 에지에 동기하여 송신된 직렬 데이터를 신호선(105)을 통해 수신한다.

수신 회로(500) 내의 수신 제어 회로(510)는 클럭 신호 SCK의 상승 에지로부터 다음 하강 에지까지의 구간 또는 하강 에지로부터 다음 상승 에지까지의 구간 내에서 신호선(105)으로부터의 전송 데이터 SD 값이 2회 이상 변화한 경우에 로드 신호 RXLD를 생성한다.

S/P 변환 회로(560)는 신호선(105)으로부터의 상기 직렬 데이터를 클럭 신호 SCK의 상승 에지에 대응하여 순차적으로 래치하고, 래치된 상기 직렬 데이터를 로드 신호 RXLD에 기초하여 병렬 데이터로 변환한다.

도 7은 도 12 및 도 3∼도 6에 도시한 송신 제어 회로(410), P/S 변환 회로(460), 수신 제어 회로(510) 및 S/P 변환 회로(560)의 동작을 나타내는 타이밍 차트이다.

〈제4 실시예〉

상기 제1∼제3 실시예에서는 직렬 데이터 전송용으로 단일 신호선(105)을 이용하는 경우를 예시하였으나, 복수의 신호선을 이용하여 직렬 데이터 전송을 병행해서 행하여도 좋다.

이 경우, 상기 복수의 신호선 중 하나의 신호선에 대해서 클럭 신호 SCK의 에지로부터 다음의 에지까지의 구간 내에 있어서의 전송 데이터 SD의 2회 이상의 변화에 의해 프레임 동기 데이터를 검출한다.

또한, 상기 복수의 신호선 중 남은 신호선에 대해서 해당 구간 내에 있어서의 전송 데이터의 2회 이상의 변화 유무를 검출함으로써, 프레임 동기 데이터 이외의 추가 데이터를 전송할 수 있다. 상기 추가 데이터로서는, 예를 들면 데이터 에러 검출용 패리티 정보와 체크 섬(check sum) 정보 등으로 한다.

도 18은 본 발명에 따른 데이터 통신 장치의 제4 실시예를 나타내는 개략적인 블록 구성도이다.

이 데이터 통신 장치(799)는 송신 회로(600), 수신 회로(700), 신호선(101, 105∼107)을 포함한다. 송신 회로(600)와 수신 회로(700)는 신호선(101, 105∼107)을 통해 상호 접속되어 있다.

송신 회로(600)는 송신 제어 회로(610)와 P/S 변환 회로(160∼162)를 포함한다.

송신 제어 회로(610)는 P/S 변환용 로드 신호 TXLD와 기준이 되는 클럭 신호 CK0과 리셋 CLR_X가 공급된다.

이 송신 제어 회로(610)는 준비 신호 RDY를 생성한다. 또한 직렬 데이터 전송용 클럭 신호 SCK를 생성하여 신호선(101)을 통해 수신 회로(700)로 공급하고, P/S 변환용 클럭 신호 PSCK를 생성하여 P/S 변환 회로(106∼162)로 공급한다.

P/S 변환 회로(160)는 병렬 데이터 TXD0∼7과 로드 신호 TXLD와 클럭 신호 PSCK가 공급된다.

이 P/S 변환 회로(160)는 병렬 데이터 TXD0∼7을 직렬 데이터로 변환하여 신호선(105)을 통해 수신 회로(700)로 공급한다.

P/S 변환 회로(161)는 병렬 데이터 TXD10∼17과 로드 신호 TXLD와 클럭 신호 PSCK가 공급된다.

이 P/S 변환 회로(161)는 병렬 데이터 TXD10∼17을 직렬 데이터로 변환하여신호선(106)을 통해 수신 회로(700)로 공급한다.

P/S 변환 회로(162)는 병렬 데이터 TXD20∼27과 로드 신호 TXLD와 클럭 신호 PSCK가 공급된다.

이 P/S 변환 회로(162)는 병렬 데이터 TXD20∼27을 직렬 데이터로 변환하여 신호선(107)을 통해 수신 회로(700)로 공급한다.

송신 제어 회로(610)는 송신 제어 회로(110)의 기능을 갖고, 부가적으로 신호선(105∼107) 중 하나의 신호선을 통해 프레임 동기를 송신함과 함께 신호선 (105∼107) 중 남은 신호선(106, 107)을 통해 프레임 동기 데이터를 선택적으로 송신하도록 P/S 변환 회로(160∼162)를 제어하는 기능을 갖는다.

예를 들면, P/S 변환 회로(161, 162)는 P/S 변환 회로(160)에 유사한 구성을 지니고, P/S 변환 회로(160) 내의 선택 회로(178)의 입력 단자 B로 공급되는 데이터를 데이터 TXD7과 반전 데이터 /TXD7 중 어느 하나에 송신 제어 회로(610)로부터 전환 가능하게 한 구성을 갖는다.

신호선(101)은 송신 회로(600)으로부터 송신된 클럭 신호 SCK를 전송하여 수신 회로(700)로 공급한다.

신호선(105∼107)는 송신 회로(600)으로부터 클럭 신호 SCK에 대응하여 송신된 직렬 데이터를 전송하여 수신 회로(700)로 공급한다. 각각의 신호선(105∼107)은 직렬 전송로를 구성하고 있다. 또, 신호선(101, 105∼107)의 길이의 차이, 즉 전송 지연 시간의 차이는 클럭 신호 SCK의 펄스 폭에 비하여 무시할 수 있는 정도가 바람직하다.

수신 회로(700)는 수신 제어 회로(710)와 S/P 변환 회로(260∼262)를 포함한다. S/P 변환 회로(260∼262)는 동일한 구성을 갖는다.

수신 제어 회로(710)는 직렬 데이터 및 프레임 동기 데이터를 갖는 전송 데이터 SD, SD1, SD2와, 직렬 데이터 전송용 클럭 신호 SCK가 공급된다.

이 수신 제어 회로(710)는 수신 제어 회로(210)의 기능을 갖고, 부가적으로 로드 신호 RXLD를 생성하여 S/P 변환 회로(260∼262)로 공급하며, 신호선(105∼107)의 프레임 동기 데이터를 검출하여 추가 데이터 DT를 출력하는 기능을 갖는다.

예를 들면, 수신 제어 회로(710)는 신호선(105)으로부터의 전송 데이터 SD가 상기 구간 a∼b 내에서 2회 이상 변화한 경우에, 해당 구간 a∼b 에서 신호선(106, 107)으로부터의 전송 데이터 SD1, SD2가 2회 이상 변화했는지의 여부를 검출하고, 검출 결과에 기초하여 추가 데이터 DT를 출력한다.

S/P 변환 회로(260)는 클럭 신호 SCK 및 로드 신호 RXLD가 공급되고, P/S 변환 회로(160)로부터 직렬 데이터 및 프레임 동기 데이터를 갖는 전송 데이터 SD가 공급된다.

이 S/P 변환 회로(260)는 전송 데이터 SD 중의 상기 직렬 데이터를 병렬 데이터 RXD0∼7로 변환한다.

S/P 변환 회로(261)는 클럭 신호 SCK 및 로드 신호 RXLD가 공급되고, P/S 변환 회로(161)로부터 직렬 데이터 및 프레임 동기 데이터를 갖는 전송 데이터 SD가 공급된다.

이 S/P 변환 회로(261)는 전송 데이터 SD 중의 상기 직렬 데이터를 병렬 데이터 RXD10∼17로 변환한다.

S/P 변환 회로(262)는 클럭 신호 SCK 및 로드 신호 RXLD가 공급되고, P/S 변환 회로(162)로부터 직렬 데이터 및 프레임 동기 데이터를 갖는 전송 데이터 SD가 공급된다.

이 S/P 변환 회로(262)는 전송 데이터 SD 중의 상기 직렬 데이터를 병렬 데이터 RXD20∼27로 변환한다.

도 18의 데이터 통신 장치(799)에 있어서 도 1의 데이터 통신 장치(299)를 이용한 구성으로 하고 있지만, 도 8의 데이터 통신 장치(399)를 이용한 구성으로 해도 좋고, 도 12의 데이터 통신 장치(599)를 이용한 구성으로 해도 좋다.

상기 실시예에서는 1 프레임을 8 비트로 구성하고 있으며 간결한 구성으로 되어 있으며, 다른 비트 폭에 대해서도 용이하게 확장 가능하다.

또, 0.25㎛의 프로세스 룰로 제조된 대규모 집적 회로(LSI)에서는 직렬 데이터의 전송 레이트를 데이터 전송용 신호선 1개당 약 1Gbit/S(약 1 기가 비트/초)로 하는 것이 가능하다.

이상으로 설명한 바와 같이 데이터 통신 장치(299, 399, 599, 799)에서는, 직렬 데이터 전송에 있어서의 프레임 동기를 간단한 회로로 행할 수 있다. 또한, 직렬 데이터 전송에 있어서의 프레임 동기를 짧은 시간에 행할 수 있다.

데이터 통신 장치(399)에서는 프레임 동기용 데이터에 이용하는 전송 데이터의 변화 주기를 직렬 데이터 전송 시의 데이터의 변화 주기와 동일하거나 그 이하로 하는 것이 가능하고, 데이터 전송 레이트를 향상시킬 수 있으며, 신호선의 주파수 대역을 효과적으로 이용할 수 있다.

데이터 통신 장치(599)에서는 데이터 통신 장치(299)에 비하여 동일 클럭 주파수로 전송 레이트를 2배로 향상 시킬 수 있다. 또한, 동일 전송 레이트로 클럭 주파수를 1/2배로 할 수 있으며, 소비 전력 및/또는 불필요한 전자 방사를 저감할 수 있다.

데이터 통신 장치(299, 399, 599, 799)에서는 데이터를 인코드나 변조를 행하지 않고 그대로 전송하고, 클럭 전용 신호선을 1개 설치하고 있으므로 직렬 데이터 전송용 신호선만의 증가가 용이하다.

또한, 직렬 데이터 전송용 신호선의 증가 수에 비례하여 데이터 전송을 늘릴 수 있으며, 나아가 프레임 동기를 위한 회로량의 증가를 억제할 수 있다.

데이터 통신 장치(799)에서는 프레임 동기의 검출시에 추가 데이터(추가 정보)를 송수신할 수 있다.

또, 상기 실시예는 본 발명의 예시이며 본 발명은 상기 실시예에 한정되지 않는다.

전술한 각 실시예에 있어서 동기 데이터는 제1 실시예에서는 클럭의 사이클은 일정하고 그 1 사이클 내에서 복수회 신호를 변화시킴으로써 생성하고, 제2 실시예 및 제3 실시예에서는 클럭 사이클 혹은 클럭의 로우 레벨의 기간을 길게 함으로써 상대적으로 1 사이클의 사이 또는 로우 레벨의 기간에서 복수회의 신호가 변화하도록 하여 생성하였다.

그러나, 이 동기 데이터의 생성 방법, 보다 구체적으로는 복수회 신호 변화를 검출하는 범위 및 그 생성 방법은 이들 경우에 한정되는 것은 아니다.

예를 들면, 클럭의 하이 레벨의 기간 내에 있어서 복수 신호를 변화시켜도 좋다.

또한, 클럭의 주기는 일정하고, 그 로우 레벨 또는 하이 레벨의 기간에 복수회 신호가 변화하도록 하여도 좋다.

또한, 예를 들면 데이터가 복수 사이클마다 변화하는 신호인 경우에는, 그 복수 사이클을 단위로 하여서, 신호를 복수회 변화시키도록 하여도 좋다.

본 발명에 따른 데이터 통신 장치에 의하면, 직렬 데이터 전송에 있어서의 프레임 동기를 간단한 회로로 행할 수 있음과 함께, 프레임 동기를 짧은 시간에 행할 수 있다.

이상 설명한 바와 같이 본 발명에 따르면, 프레임 동기를 취하면서 데이터 전송이 가능한 신규 구성의 데이터 통신 장치와, 이 데이터 통신 장치로 사용 가능한 송신 회로와 그 방법 및 수신 회로와 그 방법을 제공할 수 있다.

Claims

클럭 신호를 제1 신호선을 통해 송신하는 클럭 신호 송신 회로와,

송신 대상인 직렬 데이터의 소정 단위의 단락을 나타내는 동기 데이터로서, 상기 클럭 신호에 기초하여 소정 기간 내에서 값이 복수회 변화하는 동기 데이터를 생성하는 동기 데이터 생성 회로와,

상기 직렬 데이터를 상기 소정 단위마다 상기 생성된 동기 데이터를 중첩하여 상기 클럭 신호에 동기해서 제2 신호선을 통해 송신하는 데이터 송신 회로

를 포함하는 것을 특징으로 하는 송신 회로.
제1항에 있어서,

상기 동기 데이터 생성 회로는 상기 소정 단위의 직렬 데이터의 마지막 데이터의 반전 데이터 및 이에 계속되는 해당 마지막 데이터의 배열을 상기 동기 데이터로서 생성하는 것을 특징으로 하는 송신 회로.
제1항에 있어서,

상기 동기 데이터 생성 회로는 상기 클럭 신호의 상승으로부터 다음 상승까지, 또는 하강으로부터 다음 하강까지의 동안인 1 사이클의 사이에 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 생성하는 것을 특징으로 하는 송신 회로.
제3항에 있어서,

상기 동기 데이터 생성 회로는 상기 데이터 송신 회로에 있어서 직렬 데이터가 송신되어 있을 때 동기되어 있는 클럭 신호의 1 사이클의 시간 내에 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 생성하는 것을 특징으로 하는 송신 회로.
제3항에 있어서,

상기 동기 데이터 생성 회로는 상기 데이터 송신 회로에 있어서 상기 동기 데이터가 중첩되어 송신될 때의 상기 클럭 신호의 1 사이클 시간을 연장함으로써, 상대적으로 상기 클럭 신호의 1 사이클의 사이에 값이 복수회 변화하는 동기 데이터를 생성하고,

상기 클럭 신호 송신 회로는 상기 동기 데이터가 중첩되어 송신될 때는 1 사이클의 시간이 연장된 상기 클럭 신호를 송신하는 것을 특징으로 하는 송신 회로.
제1항에 있어서,

상기 동기 데이터 생성 회로는 상기 클럭 신호의 상승으로부터 다음 하강까지, 또는 하강으로부터 다음 상승까지의 동안인 신호 레벨이 일정한 사이에 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 생성하는 것을 특징으로 하는 송신 회로.
제6항에 있어서,

상기 동기 데이터 생성 회로는 상기 데이터 송신 회로에 있어서 직렬 데이터가 송신되어 있을 때 동기되어 있는 클럭 신호의 상기 신호 레벨이 일정한 기간 내에서 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 생성하는 것을 특징으로 하는 송신 회로.
제6항에 있어서,

상기 동기 데이터 생성 회로는 상기 데이터 송신 회로에 있어서 상기 동기 데이터가 중첩되어 송신될 때의 상기 클럭 신호의 상기 신호 레벨이 일정한 기간을 연장함으로써 상대적으로 상기 클럭 신호의 1 사이클 사이에 값이 복수회 변화하는 동기 데이터를 생성하고,

상기 클럭 신호 송신 회로는 상기 동기 데이터가 중첩되어 송신될 때에는 상기 신호 레벨이 일정한 기간이 연장된 상기 클럭 신호를 송신하는 것을 특징으로 하는 송신 회로.
제1항에 있어서,

송신 대상인 병렬 데이터를 직렬 데이터로 변환하는 병렬-직렬 변환 회로를 더 포함하고,

상기 동기 데이터 생성 회로는 상기 변환된 직렬 데이터에 대해서 상기 소정 단위의 단락을 나타내는 동기 데이터를 생성하고,

상기 데이터 송신 회로는 상기 변환된 직렬 데이터를 상기 송신하는 것을 특징으로 하는 송신 회로.
클럭 신호를 제1 신호선을 통해 송신하고,

송신 대상인 직렬 데이터의 소정 단위의 단락을 나타내는 동기 데이터로서, 상기 클럭 신호에 기초하여 소정 기간 내에서 값이 복수회 변화하는 동기 데이터를 생성하고,

상기 직렬 데이터를 상기 소정 단위마다 상기 생성된 동기 데이터를 중첩하여 상기 클럭 신호에 동기해서 제2 신호선을 통해 송신하는 것을 특징으로 하는 송신 방법.
수신 회로에 있어서,

제1 신호선을 통해 송신되는 클럭 신호를 수신하는 클럭 신호 수신 회로와,

제2 신호선을 통해 상기 클럭 신호에 동기해서 송신되는 직렬 데이터를 수신하는 직렬 데이터 수신 회로와,

상기 수신한 직렬 데이터로부터 상기 수신된 클럭 신호에 기초하는 소정 기간 내에서 값이 복수회 변화하는 데이터를 동기 데이터로서 검출하는 동기 데이터 검출 회로와,

상기 검출된 동기 데이터를 단락으로 해서 상기 수신된 직렬 데이터의 소정 단위를 검출하는 데이터 처리 회로

를 포함하는 것을 특징으로 하는 수신 회로.
제11항에 있어서,

상기 데이터 처리 회로는 상기 검출된 상기 수신한 직렬 데이터의 소정 단위마다 병렬 데이터로 변환하는 것을 특징으로 하는 수신 회로.
제11항에 있어서,

상기 동기 데이터 검출 회로는 상기 수신된 클럭 신호에 기초하는 소정 기간 내에서 해당 기간의 최초의 상기 수신한 직렬 데이터, 이에 계속되는 해당 최초의 데이터의 반전 데이터 및 부가적으로 이에 계속되는 해당 최초의 데이터 배열을 검출한 경우에 상기 반전 데이터 및 부가적으로 이에 계속되는 해당 최초의 데이터의 배열을 상기 동기 데이터로서 검출하고,

상기 데이터 처리 회로는 상기 최초의 데이터를 상기 수신한 직렬 데이터의 소정 단위의 마지막 데이터로서 해당 소정 단위의 데이터를 검출하는 것을 특징으로 하는 수신 회로.
제11항에 있어서,

상기 동기 데이터 검출 회로는 상기 클럭 신호의 상승으로부터 다음 상승까지, 또는 하강으로부터 하강까지의 동안인 1 사이클의 사이에 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 검출하는 것을 특징으로 하는 수신 회로.
제11항에 있어서,

상기 동기 데이터 검출 회로는 상기 클럭 신호의 상승으로부터 다음 하강까지, 또는 하강으로부터 다음 상승까지의 동안인 신호 레벨이 일정한 사이에 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 검출하는 것을 특징으로 하는 수신 회로.
제1 신호선을 통해 송신되는 클럭 신호를 수신하고,

제2 신호선을 통해 상기 클럭 신호에 동기해서 송신되는 직렬 데이터를 수신하고,

상기 수신한 직렬 데이터로부터 상기 수신된 클럭 신호에 기초하는 소정 기간 내에서 값이 복수회 변화하는 데이터를 동기 데이터로서 검출하고,

상기 검출된 동기 데이터를 단락으로 해서 상기 수신된 직렬 데이터의 소정 단위를 검출하는 것을 특징으로 하는 수신 방법.
클럭 신호를 제1 신호선으로부터 송신하는 클럭 신호 송신 회로와,

송신 대상인 직렬 데이터의 소정 단위의 단락을 나타내는 동기 데이터로서, 상기 클럭 신호에 기초하는 소정의 기간 내에 값이 복수회 변화하는 동기 데이터를 생성하는 동기 데이터 생성 회로와,

상기 직렬 데이터를 상기 소정의 단위마다 상기 생성된 동기 데이터를 중첩하여 상기 클럭 신호에 동기해서 상기 제2 신호선을 통해 송신하는 데이터 송신 회로를 갖는 송신 회로와,

상기 제1 신호선을 통해 송신되는 클럭 신호를 수신하는 클럭 신호 수신 회로와,

상기 제2 신호선을 통해 상기 클럭 신호에 동기해서 송신되는 직렬 데이터를 수신하는 직렬 데이터 수신 회로와,

상기 수신한 직렬 데이터로부터 상기 수신된 클럭 신호에 기초하는 소정의 기간 내에 값이 복수회 변화하고 있는 데이터를 동기 데이터로서 검출하는 동기 데이터 검출 회로와,

상기 검출된 동기 데이터를 단락으로 해서 상기 수신된 직렬 데이터의 소정 단위를 검출하는 데이터 처리 회로를 갖는 수신 회로

를 포함하는 데이터 통신 장치.
제17항에 있어서,

상기 송신 회로의 동기 데이터 생성 회로는 상기 소정 단위의 직렬 데이터의 마지막 데이터의 반전 데이터 및 이에 계속되는 해당 마지막 데이터의 배열을 상기 동기 데이터로서 생성하고,

상기 수신 회로의 동기 데이터 검출 회로는 상기 수신한 클럭 신호에 기초하는 소정 기간 내에서 해당 기간의 최초의 상기 수신한 직렬 데이터, 이에 이어지는 해당 최초의 데이터의 반전 데이터 및 부가적으로 이에 이어지는 해당 최초의 데이터의 배열을 검출한 경우에 상기 반전 데이터 및 부가적으로 이에 이어지는 해당 최초의 데이터의 배열을 상기 동기 데이터로서 검출하고,

상기 수신 회로의 데이터 처리 회로는 상기 최초의 데이터를 상기 수신한 직렬 데이터의 소정 단위의 마지막 데이터로서 해당 소정 단위의 데이터를 검출하는 것을 특징으로 하는 데이터 통신 장치.
제17항에 있어서,

상기 송신 회로의 동기 데이터 생성 회로는 상기 클럭 신호의 상승으로부터 다음 상승까지, 또는 하강으로부터 다음 하강까지의 동안인 1 사이클 사이에 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 생성하고,

상기 수신 회로의 동기 데이터 검출 회로는 상기 클럭 신호의 상승으로부터 다음 상승까지, 또는 하강으로부터 다음 하강까지의 동안인 1 사이클 사이에 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 검출하는 것을 특징으로 하는 데이터 통신 장치.
제19항에 있어서,

상기 송신 회로의 동기 데이터 생성 회로는 상기 데이터 송신 회로에서 직렬 데이터가 송신되어 있을 때 동기되어 있는 클럭 신호의 1 사이클 시간 내에 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 생성하는 것을 특징으로 하는 데이터 통신 장치.
제19항에 있어서,

상기 송신 회로의 동기 데이터 생성 회로는 상기 데이터 송신 회로에서 상기 동기 데이터가 중첩되어 송신될 때의 상기 클럭 신호의 1 사이클 시간을 연장함으로써 상대적으로 상기 클럭 신호의 1 사이클 사이에 값이 복수회 변화하는 동기 데이터를 생성하고,

상기 송신 회로의 클럭 송신 회로는 상기 동기 데이터가 중첩되어 송신될 때에는 1 사이클 시간이 연장된 상기 클럭 신호를 송신하는 것을 특징으로 하는 데이터 통신 장치.
제17항에 있어서,

상기 송신 회로의 동기 데이터 생성 회로는 상기 클럭 신호의 상승으로부터 다음 하강까지, 또는 하강으로부터 다음 상승까지의 동안인 신호 레벨이 일정한 사이에 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 생성하고,

상기 수신 회로의 동기 데이터 검출 회로는 상기 클럭 신호의 상승으로부터 다음 하강까지, 또는 하강으로부터 다음 상승까지의 동안인 신호 레벨이 일정한 사이에 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 검출하는 것을 특징으로 하는 데이터 통신 장치.
제22항에 있어서,

상기 송신 회로의 동기 데이터 생성 회로는 상기 데이터 송신 회로에서 직렬 데이터가 송신되어 있을 때 동기되어 있는 클럭 신호의 상기 신호 레벨이 일정한 기간 내에 값이 복수회 변화하는 데이터를 상기 동기 데이터로서 생성하는 것을 특징으로 하는 데이터 통신 장치.
제22항에 있어서,

상기 송신 회로의 동기 데이터 생성 회로는 상기 데이터 송신 회로에서 상기 동기 데이터가 중첩되어 송신될 때의 상기 클럭 신호의 상기 신호 레벨이 일정한 기간을 연장함으로써, 상대적으로 상기 클럭 신호의 1 사이클 사이에 값이 복수회 변화하는 동기 데이터를 생성하고,

상기 송신 회로의 클럭 신호 송신 회로는 상기 동기 데이터가 중첩되어 송신될 때에는 상기 신호 레벨이 일정한 기간이 연장된 상기 클럭 신호를 송신하는 것을 특징으로 하는 데이터 통신 장치.
제17항에 있어서,

상기 송신 회로는 송신 대상인 병렬 데이터를 직렬 데이터로 변환하는 병렬-직렬 변환 회로를 더 포함하며,

상기 송신 회로의 동기 데이터 생성 회로는 상기 변환된 직렬 데이터에 대해서 상기 소정 단위의 단락을 나타내는 동기 데이터를 생성하고,

상기 송신 회로의 데이터 송신 회로는 상기 변환된 직렬 데이터를 상기 송신하고,

상기 수신 회로의 데이터 처리 회로는 상기 검출된 상기 수신한 직렬 데이터의 소정 단위마다 병렬 데이터로 변환하는 데이터 통신 장치.