JP5965219B2 - 受信装置 - Google Patents

Description

本発明は、既知のビットパターン（特定パターン）を、複数のブロック、連続して含むシリアルデータ（シリアルパターン）を受信し、所定ブロック数、連続して特定パターンを含むシリアルデータが受信されたことを検出する受信装置に関するものである。

高速シリアル通信技術で採用されている多くの通信プロトコル（規約）が特定パターンの検出処理を前提としている。最も一般的なシリアルパターンの構成は、図１５に示すように、プリアンブル（Preamble）＋スタートデリミタ（StartDelimiter）＋ペイロード（Payload）＋エンドオブバースト（ＥＯＢ）（もしくは、エンドデリミタ（EndDelimiter））となっており、データ格納領域であるペイロード以外はそれぞれの通信プロトコルにおいて特定ビット数の特定パターンとして規定されている。

本発明に関連性のある先行技術文献には、特許文献１〜３がある。

特許文献１には、直列データをｎビットの並列データに変換し、ｎビットの並列データを受け取ってｎ＋ｍ−１ビット（ｍは特定パターンのビット長）の並列データをレジスタに記憶し、Ｎ個のＭビット比較器により、レジスタに記憶されたｎ＋ｍ−１ビットのデータの開始ビットを１ビットずつずらして、Ｎ通りの連続するｍビットのデータのそれぞれと、ｍビットの特定パターンとの一致検出を並列に行うことが記載されている。

特許文献２および３には、並列データと特定パターンとをビット毎に比較し、伝送線路の影響により、両者の間でビットの値が一致しないビット誤りが含まれていても、その数が規定数以下であれば特定パターンに一致すると判定することが記載されている。

特開平７−２０２８６５号公報 特開２００５−２６０５００号公報 特開平８−６５２９４号公報

１０Ｇ−ＥＰＯＮ向け標準規格ＩＥＥＥ８０２．３ａｖで規定されるようなプリアンブルやエンドオブバーストは、６６ビットの特定パターンを１ブロックとして、連続する複数のブロックで構成される。また、エンドオブバーストでは、許容されるビット誤り数は連続する２ブロック内に含まれる数として規定されているが、そのビット誤り数を判定するための判定ウィンドウは１ブロックごとにシフトする。連続する複数ブロックに特定パターンを設けることによって、特定パターンの検出を確実に行うことが可能である。また、特定パターンを複数回連続して検出したことを条件としてシリアルデータの受信を検出することにより、ノイズ等による特定パターンの誤検出が発生した場合にも、シリアルデータの受信を誤って検出することを防止できる。

これに対し、特許文献１では、このような連続する複数ブロックに特定パターンを設けたシリアルデータの受信は想定されていない。それぞれのブロック内での特定パターンの検出処理は行われるとしても、連続する複数ブロックにおける検出結果に基づいて、誤りなくシリアルデータの受信を検出する技術は開示されていない。

また、特定パターンの連続するブロックの規定回数分に含まれるビット誤り数の計算において、特許文献２および３では特定パターン１回分の計算は可能であるが、特定パターンの連続する規定回数分を計算するための手段が設けられていない。そのため、特許文献２および３の手法においても、ビット誤り数の連続検出回数を正しく判断することができないという問題がある。

本発明の目的は、特定パターンの連続検出を効率よく行い、かつ連続検出回数を正しく判断することができる受信装置を提供することにある。
また、本発明の他の目的は、さらに、ビット誤り数の連続検出回数を正しく判断することができる受信装置を提供することにある。

上記目的を達成するために、本発明は、Ｍビット長の既知のビットパターンを有する検出対象部分を、複数、連続して含むシリアルデータを受信する受信装置であって、
受信したシリアルデータを構成する各ビットのデータを、受信した順に並べてＮビット（Ｎ＜Ｍ）幅のパラレルデータを生成するシリアルパラレル変換回路と、
前記Ｎビット幅のパラレルデータの１ワードが格納される第１のレジスタ、および、該第１のレジスタに格納されたパラレルデータが、順次、パラレルクロックに同期してシフトされて格納される１つもしくは複数の第２のレジスタとからなるレジスタ群と、
前記レジスタ群に格納されたパラレルデータを構成するビットの、前記シリアルデータとして受信した順に連続する、Ｍビットの複数の格納パターンのそれぞれと、前記既知のビットパターンとを、比較する比較回路と、
前記比較回路が、前記パラレルクロックの第１の周期内に、前記レジスタ群に格納されたパラレルデータを構成するビットの前記シリアルデータとして受信した順に連続する特定のＮビットの範囲の先頭からＫビット目（Ｋ＝０〜Ｎ−１）を先頭とするＭビットの格納パターンと、前記既知のビットパターンとの一致を検出し、さらに、前記第１の周期後において、Ｍ／Ｎの商をＱ、余りをＲとしてＫ、Ｎ、Ｑ、Ｒによって決まる、前記パラレルクロックの特定の周期内に、前記レジスタ群に格納されたパラレルデータを構成するビットの前記特定のＮビットの範囲およびＫ、Ｎ、Ｒによって決まる特定のビットを先頭とするＭビットの格納パターンと、前記既知のビットパターンとの一致を検出したことを条件として、前記シリアルデータの受信を検出する検出回路とを備えることを特徴とする受信装置を提供するものである。

ここで、（１Ａ）Ｋ＜Ｎ−Ｒである場合には、前記特定の周期が前記パラレルクロックの第１の周期からＱ周期後の周期であり、前記特定のビットが前記特定のＮビットの範囲の先頭からＫ＋Ｒビット目のビットであり、
（２Ａ）Ｎ−Ｒ≦Ｋである場合には、前記特定の周期が前記パラレルクロックの第１の周期からＱ＋１周期後の周期であり、前記特定のビットが前記特定のＮビットの範囲の先頭からＫ＋Ｒ−Ｎビット目のビットであることが好ましい。

また、前記比較回路が、前記レジスタ群に格納されたパラレルデータを構成するビットの前記特定のＮビットの範囲のそれぞれのビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行うＮ個の比較器を備え、
前記特定の周期内に、
（１Ａ）Ｋ＜Ｎ−Ｒである場合には、前記Ｎ個の比較器のうちの、前記特定のＮビットの範囲の先頭からＫ＋Ｒビット目のビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行う比較器が、
（２Ａ）Ｎ−Ｒ≦Ｋである場合には、前記Ｎ個の比較器のうちの、前記特定のＮビットの範囲の先頭からＫ＋Ｒ−Ｎビット目のビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行う比較器が、
一致を検出したことを条件として、前記検出回路が前記シリアルデータの受信を検出することが好ましい。

また、前記特定の周期が前記パラレルクロックの第１の周期からＱ周期後の周期であり、前記特定のビットが、
（１Ａ）Ｋ＜Ｎ−Ｒである場合には、前記特定のＮビットの範囲の先頭からＫ＋Ｒビット目のビットであり、
（２Ｂ）Ｎ−Ｒ≦Ｋである場合には、前記特定のＮビットの範囲の直後のＲビットの範囲の先頭からＫ＋Ｒ−Ｎビット目のビットであるか、
もしくは、
前記特定の周期が前記パラレルクロックの第１の周期からＱ＋１周期後の周期であり、前記特定のビットが、
（１Ｂ）Ｋ＜Ｎ−Ｒである場合には、前記特定のＮビットの範囲の直前のＮ−Ｒビットの範囲の先頭からＫビット目のビットであり、
（２Ａ）Ｎ−Ｒ≦Ｋである場合には、前記特定のＮビットの範囲の先頭からＫ＋Ｒ−Ｎビット目のビットであることが好ましい。

また、前記比較回路が、
前記レジスタ群に格納されたパラレルデータを構成するビットの前記特定のＮビットの範囲のそれぞれのビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行うＮ個の第１の比較器を備えるとともに、
前記レジスタ群に格納されたパラレルデータを構成するビットの前記特定のＮビットの範囲の直後のＲビットの範囲のそれぞれのビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行うＲ個の第２の比較器と、前記レジスタ群に格納されたパラレルデータを構成するビットの前記特定のＮビットの範囲の直前のＮ−Ｒビットの範囲のそれぞれのビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行うＮ−Ｒ個の第３の比較器と、の少なくとも一方を備え、
前記検出回路が、
前記特定の周期を前記第１の周期からＱ周期後の周期とし、該特定の周期内に、
（１Ａ）Ｋ＜Ｎ−Ｒである場合には、前記第１の比較器のうちの、前記特定のＮビットの範囲の先頭からＫ＋Ｒビット目のビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行う比較器が、
（２Ｂ）Ｎ−Ｒ≦Ｋである場合には、前記第２の比較器のうちの、前記特定のＮビットの範囲の直後のＲビットの範囲の先頭からＫ＋Ｒ−Ｎビット目のビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行う比較器が、
一致を検出したときに前記シリアルデータの受信を検出する、
もしくは、
前記特定の周期を前記第１の周期からＱ＋１周期後の周期とし、該特定の周期内に、
（１Ｂ）Ｋ＜Ｎ−Ｒである場合には、前記第３の比較器のうちの、前記特定のＮビットの範囲の直前のＮ−Ｒビットの範囲の先頭からＫビット目のビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行う比較器が、
（２Ａ）Ｎ−Ｒ≦Ｋである場合には、前記第１の比較器のうちの、前記特定のＮビットの範囲の先頭からＫ＋Ｒ−Ｎビット目のビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行う比較器が、
一致を検出したことを条件として前記シリアルデータの受信を検出することが好ましい。

また、前記比較回路が、前記特定の周期内に、前記特定のビットを先頭とするＭビットの格納パターンのみと前記既知のビットパターンとの比較を行うことが好ましい。

また、前記比較回路が、前記第１の周期と前記特定の周期との間の前記パラレルクロックの周期内の比較動作を停止することが好ましい。

また、前記比較回路が、前記Ｍビットの複数の格納パターンのそれぞれと前記既知のビットパターンとの比較を行い、一致を検出しなかったビットの個数を格納する第１の不一致ビット数レジスタを備えるとともに、前記第１の不一致ビット数レジスタに格納された個数がシフトされて格納される少なくとも１段の第２の不一致ビット数レジスタを備えることが好ましい。

また、前記比較回路が、前記第１の不一致ビット数レジスタに格納された、前記特定の周期内での前記特定のビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較によって一致を検出しなかったビットの個数と、前記第２の不一致ビット数レジスタに格納された、前記第１の周期内での前記Ｋビット目を先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較によって一致を検出しなかったビットの個数との和が、許容数未満であったときに、前記第１の周期内での前記Ｋビット目を先頭とするＭビットの格納パターンと前記既知のビットパターンとの一致、および、前記特定の周期内での前記特定のビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの一致を検出することが好ましい。

また、前記比較回路が、前記レジスタ群に格納されたパラレルデータを構成するビットの前記特定のＮビットの範囲のそれぞれのビットを先頭とするＭビットの格納パターンのうちの複数の格納パターンと前記既知のビットパターンとの一致を検出したときに、前記検出回路が、該一致を検出した複数の格納パターンのなかから、所定の基準に基づいて選択した格納パターンの先頭ビットに基づいて、前記特定の周期および特定のビットを決定することが好ましい。

また、前記比較回路が、前記複数の格納パターンごとの比較結果を出力するものであり、
前記検出回路が、前記比較結果から、前記特定のビットを先頭とする格納パターンについての比較結果を選択する選択回路を備え、該選択した比較結果に基づいて、前記比較回路が前記特定のビットを先頭とする格納パターンと前記既知のビットパターンとの一致を検出したと判断することが好ましい。

前記検出回路が、さらに、マスク回路を備え、該マスク回路によって、前記第１の周期と前記特定の周期との間の前記パラレルクロックの周期内の前記特定のビットを先頭とする格納パターンと前記既知のビットパターンとの一致を表す比較結果がマスクされた、前記選択した比較結果に基づいて、前記比較回路が前記特定のビットを先頭とする格納パターンと前記既知のビットパターンとの一致を検出したと判断することが好ましい。

本発明によれば、最初に既知のビットパターンとの一致が検出されたとき以降は既知のビットパターンの一致条件を、既知のビットパターンのビット数に基づいて１通りに予測し、その限定された条件下で一致判定を行うので、既知のビットパターンの連続検出回数を正しく判定することができる。

また、既知のビットパターンの連続するブロックの規定回数分に含まれるビット誤り数の計算において、ビット誤り数結果を保持するレジスタを用意し、それを必要クロックサイクル分だけ保持しておくので、既知のビットパターンの複数ブロックに対するビット誤り数の計算は、常に該当するレジスタの和として実現できる。その結果、ビット誤り数の連続検出回数を正しく判断できる。

本発明の受信装置の構成を表す一実施形態のブロック図である。 シリアルパラレル変換回路の構成を表す一例の回路図である。 受信パターン格納レジスタの構成を表す一例の回路図である。 受信パターン格納レジスタに格納されたパラレルデータの格納状態を表す一例の概念図である。 偶数番目の格納パターンの格納状態を表す一例の概念図である。 奇数番目の格納パターンの格納状態を表す一例の概念図である。 パターン比較回路の構成を表す一例の概念図である。 パターン比較回路の構成を表す一例のブロック図である。 第１の加算回路の構成を表す一例の回路図である。 第２の加算回路の構成を表す一例の回路図である。 （Ａ），（Ｂ）および（Ｃ）は、パターン比較結果選択回路の構成を表す一例の回路図である。 パターン比較結果選択回路の動作を表す一例のステートダイアグラムである。 格納パターンと特定パターンとの一致検出動作を表す一例のタイミング図である。 格納パターンと特定パターンとの一致検索動作を表す一例のタイミング図である。 シリアルパターンの構成を表す一例の概念図である。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の受信装置を詳細に説明する。

図１は、本発明の受信装置の構成を表す一実施形態のブロック図である。同図に示す受信装置１０は、Ｍビット長の既知のビットパターン（特定パターン）を有する検出対象部分を、複数のブロック、連続して含むシリアルデータを受信し、所定ブロック数、連続して特定パターンを含むシリアルデータが受信されたことを検出するものであって、シリアルパラレル変換回路１２と、受信パターン格納レジスタ１４と、パターン比較回路１６と、パターン検出回路１８とによって構成されている。

シリアルデータは、前述の通り、図１５に示すように、プリアンブル＋スタートデリミタ＋ペイロード＋エンドオブバーストの順序で受信装置１０に入力される。プリアンブルが、前述のＭビット長の特定パターンであり、複数のブロックが連続して入力される。

シリアルパラレル変換回路１２は、連続して受信したシリアルデータを構成する各ビットのデータを、シリアルクロックに同期して、受信した順に並べてＮビット（Ｎ＜Ｍ）幅のパラレルデータを生成する。なお、シリアルパラレル変換回路１２は、シリアルデータを構成する各ビットのデータを、シリアルパラレル変換回路１２を構成するレジスタの最上位ビット側から最下位ビット側に向かって並べてパラレルデータを生成してもよいし、その逆向きに並べてパラレルデータを生成してもよい。

受信パターン格納レジスタ１４は、シリアルパラレル変換回路１２から入力されたＮビット幅のパラレルデータを、パラレルクロックに同期して、入力された順に並べて順次シフトして、常に、例えば、最新（最後）の（Ｎ＋Ｍ−１）ビット幅のパラレルデータを格納する領域をもつ。なお、（Ｎ＋Ｍ−１）ビット幅以上のデータの格納領域を用意してもよい。受信パターン格納レジスタ１４からは、受信パターン格納レジスタ１４に格納されたパラレルデータを構成するビットの、シリアルデータとして受信した順に連続するＮビットの範囲のそれぞれのビットを先頭とするＭビットの部分（Ｎ通りの格納パターン）が出力される。受信パターン格納レジスタ１４は、シリアルパラレル変換回路１２が生成したＮビット幅のパラレルデータが格納される第１のレジスタ、および、第１のレジスタに格納されたパラレルデータが、順次、パラレルクロックに同期してシフトされて格納される１つもしくは複数の第２のレジスタを備えるパイプライン構造のレジスタ群で構成される。

パターン比較回路１６は、Ｎ個の比較器を備え、前述のＮ通りの、Ｍビットの格納パターンのそれぞれと、あらかじめ設定されたＭビット長の特定パターンとを、各々対応するビット毎に比較し、その比較結果となるＮ個のパターン一致フラグを出力する。また、パターン比較回路１６は、ビット誤り数（格納パターンと特定パターンとの間で一致しないビットの数）と、あらかじめ設定されたビット誤り許容数との大小関係を比較して、ビット誤り数がビット誤り許容数よりも小さい場合には、特定パターンとの一致が検出されたと見なすビット誤り耐性調整機能を備えている。

パターン検出回路１８は、パターン比較回路１６が、パラレルクロックの第１の周期内に、受信パターン格納レジスタ１４に格納されたパラレルデータを構成するビットの、連続するＮビットの範囲の先頭からＫビット目（Ｋ＝０〜Ｎ−１）を先頭とするＭビットの格納パターンと、Ｍビット長の特定パターンとの一致を検出し、さらに、Ｍ／Ｎの商をＱ、余りをＲとして、パラレルクロックのＫ、Ｎ、Ｑ、Ｒによって決まる特定の周期内に、受信パターン格納レジスタ１４に格納されたパラレルデータを構成するビットの、連続するＮビットの範囲およびＫ、Ｎ、Ｒによって決まる特定のビットを先頭とするＭビットの格納パターンと、Ｍビット長の特定パターンとの一致を検出したことを条件として、Ｍビット長の特定パターンを連続して複数のブロック含むシリアルデータの受信を検出する。

以上の回路構成により受信回路１０は以下のように一致検出を行う。受信装置１０では、受信したシリアルデータ（シリアル受信データ）の各ビットのデータが、シリアルパラレル変換回路１２により、シリアルクロックに同期して、Ｎビット幅のパラレルデータ（パラレル受信データ）に変換される。

そして、パターン比較回路１６により、受信パターン格納レジスタ１４に格納されたパラレルデータに含まれるＮ通りのＭビットの格納パターンのそれぞれと、Ｍビット長の特定パターンとが、各々対応するビット毎に比較される。この時、パターン比較回路１６は、所定ブロック数、連続する格納パターン内に含まれるビット誤り数がビット誤り許容数よりも小さい場合には、両者が一致すると見なす。

パターン検出回路１８は、パターン比較回路１６が、最初に、Ｎ通りの格納パターンのいずれかと特定パターンとの一致を検出した後、さらに、Ｋ、Ｎ、Ｑ、Ｒによって必然的に決まる、パラレルクロックの所定の周期（サイクル）後に、所定のビットを先頭とする格納パターンと特定パターンとの一致を所定の回数検出することによって、所定ブロック数、連続した特定パターンを含むシリアルデータが受信されたことを検出する。

以下、Ｍ＝６６ビット、Ｎ＝３２ビット、つまり、Ｑ＝２、Ｒ＝２であり、ビット誤り許容数＝１５ビットの場合の具体例を挙げて説明を続ける。

本具体例のシリアルパラレル変換回路１２は、図２に示すように、シリアルパラレル変換回路１２が生成した３２ビット幅のパラレル受信データが格納されるレジスタ２８によって構成されている。シリアル受信データの各ビットのデータは、シリアルパラレル変換回路１２により、レジスタ２８の最上位ビット側から最下位ビット側に向かってシフトされて３２ビット幅のパラレル受信データ［３１：０］に変換される。つまり、パラレル受信データ［０］が、シリアル受信データの先頭側のビットのデータである。

次に、受信パターン格納レジスタ１４について説明する。

図３は、受信パターン格納レジスタの構成を表す一例の回路図である。同図に示す受信パターン格納レジスタ１４は、３２ビットの３つのＦＦ（フリップフロップ）３０，３２，３４と、１ビットの１つのＦＦ３６とを直列に接続して構成されている。

シリアルパラレル変換回路１２から入力された３２ビット幅のパラレル受信データ［３１：０］は、パラレルクロックに同期して、初段のＦＦ３０に保持されるとともに、前段のＦＦ３０，３２，３４に保持された３２ビット幅のパラレルデータ［３１：０］が、順次、後段のＦＦ３２，３４，３６にシフトされる。つまり、パラレル受信データは３２ビット単位でシフトされる。そして、受信パターン格納レジスタ１４からは、それぞれのＦＦ３０，３２，３４，３６の出力信号ｒｅｇ３２［０：３１］、出力信号ｓｈｉｆｔ１＿ｒｅｇ３２［０：３１］、出力信号ｓｈｉｆｔ２＿ｒｅｇ３２［０：３１］、出力信号ｓｈｉｆｔ３＿ｒｅｇ３２＿３１ｂからなる９７ビット幅のパラレルデータが出力される。出力信号ｓｈｉｆｔ３＿ｒｅｇ３２＿３１ｂが受信したシリアルデータの先頭側のビットのデータであり、以下、出力信号ｓｈｉｆｔ２＿ｒｅｇ３２［０：３１］、出力信号ｓｈｉｆｔ１＿ｒｅｇ３２［０：３１］、出力信号ｒｅｇ３２［０：３１］の順に９７ビットのデータが連続する。

なお、初段のＦＦ（第１のレジスタ）３０は必須ではなく、シリアルパラレル変換回路１２を構成するレジスタ２８を初段のＦＦ３０として利用してもよい。この場合、受信パターン格納レジスタ１４は、シリアルパラレル変換回路１２を構成するレジスタ（第１のレジスタ）２８と、２段目以降のＦＦ（第２のレジスタ）３２，３４，３６で構成され、レジスタ２８に格納されたパラレル受信データが、２段目以降のＦＦ３２，３４，３６に順次シフトされる。

続いて、受信パターン格納レジスタ１４への６６ビット長の特定パターンの格納状態について説明する。

図４は、受信パターン格納レジスタに格納されたパラレルデータの格納状態を表す一例の概念図である。受信パターン格納レジスタ１４の、図中左端のビットがシリアルデータの先頭側のビット（出力信号ｓｈｉｆｔ３＿ｒｅｇ３２＿３１ｂ）である。同図に示すように、受信パターン格納レジスタ１４内には、比較用データとなる６６ビット幅の格納パターン０〜３１が、その先頭から連続する６６ビットのビットを１ビットずつずらして、合計３２通りの状態で格納される。ここでは、パラレルデータを構成するビットの、先頭側のビットから連続する３２ビットの範囲の先頭からＫビット目（Ｋ＝０〜Ｎ−１）を先頭とする６６ビットの格納パターン＃ｎを、＃ｎ＝３１−Ｋと定義している。

図４に示すように、格納パターン＃ｎと特定パターン１との一致が検出された場合、その次に、特定パターン２との一致を検出する必要がある格納パターンは、一致が検出された格納パターン＃ｎの最後のビットに続く次の６６ビット幅の格納パターンである。前述のように、受信パターン格納レジスタ１４に格納された９７ビット幅のパラレルデータは、パラレルクロックに同期して３２ビット単位でシフトされる。そのため、この格納パターンが受信パターン格納レジスタ１４内に格納されるのは、格納パターン＃ｎと特定パターンとの一致が検出されてから所定の周期後となる。同図の例では、特定パターン２との一致を検出する必要がある格納パターンは、格納パターン＃ｎと特定パターン１との一致が検出されてから２周期後に受信パターン格納レジスタ１４内に格納されている。

また、図５には、偶数番目の格納パターンだけ、図６には、奇数番目の格納パターンだけを記載している。図５および図６に示す、それぞれの格納パターン＃ｎは、受信パターン格納レジスタ１４を構成する各ＦＦ３０，３２，３４，３６の出力信号ｒｅｇ３２、ｓｈｉｆｔ１＿ｒｅｇ３２、ｓｈｉｆｔ２＿ｒｅｇ３２、ｓｈｉｆｔ３＿ｒｅｇ３２＿３１ｂに対応して記載されている。前述のように、出力信号ｓｈｉｆｔ３＿ｒｅｇ３２＿３１ｂが受信したシリアルデータの先頭側のビットのデータであり、以下、出力信号ｓｈｉｆｔ２＿ｒｅｇ３２［０：３１］、出力信号ｓｈｉｆｔ１＿ｒｅｇ３２［０：３１］、出力信号ｒｅｇ３２［０：３１］の順でデータが連続する。

例えば、図５に示す、格納パターン０は、出力信号ｓｈｉｆｔ２＿ｒｅｇ３２［３０］から、出力信号ｒｅｇ３２［３１］まで連続する６６ビットで構成されている。同様に、図６に示す、格納パターン１は、６６ビットの格納パターン０を、シリアルデータの先頭側に１ビットだけシフトした出力信号ｓｈｉｆｔ２＿ｒｅｇ３２［２９］から、出力信号ｒｅｇ３２［３０］まで連続する６６ビットで構成されている。

例えば、格納パターン０と特定パターンとの一致が検出された場合、その次に、特定パターンとの一致を検出する必要がある格納パターン＃ｎは、格納パターン０の最後のビットである出力信号ｒｅｇ３２［３１］に続いて、出力信号ｓｈｉｆｔ２＿ｒｅｇ３２［０］から、出力信号ｒｅｇ３２［１］まで連続する６６ビットで構成される格納パターン３０となる。この格納パターン３０が受信パターン格納レジスタ１４内に格納されるのは、格納パターン０と特定パターンとの一致が検出されてから３周期後となる。

続いて、格納パターン３０と特定パターンとの一致が検出された場合、その次に、特定パターンとの一致を検出する必要がある格納パターン＃ｎは、格納パターン３０の最後のビットである出力信号ｒｅｇ３２［１］のデータに続いて、出力信号ｓｈｉｆｔ２＿ｒｅｇ３２［２］から、出力信号ｒｅｇ３２［３］まで連続する６６ビットのデータで構成される格納パターン２８となる。そして、この格納パターン２８が受信パターン格納レジスタ１４内に格納されるのは、格納パターン３０と特定パターンとの一致が検出されてから２周期後となる。

これ以後も同様に、格納パターン２８，２６，２４，…と特定パターンとの一致が検出された場合、その次に、特定パターンとの一致を検出する必要がある格納パターン＃ｎ＝２６，２４，２２，…となる。また、その格納パターン＃ｎが受信パターン格納レジスタ１４内に格納されるのは、格納パターン０と特定パターンとの一致が検出された場合には３周期後となり、それ以外の格納パターン３０，２８，２６，…と特定パターンとの一致が検出された場合には２周期後となる。

同様に、格納パターン１と特定パターンとの一致が検出された場合、その次に、特定パターンとの一致を検出する必要がある格納パターン＃ｎは、３周期後に受信パターン格納レジスタ１４内に格納される格納パターン３１となる。また、格納パターン３１，２９，２７，…と特定パターンとの一致が検出された場合、その次に、特定パターンとの一致を検出する必要がある格納パターン＃ｎは、２周期後に受信パターン格納レジスタ１４内に格納される格納パターン２９，２７，２５，…となる。

つまり、本実施形態の場合、特定パターンと一致する格納パターンを＃ｎとすると、その次に、特定パターンとの一致を検出する必要がある格納パターンは、＃（ｎ−２）となる。ただし、＃（ｎ−２）＜０となる場合には、＃（ｎ−２＋３２）となる。また、特定パターンと一致する格納パターンが検出されてから、その次に、特定パターンとの一致を検出する必要がある格納パターンが受信パターン格納レジスタ１４内に格納されるまでの周期数は、格納パターン０および１の場合には３周期後、それ以外の格納パターン２〜３１の場合には２周期後となる。

このように、特定パターンと一致する格納パターンが検出された場合に、その次に、特定パターンとの一致を検出する必要がある格納パターンの格納状態には規則性があり、連続するＮビットの範囲、Ｋ、Ｎ、Ｒによって１通りに決定される。また、特定パターンと一致する格納パターンが検出されてから、その次に、特定パターンとの一致を検出する必要がある格納パターンが受信パターン格納レジスタ１４内に格納されるまでの周期数にも規則性があり、Ｋ、Ｎ、Ｑ、Ｒによって一意に決定される。

次に、パターン比較回路１６について説明する。

図７は、パターン比較回路の構成を表す一例の概念図である。同図に示すように、パターン比較回路１６には、あらかじめ設定された特定パターン［６５：０］およびビット誤り許容数と、受信パターン格納レジスタ１４からの３２通りの格納パターン＃ｎ［６５：０］とが入力される。パターン比較回路１６では、３２通りの格納パターン＃ｎ［６５：０］のそれぞれと、特定パターン［６５：０］とが、各々対応するビット毎に比較され、その比較結果であるパターン一致フラグ［ｎ］が出力される。

この時、連続した所定ブロック数の格納パターンに含まれるビット誤り数がビット誤り許容数＝１５よりも小さい場合には、連続した所定ブロック数の特定パターンと格納パターンとが一致すると見なされ、パターン一致フラグとして“１”が出力される。一方、ビット誤り数がビット誤り許容数＝１５以上である場合には、両者が不一致であると見なされ、パターン一致フラグとして“０”が出力される。

続いて、図８は、パターン比較回路の構成を表す一例のブロック図である。同図に示すパターン比較回路１６は、６６個のＥＸＯＲ（排他的論理和）回路（比較器）３８を備えるパターン比較器と、第１の加算回路４０と、ビット誤り格納レジスタ４２と、第２の加算回路４４と、比較器４５とを備えている。なお、図示を省略しているが、６６個のＥＸＯＲ回路３８を備えるパターン比較器は、各々の格納パターン＃ｎに対応して１つずつ、合計で３２個設けられている。

それぞれの格納パターン＃ｎ［６５：０］と、特定パターン［６５：０］とは、ＥＸＯＲ回路によって、各々対応するビット毎に比較される。両者の比較結果ｘｏ［６５：０］は、各々対応するビットが一致する場合に“０”、不一致の場合には“１”となる。

第１の加算回路４０は、全てのＥＸＯＲ回路３８から入力される合計６６ビット分の比較結果を加算することによって、それぞれの格納パターン＃ｎ［６５：０］と特定パターン［６５：０］との間の不一致のビット数、つまり、それぞれの格納パターン＃ｎ［６５：０］に含まれるビット誤り数ｂｅ＿ｔ０＿＃３１〜０を４ビット幅で算出する。そして、ビット誤り数ｂｅ＿ｔ０＿＃３１〜０が１５よりも大きい場合には、ビット誤り数ｂｅ＿ｔ０＿＃３１〜０を１５として出力し、１５以下の場合には、実際のビット誤り数を出力する。

第１の加算回路４０は、それぞれのパターン＃３１〜０ごとに、図９に示すように、例えば、加算器（ａｄｄｅｒ）４６と、４つのＯＲ回路４８と、４ビットのＦＦ５０とによって構成される。この例では、比較結果ｘｏ［６５：０］を加算器４６で加算することによって、０〜１５までのビット誤り数を表す４ビットの加算結果ｓｕｍ［３：０］と、ビット誤り許容数に基づいて、ビット誤り数が１５以上であることを表す１ビットのキャリー（ｃａｒｒｙ）が出力される。キャリーが“１”である場合には、ＯＲ回路４８によって４ビットの加算結果ｓｕｍ［３：０］がオール１となって１５に固定される。ＯＲ回路４８の出力信号は、パラレルクロックに同期してＦＦ５０に保持され、ビット誤り数ｂｅ＿ｔ０＿＃３１〜０として出力される。

ビット誤り格納レジスタ４２は、それぞれのパターン＃３１〜０ごとに、第１の加算回路４０からのビット誤り数ｂｅ＿ｔ０＿＃３１〜０を格納する第１の不一致ビット数レジスタと、比較を行う毎に第１の不一致ビット数レジスタに格納された個数がシフトされて格納される少なくとも１段の第２の不一致ビット数レジスタを備えている。同図に示すビット誤り格納レジスタ４２は、直列に接続された４個の４ビットのＦＦ５２，５４，５６，５８を備えている。初段のＦＦ５２が第１の不一致ビット数レジスタであり、残りのＦＦ５４，５６，５８が第２の不一致ビット数レジスタである。

第１の加算回路４０から入力されたビット誤り数ｂｅ＿ｔ０＿＃３１〜０は、パラレルクロックに同期して、初段のＦＦ５２に保持されるとともに、前段のＦＦ５２，５４，５６に保持されたビット誤り数が後段のＦＦ５４，５６，５８に順次シフトされる。初段のＦＦ５２の出力信号が、現在、受信パターン格納レジスタ１４に格納されている格納パターンのビット誤り数ｂｅ＿ｔ１＿＃３１〜０を表し、３段目および最終段のＦＦ５６，５８の出力信号が、それぞれ、２周期前および３周期前に受信パターン格納レジスタ１４に格納された格納パターンのビット誤り数ｂｅ＿ｔ３＿＃３１〜０およびｂｅ＿ｔ４＿＃３１〜０を表す。

第２の加算回路４４は、格納パターン３０および３１の場合には、現在の格納パターンのビット誤り数ｂｅ＿ｔ１＿＃ｎと３周期前の格納パターンのビット誤り数ｂｅ＿ｔ４＿＃（ｎ＋２）とを加算し、それ以外の格納パターン０〜２９場合には、現在の格納パターンのビット誤り数ｂｅ＿ｔ１＿＃ｎと２周期前の格納パターンのビット誤り数ｂｅ＿ｔ３＿＃（ｎ＋２）とを加算することによって、所定のブロック数に渡るビット誤り数の連続検出回数を４ビット幅で算出する。また、第２の加算回路４４は、ビット誤り数がある上限を超えた場合には一律に固定した数を出力するようにもでき、実施例ではビット誤り数が１５よりも大きい場合には、これを１５に固定する。

第２の加算回路４４は、図１０に示すように、それぞれのパターン＃３１〜０ごとに、例えば、マルチプレクサ６０と、加算器（ａｄｄｅｒ）６２と、４つのＯＲ回路６４と、４ビットのＦＦ６６とによって構成される。格納パターン３０および３１の場合には３周期前のビット誤り数ｂｅ＿ｔ４＿＃（ｎ＋２）、それ以外の格納パターン０〜２９の場合には２周期前のビット誤り数ｂｅ＿ｔ３＿＃（ｎ＋２）がマルチプレクサ６０から出力される。そして、現在の格納パターンのビット誤り数ｂｅ＿ｔ１＿＃ｎとマルチプレクサ６０の出力信号とが加算器６２で加算される。これ以後の動作は第１の加算回路４０の場合と同じであり、ＦＦ６６からは、合計のビット誤り数が出力される。

前述とは逆に、２回目に一致が検出されたとき、格納パターン３０および３１の場合には、それぞれ、３周期前に格納パターン＃（ｎ＋２）＝０および１で最初の一致が検出されていたことになる。一方、２回目の一致が検出されたとき、格納パターン０〜２９の場合には、それぞれ、２周期前に格納パターン＃（ｎ＋２）＝２〜３１で最初の一致が検出されていたことになる。従って、上記のように、格納パターン＃ｎに応じて場合分けすることにより、ビット誤り数の連続検出回数を正しく判断することができる。

また、この例のように、ビット誤り許容数が１５の場合には、ビット誤り数が１５よりも大きい範囲で厳密に計算しても意味がない。そのため、同図の例では、ビット誤り数の計算の過程で、ビット誤り数が１５よりも大きくなったらビット誤り数を１５に固定している。これにより、第１および第２の加算回路４０，４４、ならびに、ビット誤り格納レジスタ４２の回路規模を削減することができる。

第２の加算回路４４から出力されたビット誤り数は、比較器４５によって、予め設定されたビット誤り許容数と比較され、それぞれのパターン＃３１〜０ごとに、パターン一致フラグとして出力される。前述したように、連続した所定ブロック数の格納パターンに含まれるビット誤り数がビット誤り許容数＝１５よりも小さい場合には、連続した所定ブロック数の特定パターンと格納パターンとが一致すると見なされ、パターン一致フラグとして“１”が出力される。一方、ビット誤り数がビット誤り許容数＝１５以上である場合には、両者が不一致であると見なされ、パターン一致フラグとして“０”が出力される。

本実施形態の受信装置は、図８に示されたビット誤り格納レジスタ４２および第２の加算回路４４を備えることにより、２以上の複数の連続するブロックの合計のビット誤り数に対して許容ビット誤り数が定められている場合に好適に適用することができる。一方、許容ビット誤り数が個々のブロックに対して定められている場合には、ビット誤り格納レジスタ４２および第２の加算回路４４を省略することも可能である。この場合には、比較器４５は、第１の加算回路４０から出力されるそれぞれの格納パターンのビット誤り数をビット誤り許容数と比較し、パターン一致フラグを出力する。

次に、パターン検出回路１８について説明する。

パターン検出回路１８は、図１に示すように、パターン比較結果選択回路２０と、パターン比較結果マスク回路２２と、パターン一致回数カウンタ２４と、パターン一致判定回路２６とを備えている。

ここで、最初に特定パターンとの一致が検出された場合には、３２通りの格納パターンのうちの複数の格納パターンと特定パターンとの間で一致が検出され、複数のパターン一致フラグが“１”となる場合がある。

そのため、パターン比較結果選択回路２０は、パターン比較回路１６が、３２通りの格納パターンのうちの複数の格納パターンと特定パターンとの一致を検出したときに、一致した複数の格納パターンのなかで、所定の基準に基づいて、例えば、シリアルデータの先頭側のビットに最も近いビットを先頭とする６６ビット幅の格納パターンの先頭ビットに基づいて、前述の特定の周期および特定のビットを決定する。

つまり、パターン比較結果選択回路２０は、最初に特定パターンとの一致が検出された場合に、一致が検出された１ないし複数の格納パターンのうち、シリアルデータの先頭側のビットに最も近い格納パターンのパターン一致フラグだけを選択する。また、パターン比較結果選択回路２０は、次に一致を検出する必要がある格納データのパターン一致フラグだけを、次に一致を検出する必要がある周期数後に順次選択状態とする。

図１１（Ａ），（Ｂ）および（Ｃ）は、パターン比較結果選択回路の構成を表す一例の回路図である。同図に示すパターン比較結果選択回路２０は、３２個のＡＮＤ回路６８と、マスク信号生成回路７０と、３つのＯＲ回路７２とによって構成されている。

それぞれのＡＮＤ回路６８には、同図（Ａ）に示すように、３２ビットのパターン一致フラグ＿ｔ２［３１：０］およびマスク信号［３１：０］のうちの各々対応するビットが入力され、ＡＮＤ回路６８からは、各々対応するビットのパターン一致条件［３１：０］が出力される。パターン一致フラグ＿ｔ２は、後述するように、マスク信号［３１：０］とタイミング同期されたパターン一致フラグ［３１：０］である。マスク信号［３１：０］のうちの１つのマスク信号が“１”になると、それぞれのＡＮＤ回路６８によって、対応するその値が“１”のパターン一致フラグ＿ｔ２［ｎ］が選択されて、対応するパターン一致条件［ｎ］だけが“１”となり、その他の全てのパターン一致条件は“０”となる。

マスク信号生成回路７０は、パターン一致フラグ［３１：０］からマスク信号［３１：０］を生成する。なお、同図には、パターン一致フラグ［３１：０］からパターン一致フラグ＿ｔ２［３１：０］を生成する回路も記載されている。マスク信号生成回路７０は、同図（Ｂ）に示すように、２個の直列に接続された３２ビットのＦＦ７４，７６と、ワンホット（One Hot）信号生成回路７８と、マルチプレクサ８０と、３２ビットのＦＦ８２と、ローテート回路８４とによって構成されている。

直列に接続された２個のＦＦ７４，７６は、パターン比較回路１６から出力されたパターン一致フラグ［３１：０］を、マスク信号［３１：０］を生成するために必要な２周期分だけ遅延させる。それぞれのＦＦ７４，７６からは、パターン一致フラグ［３１：０］を１周期分、および、２周期分だけ遅延させたパターン一致フラグ＿ｔ１［３１：０］およびパターン一致フラグ＿ｔ２［３１：０］が出力される。これにより、パターン一致フラグ［３１：０］とマスク信号［３１：０］との間のタイミングが同期される。

ワンホット信号生成回路７８は、パラレルクロックに同期して、パターン一致フラグ［３１：０］のうち、その値が“１”であって、かつ、シリアルデータの先頭側のビットに最も近い格納状態の格納パターン＃ｎのパターン一致フラグ［ｎ］だけ、つまり、本実施形態の場合には、格納パターン＃ｎが最大のもののパターン一致フラグ［ｎ］だけを“１”、それ以外のものを“０”とし、元マスク信号［３１：０］として出力する。

つまり、ワンホット信号生成回路７８は、パターン一致フラグ［３１］が“１”の場合には元マスク信号［３１］だけを“１”とし、他の元マスク信号［３０：０］を全て“０”にする。パターン一致フラグ［３１：ｎ＋１］が全て“０”で、かつ、パターン一致フラグ［ｎ］が“１”の場合には、元マスク信号［ｎ］だけを“１”とし、それ以外の全ての元マスク信号を“０”にする。パターン一致フラグ［３１：０］がオール“０”の場合には、全ての元マスク信号［３１：０］を“０”にする。

ローテート回路８４は、マスク信号［３１：０］を下位ビット側に２ビットだけローテートする。つまり、マスク信号［３１：０］＝マスク信号［１：０，３１：２］となるようにローテートする。

マルチプレクサ８０は、選択信号ＳＥＬが、“０”、“１”、“２”の場合に、それぞれ、ワンホット信号生成回路からの元マスク信号［３１：０］、ＦＦの出力信号（マスク信号［３１：０］）、ローテート回路８４の出力信号（マスク信号［３１：０］が下位ビット側に２ビットだけローテートされた信号）を出力する。マルチプレクサ８０の出力信号は、パラレルクロックに同期して、ＦＦ８２に保持され、マスク信号［３１：０］として出力される。つまり、マスク信号［３１：０］として、選択信号が“０”の場合には元マスク信号［３１：０］が出力され、“１”の場合にはマスク信号［３１：０］がそのまま保持され、”２”の場合には、下位ビット側に２ビットだけローテートされたマスク信号［３１：０］が出力される。

同図（Ｃ）に示す、上側のＯＲ回路７２は、パターン一致条件［１：０］の論理和、同中央のＯＲ回路７２は、パターン一致条件［３１：２］の論理和、同下側のＯＲ回路７２は、全てのパターン一致条件［３１：０］の論理和をとって、それぞれ、パターン一致信号０＿１、パターン一致信号２＿３１、パターン一致信号として出力する。つまり、パターン一致信号０＿１はパターン一致条件［１：０］のいずれか、パターン一致信号２＿３１はパターン一致条件［３１：２］のいずれか、パターン一致信号はパターン一致条件［３１：０］のいずれかが“１”のときに“１”となる。

図１２のステートダイアグラムに示すように、まず、初期化ステート（Ｉｎｉｔ）において、マスク信号生成回路７０のＦＦ８２がリセットされ、全てのマスク信号［３１：０］が“０”に初期化される。また、選択信号ＳＥＬ＝“０”とされる。これにより、全てのパターン一致条件［３１：０］が“０”となり、その結果、パターン一致信号０＿１、パターン一致信号２＿３１、パターン一致信号も“０”となる。

続いて、最初に特定パターンとの一致が検出された場合（元マスク信号［３１：０］≠“０”）に、マスク信号のロードステート（Ｌｏａｄ）において、ワンホット信号生成回路７８により、パラレルクロックに同期して、その値が“１”であって、かつ、シリアルデータの先頭のビットに最も近い格納状態の格納パターン＃ｎのパターン一致フラグ［ｎ］に対応する元マスク信号［ｎ］だけが“１”とされる。また、選択信号ＳＥＬ＝“０”であるから、ワンホット信号生成回路７８からの元マスク信号［３１：０］がマルチプレクサ８０から出力され、パラレルクロックに同期して、ＦＦ８２に保持され、マスク信号［３１：０］として出力される。その後、選択信号ＳＥＬ＝“１”とされ、マスク信号［３１：０］がそのままＦＦ８２に保持される。

マスク信号［３１：０］が更新されると、ＡＮＤ回路６８により、マスク信号［ｎ］およびパターン一致フラグ［ｎ］の両方が“１”のＡＮＤ回路６８から出力されたパターン一致条件［ｎ］だけが“１”となる。つまり、その値が“１”であって、かつ、シリアルデータの先頭のビットに最も近い格納状態の格納パターン＃ｎのパターン一致フラグ［ｎ］に対応するパターン一致条件［ｎ］だけが“１”となる。そして、ＯＲ回路７２により、パターン一致条件［３１：０］に応じて、パターン一致信号０＿１、パターン一致信号２＿３１、パターン一致信号が更新される。

続いて、パターン一致信号のチェックステート（Ｃｈｅｃｋ）において、パターン一致信号２＿３１＝“１”の場合、つまり、最初に特定パターンとの一致が検出された場合に、パターン一致フラグ［３１：２］のいずれかで一致が検出された場合には、選択信号ＳＥＬ＝”２”とされる。この場合、次に特定パターンとの一致を検出する必要があるのは２周期後である。

パターン一致信号２＿３１＝“１”の場合、２周期後に、２回目の特定パターンとの一致が検出された場合（元マスク信号［３１：０］≠“０”）には、マスク信号の更新ステート（Ｕｐｄａｔｅ）において、ローテート回路８４の出力信号がマルチプレクサ８０から出力され、下位ビット側に２ビットシフトされたマスク信号［３１：０］が、パラレルクロックに同期して、ＦＦ８２に保持される。すなわち、最初に格納パターン＃ｎと特定パターンとの間の一致が検出された場合、マスク信号［３１：０］を、次に一致が検出されるべき格納パターンに対応するマスク信号＃ｎ−２だけが“１”となったものに更新する。従って、格納パターン＃ｎ−２との一致が検出され、対応するパターン一致フラグ＿ｔ２＃ｎ−２が“１”になった場合のみ、対応するパターン一致条件が“１”になる。そして、ＯＲ回路７２により、パターン一致信号が“１”にセットされる。
また、このようにマスク信号を更新することにより、次に一致が検出されるべき格納パターン以外の格納パターンとの一致が検出された場合にマスクすることができる。すなわち、次に一致が検出されるべき格納パターン以外の格納パターンとの一致が誤って検出され、対応するパターン一致フラグ＿ｔ２が“１”になった場合にも、次に一致が検出されるべき格納パターン以外の総ての格納パターンに対応するマスク信号が“０”であるため、いずれのパターン一致条件［３１：０］も“１”にはならない。従って、パターン一致信号は“０”の状態を保つ。その後、選択信号ＳＥＬ＝“１”とされ、マスク信号［３１：０］がそのまま保持される。そして、チェックステートに戻り、上記動作が繰り返される。

一方、２周期後に、特定パターンとの一致が検出されなかった場合（元マスク信号［３１：０］＝“０”）には、初期化ステートに戻り、上記動作が繰り返される。

また、パターン一致信号のチェックステート（Ｃｈｅｃｋ）において、パターン一致信号０＿１＝“１”の場合、つまり、最初に特定パターンとの一致が検出された場合に、パターン一致フラグ［１：０］のいずれかで一致が検出された場合には、選択信号ＳＥＬ＝“１”とされる。この場合、次に特定パターンとの一致を検出する必要があるのは３周期後である。

パターン一致信号０＿１＝“１”の場合、周期の経過ステート（Nop）において１周期が経過した後の、３周期後に、２回目の特定パターンとの一致が検出された場合（元マスク信号［３１：０］≠“０”）には、マスク信号の更新ステート（Ｕｐｄａｔｅ）に進み、上記動作が繰り返される。

一方、３周期後に、特定パターンとの一致が検出されなかった場合（元マスク信号［３１：０］＝“０”）には、初期化ステートに戻り、上記動作が繰り返される。

次に、パターン比較結果マスク回路２２は、特定パターンとの一致が検出された場合に、次に特定パターンとの一致を検出する必要があるまでの所定の周期の間、パターン一致信号をマスクする。例えば、パターン比較結果マスク回路２２は、パターン比較結果選択回路２０からパターン一致信号を受信し、マスク済みパターン一致信号を生成し、マスク済みパターン一致信号が連続して“１”となる回数をカウントするパターン一致回数カウンタ２４に出力する。パターン比較結果マスク回路２２は、パターン比較結果選択回路２０から受信したパターン一致信号を、所定の周期の間は、マスクする。すなわち、“１”のパターン一致信号を受信した場合にも、“０”のマスク済みパターン一致信号を出力する。本実施形態の場合、パターン比較結果マスク回路２２は、パターン一致信号０＿１＝“１”の場合にはパターン一致信号を２周期マスクし、パターン一致信号２＿３１＝“１”の場合にはパターン一致信号を１周期マスクする。これにより、パターン一致回数カウンタ２４には、最初の一致に対応する“１”のパターン一致信号が供給された後、次の一致が検出されるべき周期において特定パターンとの一致が検出された場合のみ、“１”のパターン一致信号が供給される。
このように、最初の一致の検出の後、次の一致が検出されるべき周期より前に、パターン比較結果選択回路２０がパターン一致信号を“１”に設定したとしても、パターン比較結果マスク回路２２が、誤って設定されたパターン一致信号をマスクする。これに加えて、前述のように、次に一致が検出されるべき格納パターン以外の格納パターンとの一致が誤って検出された場合には、パターン比較結果選択回路２０がマスクする。従って、最初の一致に対応する“１”のパターン一致信号がパターン一致回数カウンタ２４に供給された後、続いて“１”のパターン一致信号が供給されるのは、次に一致が検出されるべき格納パターンとの一致が、次に一致が検出されるべき特定の周期において検出された場合のみである。

前述のように、パターン一致回数カウンタ２４は、パターン一致信号が連続して“１”となった回数をカウントすることによって、連続して特定パターンとの一致が検出されたブロック数をカウントする。本実施形態の場合、パターン一致回数カウンタ２４は、例えば、マスク済みのパターン一致信号が“１”になるとパターン一致カウンタ数を１インクリメントし、次に一致が検出されるべき周期での検出結果を示すパターン一致信号が“０”になるとパターン一致カウンタ数を０にリセットする。

最後に、パターン一致判定回路２６は、パターン一致回数カウンタ２４によりカウントされたパターン一致カウンタ数が、あらかじめ設定されたパターン一致回数に一致する規定回数に到達したとき、受信したシリアルデータの中に特定パターンと一致するビットパターンが規定のブロック数だけ検出されたと見なす。

これにより、受信装置１０では、Ｍビット長の特定パターンを１ブロックとして、所定ブロック数、連続した特定パターンを含むシリアルデータが受信されたことを検出することができる。特に、所定ブロック数に渡るビット誤り数を考慮しつつ、シリアルデータが受信されたことを検出することができる。

また、受信装置１０では、最初に特定パターンとの一致が検出されたときに、２回目以降は、特定パターンの一致条件を１通りに限定し、その限定された条件でのみ一致判定を行う。その結果、特定パターンの連続検出回数を正しく判定することができる。例えば、連続する検出の間の周期が変化した場合にも正しく判定できる。また、ノイズによる特定パターンの誤検出とシリアルデータ受信による正しい特定パターンの検出とが近接して発生したときに、２回分の連続検出が起きたと誤って判定することを防止できる。

また、特定パターンの連続するブロックの規定回数分に含まれるビット誤り数の計算において、ビット誤り数結果を保持するレジスタを用意し、それを必要クロックサイクル分だけ保持しておくので、特定パターンの複数ブロックに対するビット誤り数の計算は、常に該当するレジスタの和として実現できる。その結果、ビット誤り数の連続検出回数を正しく判断できる。また保持するレジスタのシリアル接続の数を増加させるだけで、ブロックの規定回数を増やすことができ、ビット誤り数の連続検出機能を容易に拡張することができる。

なお、ＭおよびＮ、受信パターン格納レジスタ１４のビット幅、連続するＮビットの範囲、ビット誤り許容数、ならびに、パターン一致回数などは特に限定されない。

本発明の受信装置は、プリアンブルに限らず、エンドオブバーストなどのように、あらかじめ設定された所定ビット長の特定パターンを、複数のブロック、連続して含むシリアルデータから、所定ブロック数、連続して特定パターンを検出することができる。

特定パターンと一致する格納パターンが検出されてから、その次に、特定パターンと一致する格納パターンを検出するために、上記実施形態のように、パターン比較回路１６が、全ての格納パターンと特定パターンとの比較を行い、パターン検出回路１８（パターン比較結果選択回路）が、複数のパターン一致フラグの中から１つのパターン一致フラグだけを選択してもよい。上記実施形態では、パターン比較結果選択回路２０が、次に一致が検出されるべき格納パターン以外の格納パターンとの一致を表すパターン一致フラグをマスクし、特定パターンとの一致が検出された場合のみにパターン一致信号を生成する。さらに、次に一致が検出されるべき特定の周期以外の周期において特定パターンとの一致が検出され、パターン比較結果選択回路２０がパターン一致信号を生成した場合には、パターン比較結果マスク回路２２が、誤って生成されたパターン一致信号をマスクする。これにより、パターン比較結果マスク回路２２は、誤って生成された、次に一致が検出されるべき特定の周期以外の周期での一致を表すパターン一致フラグをマスクする。このため、本願の受信装置では、連続する一致を正確に検出することができる。
あるいは、パターン比較回路１６が、前述の特定の周期内に、特定のビットを先頭とするＭビットの格納パターンのみと特定パターンとの比較を行って、ある１つのパターン一致フラグだけに“１”を出力してもよい。

また、特定パターンと一致する格納パターンが検出されてから、その次に、特定パターンと一致する格納パターンを検出する場合、前述の第１の周期から特定の周期までの間の周期において、格納パターンと特定パターンとの一致を検出しても、その比較結果であるパターン一致フラグは使用されない。そのため、パターン比較回路１６が、前述の第１の周期と特定の周期との間のパラレルクロックの周期内の比較動作を停止するようにしてもよい。これにより、消費電力を低減することができる。

上記実施形態では、特定パターンと一致する格納パターンが検出されてから、その次に、特定パターンとの一致を検出する必要がある格納パターンが受信パターン格納レジスタ１４内に格納されるまでの周期数が、２周期後の場合と、３周期後の場合がある。しかし、これに限定されず、ＭおよびＮの関係を調整することによって、例えば、全てのパターン格納状態において２周期後とすることもできる。

また、上記実施形態の受信装置１０の場合には、特定パターンと一致する格納パターンが検出されてから、その次に、特定パターンとの一致を検出する必要がある格納パターンが受信パターン格納レジスタ１４内に格納されるまでの周期数に応じて、２周期後もしくは３周期後に、次の格納パターンと特定パターンとの一致を検出しているが、これも限定されない。

図１３に、上記実施形態のように、Ｍ＝６６，Ｎ＝３２，Ｑ＝２，Ｒ＝２の場合について、１回目および２回目の比較を行う時の６６ビット長の特定パターンの格納状態の一例を概念的に示す。ＤＡＴＡ１〜ＤＡＴＡ４は受信パターン格納レジスタ１４であり、ここでは、４個の３２ビットＦＦで構成したことを想定する。図４と同様に、図中左側のビットがシリアルデータの先頭側のビットである。そして、左端のビットから連続するＮビット（３２ビット）の範囲の先頭からＫビット目を先頭とする格納パターンを、格納パターン＃ｎ（＃ｎ＝Ｎ−Ｋ−１＝３１−Ｋ）と定義した。１回目の比較では、図１３の上側に示すように、６６ビット長の特定パターンが３１〜０の３２通りのパターンで格納される可能性がある。このいずれかのパターンで１回目の一致が検出されたあと、その次に連続する６６ビット長の特定パターンは、パラレルクロックの２周期後には、図１３の下側に実線で示した位置に格納される。

１回目に特定パターンが３１〜２の３０通りのパターンで格納されていた場合には、２回目の特定パターンが、それぞれ、２９〜０のパターンで格納される。これらの場合には、パターン比較回路１６が、１回目の一致の検出のために備える３２個の比較器３８のうちの、パターン２９〜０を検出するための比較器を利用して、２回目の一致を検出することが可能である。このように、１回目の特定パターンが連続するＮビットの範囲の先頭からＫビット目を先頭とするパターンで格納され、かつ、Ｋ＜Ｎ−Ｒである場合には、２回目の特定パターンを、Ｑ周期後に、連続するＮビットの範囲の先頭からＫ＋Ｒビット目を先頭とする格納パターンを検出するための比較器を利用して検出することができる。

しかし、１回目に１，０の２通りのパターンで格納されていた場合には、２周期後には、２回目の特定パターンが３１〜０のいずれとも異なるパターン（連続するＮビットの範囲の先頭から３２ビット目および３３ビット目を先頭とする格納パターン−１，−２）で格納される。このため、パターン比較回路１６が備える３２個の比較器３８のいずれでも検出することができない。これらの場合には、もう１周期待って３周期後に検出を行う。すなわち、図１３の下端部に破線で示したように、３周期後には２回目の特定パターンがパターン３１，３０で格納されるので、パターン比較回路１６が備える３２個の比較器３８のうちの、これらの格納パターンを検出するための比較器を利用して検出することができる。このように、１回目の特定パターンが連続するＮビット（３２ビット）の範囲の先頭からＫビット目を先頭とするパターンで格納され、Ｎ−Ｒ≦Ｋ（Ｋ＝３０，３１）である場合には、Ｑ＋１周期後に、連続するＮビットの範囲の先頭からＫ＋Ｒ−Ｎビット目を先頭とする格納パターンを検出するための比較器を利用して検出することができる。

もしくは、格納パターン−１，−２を検出する比較器を追加し、全部で３４個の比較器を備えるものとしてパターン比較回路１６を構成することにより、３２通りの全ての場合に同一の周期（１回目の特定パターンの検出から２周期後）に、２回目の検出を行うようにすることも可能である。すなわち、１回目の特定パターンが連続するＮビット（３２ビット）の範囲の先頭からＫビット目を先頭とするパターンで格納され、Ｎ−Ｒ≦Ｋ（Ｋ＝３０，３１）である場合に、連続するＮビットの範囲の直後のＲビット（２ビット）の範囲の、先頭からＫ＋Ｒ−Ｎビット目（０，１ビット目）を先頭とするパターンを検出する比較器を追加することにより、１回目の格納パターンがいずれの場合でも、同一の周期（１回目の検出からＱ周期後）に、２回目の検出を行う事が可能である。比較器の追加はパターン比較回路１６の回路規模の増大につながる。しかし、２回目の検出を行う周期を１つにそろえることにより、パターン検出回路１８の回路規模の削減、および、パターン検出回路１８の動作検証に要するコストの低減を実現できる。

図１４には、Ｍ＝６０，Ｎ＝３２，Ｑ＝１，Ｒ＝２８の場合について、１回目および２回目の比較を行う時の特定パターンの格納状態の一例を概念的に示す。ＤＡＴＡ１〜ＤＡＴＡ３は受信パターン格納レジスタ１４であり、ここでは、３個の３２ビットＦＦで構成したことを想定する。図４と同様に、図中左側のビットがシリアルデータの先頭側のビットである。そして、左端から５ビット目から連続するＮビット（３２ビット）の範囲の先頭からＫビット目を先頭とする格納パターンを、格納パターン＃ｎ（＃ｎ＝Ｎ−Ｋ−１＝３１−Ｋ）と定義した。１回目の比較では、図１４の上側に示すように、６０ビット長の特定パターンが３１〜０の３２通りのパターンで格納される可能性がある。このいずれかのパターンで１回目の一致が検出されたあと、その次に連続する６０ビット長の特定パターンは、パラレルクロックの２周期後には、図１４の下側に実線で示した位置に格納される。

１回目に特定パターンが２７〜０の２８通りのパターンで格納されていた場合には、２回目の特定パターンが、それぞれ、３１〜４のパターンで格納される。これらの場合には、パターン比較回路１６が１回目の一致の検出のために備える３２個の比較器３８のうちの、パターン３１〜４を検出するための比較器を利用して、２回目の一致を検出することが可能である。このように、１回目の特定パターンが連続するＮビットの範囲の先頭からＫビット目を先頭とするパターンで格納され、かつ、Ｎ−Ｒ≦Ｋである場合には、２回目の特定パターンを、Ｑ＋１周期後に、連続するＮビットの範囲の先頭からＫ＋Ｒ−Ｎビット目を先頭とする格納パターンを検出するための比較器を利用して検出することができる。

しかし、１回目に３１〜２８の４通りのパターンで格納されていた場合には、２周期後には、２回目の特定パターンが３１〜０のいずれとも異なるパターン（連続するＮビットの範囲の先頭から−４〜−１ビット目を先頭とする格納パターン３５〜３２）で格納される。このため、パターン比較回路１６が備える３２個の比較器３８のいずれでも検出することができない。これらの場合には、他のパターンよりも１周期早く、１回目の検出から１周期後に検出を行う。すなわち、図１４の中央部に破線で示したように、１周期後には２回目の特定パターンがパターン３〜０で格納されるので、パターン比較回路１６が備える３２個の比較器３８のうちの、これらの格納パターンを検出するための検出器を利用して検出することができる。このように、１回目の特定パターンが連続するＮビット（３２ビット）の範囲の先頭からＫビット目を先頭とするパターンで格納され、Ｋ＜Ｎ−Ｒ（Ｋ＝０〜３）である場合には、Ｑ周期後に、連続するＮビットの範囲の先頭からＫ＋Ｒビット目を先頭とする格納パターンを検出するための比較器を利用して検出することができる。

もしくは、格納パターン３５〜３２を検出する比較器を追加し、全部で３６個の比較器を備えるものとしてパターン比較回路１６を構成することにより、３２通りの全ての場合に同一の周期（１回目の特定パターンの検出から２周期後）に、２回目の検出を行うようにすることも可能である。すなわち、１回目の特定パターンが連続するＮビット（３２ビット）の範囲の先頭からＫビット目を先頭とするパターンで格納され、Ｋ＜Ｎ−Ｒ（Ｋ＝０〜３）である場合に、連続するＮビットの範囲の直前のＮ−Ｒビット（４ビット）の範囲の、先頭からＫビット目（０〜３ビット目）を先頭とするパターンを検出する比較器を追加することにより、１回目の格納パターンがいずれの場合でも、同一の周期（１回目の検出からＱ＋１周期後）に、２回目の検出を行う事が可能である。

比較器を追加して全ての格納パターンの２回目の一致検出を同一の周期で行う場合、上記のように、１回目の検出からＱ周期後に２回目の検出を行うことも、Ｑ＋１周期後に２回目の検出を行うことも可能である。図１３の例のように、Ｒ＜Ｎ／２の場合には、Ｑ周期後に２回目の検出を行う方が追加する比較器の個数を少なくできる。逆に、図１４の例のようにＲ＞Ｎ／２の場合には、Ｑ＋１周期後に２回目の検出を行う方が追加する比較器の個数を少なくできる。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０ 受信装置
１２ シリアルパラレル変換回路
１４ 受信パターン格納レジスタ
１６ パターン比較回路
１８ パターン検出回路
２０ パターン比較結果選択回路
２２ パターン比較結果マスク回路
２４ パターン一致回数カウンタ
２６ パターン一致判定回路
２８ レジスタ
３０，３２，３４，３６，５０，５２，５４，５６，５８，６６，７４，７６，８２ ＦＦ（フリップフロップ）
３８ ＥＸＯＲ（排他的論理和）回路
４０，４４ 加算回路
４２ ビット誤り格納レジスタ
４５ 比較器
４６，６２ 加算器
４８，６４，７２ ＯＲ回路
６０，８０ マルチプレクサ
６８ ＡＮＤ回路
７０ マスク信号生成回路
７８ ワンホット信号生成回路
８４ ローテート回路

Claims (12)

1. Ｍビット長の既知のビットパターンを有する検出対象部分を、複数、連続して含むシリアルデータを受信する受信装置であって、
   受信したシリアルデータを構成する各ビットのデータを、受信した順に並べてＮビット（Ｎ＜Ｍ）幅のパラレルデータを生成するシリアルパラレル変換回路と、
   前記Ｎビット幅のパラレルデータの１ワードが格納される第１のレジスタ、および、該第１のレジスタに格納されたパラレルデータが、順次、パラレルクロックに同期してシフトされて格納される１つもしくは複数の第２のレジスタとからなるレジスタ群と、
   前記レジスタ群に格納されたパラレルデータを構成するビットの、前記シリアルデータとして受信した順に連続する、Ｍビットの複数の格納パターンのそれぞれと、前記既知のビットパターンとを、比較する比較回路と、
   前記比較回路が、前記パラレルクロックの第１の周期内に、前記レジスタ群に格納されたパラレルデータを構成するビットの前記シリアルデータとして受信した順に連続する特定のＮビットの範囲の先頭からＫビット目（Ｋ＝０〜Ｎ−１）を先頭とするＭビットの格納パターンと、前記既知のビットパターンとの一致を検出し、さらに、前記第１の周期後において、Ｍ／Ｎの商をＱ、余りをＲとしてＫ、Ｎ、Ｑ、Ｒによって決まる、前記パラレルクロックの特定の周期内に、前記レジスタ群に格納されたパラレルデータを構成するビットの前記特定のＮビットの範囲およびＫ、Ｎ、Ｒによって決まる特定のビットを先頭とするＭビットの格納パターンと、前記既知のビットパターンとの一致を検出したことを条件として、前記シリアルデータの受信を検出する検出回路とを備えることを特徴とする受信装置。
2. （１Ａ）Ｋ＜Ｎ−Ｒである場合には、前記特定の周期が前記パラレルクロックの第１の周期からＱ周期後の周期であり、前記特定のビットが前記特定のＮビットの範囲の先頭からＫ＋Ｒビット目のビットであり、
   （２Ａ）Ｎ−Ｒ≦Ｋである場合には、前記特定の周期が前記パラレルクロックの第１の周期からＱ＋１周期後の周期であり、前記特定のビットが前記特定のＮビットの範囲の先頭からＫ＋Ｒ−Ｎビット目のビットである、
   ことを特徴とする請求項１記載の受信装置。
3. 前記比較回路が、前記レジスタ群に格納されたパラレルデータを構成するビットの前記特定のＮビットの範囲のそれぞれのビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行うＮ個の比較器を備え、
   前記特定の周期内に、
   （１Ａ）Ｋ＜Ｎ−Ｒである場合には、前記Ｎ個の比較器のうちの、前記特定のＮビットの範囲の先頭からＫ＋Ｒビット目のビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行う比較器が、
   （２Ａ）Ｎ−Ｒ≦Ｋである場合には、前記Ｎ個の比較器のうちの、前記特定のＮビットの範囲の先頭からＫ＋Ｒ−Ｎビット目のビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行う比較器が、
   一致を検出したことを条件として、前記検出回路が前記シリアルデータの受信を検出することを特徴とする請求項２記載の受信装置。
4. 前記特定の周期が前記パラレルクロックの第１の周期からＱ周期後の周期であり、前記特定のビットが、
   （１Ａ）Ｋ＜Ｎ−Ｒである場合には、前記特定のＮビットの範囲の先頭からＫ＋Ｒビット目のビットであり、
   （２Ｂ）Ｎ−Ｒ≦Ｋである場合には、前記特定のＮビットの範囲の直後のＲビットの範囲の先頭からＫ＋Ｒ−Ｎビット目のビットであるか、
   もしくは、
   前記特定の周期が前記パラレルクロックの第１の周期からＱ＋１周期後の周期であり、前記特定のビットが、
   （１Ｂ）Ｋ＜Ｎ−Ｒである場合には、前記特定のＮビットの範囲の直前のＮ−Ｒビットの範囲の先頭からＫビット目のビットであり、
   （２Ａ）Ｎ−Ｒ≦Ｋである場合には、前記特定のＮビットの範囲の先頭からＫ＋Ｒ−Ｎビット目のビットである、
   ことを特徴とする請求項１記載の受信装置。
5. 前記比較回路が、
   前記レジスタ群に格納されたパラレルデータを構成するビットの前記特定のＮビットの範囲のそれぞれのビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行うＮ個の第１の比較器を備えるとともに、
   前記レジスタ群に格納されたパラレルデータを構成するビットの前記特定のＮビットの範囲の直後のＲビットの範囲のそれぞれのビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行うＲ個の第２の比較器と、前記レジスタ群に格納されたパラレルデータを構成するビットの前記特定のＮビットの範囲の直前のＮ−Ｒビットの範囲のそれぞれのビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行うＮ−Ｒ個の第３の比較器と、の少なくとも一方を備え、
   前記検出回路が、
   前記特定の周期を前記第１の周期からＱ周期後の周期とし、該特定の周期内に、
   （１Ａ）Ｋ＜Ｎ−Ｒである場合には、前記第１の比較器のうちの、前記特定のＮビットの範囲の先頭からＫ＋Ｒビット目のビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行う比較器が、
   （２Ｂ）Ｎ−Ｒ≦Ｋである場合には、前記第２の比較器のうちの、前記特定のＮビットの範囲の直後のＲビットの範囲の先頭からＫ＋Ｒ−Ｎビット目のビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行う比較器が、
   一致を検出したときに前記シリアルデータの受信を検出する、
   もしくは、
   前記特定の周期を前記第１の周期からＱ＋１周期後の周期とし、該特定の周期内に、
   （１Ｂ）Ｋ＜Ｎ−Ｒである場合には、前記第３の比較器のうちの、前記特定のＮビットの範囲の直前のＮ−Ｒビットの範囲の先頭からＫビット目のビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行う比較器が、
   （２Ａ）Ｎ−Ｒ≦Ｋである場合には、前記第１の比較器のうちの、前記特定のＮビットの範囲の先頭からＫ＋Ｒ−Ｎビット目のビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較を行う比較器が、
   一致を検出したことを条件として前記シリアルデータの受信を検出することを特徴とする請求項４記載の受信装置。
6. 前記比較回路が、前記特定の周期内に、前記特定のビットを先頭とするＭビットの格納パターンのみと前記既知のビットパターンとの比較を行うことを特徴とする請求項１ないし５のいずれかに記載の受信装置。
7. 前記比較回路が、前記第１の周期と前記特定の周期との間の前記パラレルクロックの周期内の比較動作を停止することを特徴とする請求項１ないし６のいずれかに記載の受信装置。
8. 前記比較回路が、前記Ｍビットの複数の格納パターンのそれぞれと前記既知のビットパターンとの比較を行い、一致を検出しなかったビットの個数を格納する第１の不一致ビット数レジスタを備えるとともに、前記第１の不一致ビット数レジスタに格納された個数がシフトされて格納される少なくとも１段の第２の不一致ビット数レジスタを備えることを特徴とする請求項１ないし７のいずれかに記載の受信装置。
9. 前記比較回路が、前記第１の不一致ビット数レジスタに格納された、前記特定の周期内での前記特定のビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較によって一致を検出しなかったビットの個数と、前記第２の不一致ビット数レジスタに格納された、前記第１の周期内での前記Ｋビット目を先頭とするＭビットの格納パターンと前記既知のビットパターンとの比較によって一致を検出しなかったビットの個数との和が、許容数未満であったときに、前記第１の周期内での前記Ｋビット目を先頭とするＭビットの格納パターンと前記既知のビットパターンとの一致、および、前記特定の周期内での前記特定のビットを先頭とするＭビットの格納パターンと前記既知のビットパターンとの一致を検出することを特徴とする請求項８記載の受信装置。
10. 前記比較回路が、前記レジスタ群に格納されたパラレルデータを構成するビットの前記特定のＮビットの範囲のそれぞれのビットを先頭とするＭビットの格納パターンのうちの複数の格納パターンと前記既知のビットパターンとの一致を検出したときに、前記検出回路が、該一致を検出した複数の格納パターンのなかから、所定の基準に基づいて選択した格納パターンの先頭ビットに基づいて、前記特定の周期および特定のビットを決定することを特徴とする請求項１ないし９のいずれかに記載の受信装置。
11. 前記比較回路が、前記複数の格納パターンごとの比較結果を出力するものであり、
    前記検出回路が、前記比較結果から、前記特定のビットを先頭とする格納パターンについての比較結果を選択する選択回路を備え、該選択した比較結果に基づいて、前記比較回路が前記特定のビットを先頭とする格納パターンと前記既知のビットパターンとの一致を検出したと判断することを特徴とする請求項１ないし５のいずれかに記載の受信装置。
12. 前記検出回路が、さらに、マスク回路を備え、該マスク回路によって、前記第１の周期と前記特定の周期との間の前記パラレルクロックの周期内の前記特定のビットを先頭とする格納パターンと前記既知のビットパターンとの一致を表す比較結果がマスクされた、前記選択した比較結果に基づいて、前記比較回路が前記特定のビットを先頭とする格納パターンと前記既知のビットパターンとの一致を検出したと判断することを特徴とする請求項１１記載の受信装置。

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