CN102983936B - 接收设备 - Google Patents

Abstract

本发明涉及接收设备。示例性接收设备接收串行数据，该串行数据包括每个均具有M比特已知模式的连续块。该设备包括：串‑并行转换电路，其布置串行数据中的比特，以产生N比特宽（N<M）的并行数据；寄存器组，其包括存储并行数据的字的第一寄存器，和并行数据的字被依序移位并且存储到其中的第二寄存器；比较电路，其将已知模式与每个均包括在寄存器组中存储的M个连续比特的存储模式进行比较；以及，检测电路。如果比较电路在特定时钟周期期间检测到在已知模式和存储模式的第一个之间的第一匹配、以及检测到在已知模式和起始于特定比特的存储模式的第二个之间的第二匹配，则检测电路检测到串行数据的正确接收。

Description

接收设备

技术领域

本公开涉及接收串行数据或串行模式的接收设备，该串行数据或串行模式包括每个均具有已知的比特模式或特定模式的多个连续块。该接收设备检测到接收到了串行数据，该串行数据包括每个均具有特定模式的预定数量的连续块。

背景技术

在高速串行通信技术中使用的各种通信协议采用特定模式的检测。如图15中所示，串行模式的典型结构包括前导码、开始定界符、有效负荷和猝发结尾（EOB）（或结束定界符）。除了用于承载数据的有效负荷之外，它们的每一个都具有特定数量的比特，该特定数量的比特具有在通信协议中指定的特定模式。

日本未决专利公布JP 7-202865（专利文件1）描述了一种技术，其中，将串行数据转换为n比特并行数据。接收n比特并行数据，并且将(n+m-1)比特并行数据存储在寄存器中，其中，m是特定模式的长度。通过将起始比特相继地移位一个比特，从存储了(n+m-1)比特并行数据的寄存器中读取每个均包括M个连续比特的N个数据。并且，通过使用N个m比特比较器来并行地检测N个数据与m比特特定模式的匹配。

日本未决专利公布JP 2005-260500（专利文件2）和日本未决专利公布JP 8-65294（专利文件3）中的每个均描述了允许由例如在传输期间的扰动引起的比特错误的技术。即，将并行数据中每一个比特与在特定模式中对应比特作比较。即使当并行数据中的一些比特不匹配特定模式中的对应比特时，如果不匹配的比特的数量不超过预定值，则确定该并行数据匹配特定模式。

发明内容

[要解决的问题]

诸如在用于10G-EPON应用的标准规范IEEE802.3av中定义的那些前导码和猝发结尾的每一个均由多个连续块构成。该块的每一个均具有66比特特定模式。

在专利文件1中公开的技术涉及检测块中的特定模式。然而，该技术并非意在用于接收包含具有特定模式的多个相继块的串行数据。

可以使用在专利文件2和3中公开的技术来确定在每一个块中的比特错误的数量。然而，这些专利文件两者都未公开用于确定在相继块中的比特错误的总数的技术。

本公开的示例性目的是提供接收设备，该接收设备能够通过在连续块中执行特定模式的相继检测来正确地检测到串行数据的接收。

本公开的另一个示例性目的是提供接收设备，该接收设备能够正确地确定在相继块中的比特错误的数量。

[用于解决问题的手段]

为了实现上述各目的，本公开的各方面提供了一种接收串行数据的接收设备。接收设备包括串-并行转换电路、寄存器组、比较电路和检测电路。串-并行转换电路按接收顺序来布置串行数据中的比特，以产生N比特宽的并行数据，N为大于等于2的整数。该寄存器组包括：第一寄存器，其存储N比特宽的并行数据的字；以及，一个或多个第二寄存器，将第一寄存器中存储的并行数据的字与并行时钟同步地依序移位并且存储到该一个或多个第二寄存器。比较电路将M比特已知模式与M比特存储模式进行比较，其中所述M比特存储模式中的每个均包括按接收顺序在寄存器组中存储的M个连续比特，其中，M为大于2的整数，且N<M。串行数据包括每个均具有M比特已知模式的多个连续块。如果：（i）在并行时钟的第一周期期间比较电路检测到在已知模式和存储模式的第一个之间的第一匹配，其中存储模式的第一个起始于比特的特定范围的前侧第K比特，该比特的特定范围包括按接收顺序在寄存器组中存储的N个连续比特，其中，K=0至N-1之间的整数，含端值，并且（ii）在由K、N、Q和R所确定的并行时钟的特定周期期间，比较电路进一步检测到在已知模式和存储模式的第二个之间的第二匹配，其中，Q是M/N的商，并且R是M/N的余数，Q为大于等于1的整数，R为0到N-1之间的整数，含端值，存储模式的第二个起始于由比特的特定范围和K、N和R所确定的特定比特，则检测电路检测到接收设备已经正确地接收到串行数据。

根据本公开的一个方面，（1A）当K<N-R时，特定周期是并行时钟的第一周期之后的第Q周期，并且特定比特是从比特的特定范围的前侧起的第(K+R)比特，以及，（2A）当N-R≤K时，特定周期是并行时钟的第一周期之后的第(Q+1)周期，并且特定比特是从比特的特定范围的前侧起的第(K+R-N)比特。

在一个实施例中，比较电路包括N个比较器，N个比较器将已知模式与起始于比特的特定范围内的相应比特的各存储模式进行比较，并且（1A）当K<N-R时，如果在特定周期期间将已知模式与起始于比特的特定范围的前侧的第(K+R)比特的存储模式之一进行比较的比较器之一检测到第二匹配，则检测电路检测到接收设备已经正确地接收到串行数据，以及，（2A）当N-R≤K时，如果在特定周期期间将已知模式与起始于比特的特定范围的前侧的第(K+R-N)比特的存储模式之一进行比较的比较器之一检测到第二匹配，则检测电路检测到接收设备已经正确地接收到串行数据。

根据本公开的另一个方面，特定周期是在并行时钟的第一周期之后的第Q周期，并且（1A）当K<N-R时，特定比特是从比特的特定范围的前侧起的第(K+R)比特，并且（2B）当N-R≤K时，特定比特是从比特的第二特定范围的前侧起的第(K+R-N)比特，比特的第二特定范围包括紧接在比特的特定范围之后按接收顺序在寄存器组中存储的R个连续比特。

在一个实施例中，比较电路包括：（i）N个第一比较器，其将已知模式与起始于比特的特定范围内的相应比特的存储模式进行比较，以及，（ii）R个第二比较器，其将已知模式与起始于比特的第二特定范围内的相应比特的存储模式进行比较，并且（1A）当K<N-R时，如果在特定周期期间将已知模式与起始于比特的特定范围的前侧的第(K+R)比特的存储模式之一进行比较的N个第一比较器之一检测到第二匹配，则检测电路检测到接收设备已经正确地接收到串行数据，并且（2B）当N-R≤K时，如果在特定周期期间将已知模式与起始于比特的第二特定范围的前侧的第(K+R-N)比特的存储模式之一进行比较的第二比较器之一检测到第二匹配，则检测电路检测到接收设备已经正确地接收到串行数据。

还根据本公开的另一个方面，特定周期是在并行时钟的第一周期之后的第(Q+1)周期，并且（1B）当K<N-R时，特定比特是从比特的第三特定范围的前侧起的第K比特，比特的第三特定范围包括紧接在比特的特定范围之前按接收顺序在寄存器组中存储的N-R个连续比特，并且（2A）当N-R≤K时，特定比特是从比特的特定范围的前侧起的第(K+R-N)比特。

在一个实施例中，比较电路包括：（i）N个第一比较器，其将已知模式与起始于比特的特定范围内的相应比特的存储模式进行比较；以及（ii）N-R个第三比较器，其将已知模式与起始于比特的第三特定范围内的相应比特的存储模式进行比较，并且，（1B）当K<N-R时，如果在特定周期期间将已知模式与起始于比特的第三特定范围的前侧的第K比特的存储模式之一进行比较的第三比较器之一检测到第二匹配，则检测电路检测到接收设备已经正确地接收到串行数据，并且（2A）当N-R≤K时，如果在特定周期期间将已知模式与起始于比特的特定范围的前侧的第(K+R-N)比特的存储模式之一进行比较的第一比较器之一检测到第二匹配，则检测电路检测到接收设备已经正确地接收到串行数据。

在一个示例中，在特定周期期间比较电路将已知模式仅与存储模式的第二个进行比较。

在另一个示例中，在第一周期之后并且在特定周期之前，在并行时钟的一个或多个周期期间比较电路停止比较。

根据本公开的一个方面，比较电路将已知模式与各存储模式进行比较，以确定在相应的存储模式中的不匹配的比特的数量，并且比较电路进一步包括：（i）第一不匹配比特数量寄存器，用于存储在相应的存储模式中的不匹配比特的数量，以及（ii）具有至少一级的第二不匹配比特数量寄存器，将第一不匹配比特数量寄存器中存储的不匹配比特的数量与并行时钟同步地移位和存储到第二不匹配比特数量寄存器。

在一个实施例中，如果i）在第二不匹配比特数量寄存器中存储的并行时钟的第一周期期间在存储模式的第一个中的不匹配比特的数量与ii）在第一不匹配比特数量寄存器中存储的并行时钟的特定周期期间在存储模式的第二个中的不匹配比特的数量之和小于比特错误的可允许数量，则比较电路检测第一和第二匹配。

在另一个实施例中，当在并行时钟的第一周期期间比较电路检测到已知模式和起始于比特的特定范围内的相应比特的两个或更多个存储模式之间的多个第一匹配时，比较电路根据预定规则选择两个或更多个存储模式之一作为存储模式中的第一个。

[本发明的效果]

根据本公开的示例性接收设备，通过在检测到与已知模式的第一匹配之后，在由第一匹配所确定的特定条件下检测到与已知模式的随后匹配来检测串行数据的接收。因此，能够正确地确定串行数据的接收，串行数据包括每个均具有已知模式的连续块。

根据本公开的示例性接收设备可以提供第一寄存器，第一寄存器用于存储通过与已知模式比较而确定的比特错误的数量。示例性接收设备可以进一步提供第二寄存器，将比特错误的数量移位并存储到第二寄存器。结果，能够正确地确定在多个连续块中的比特错误的数量。

附图说明

图1示出根据本公开的示例性接收设备的框图。

图2示出串行至并行转换电路的示例性电路图。

图3示出接收模式存储寄存器的示例性电路图。

图4概念地图示如何在接收模式存储寄存器中存储并行数据。

图5A和5B概念地图示如何在接收模式存储寄存器中存储偶数编号的存储模式。

图6A和6B概念地图示如何在接收模式存储寄存器中存储奇数编号的存储模式。

图7示出模式比较电路的配置。

图8示出模式比较电路的示例性框图。

图9示出第一加法电路的示例性电路图。

图10示出第二加法电路的示例性电路图。

图11（A）、图11（B）和图11（C）示出模式比较结果选择电路的示例性电路图。

图12示出图示模式比较结果选择电路的操作的示例性状态图。

图13示出图示在特定模式和存储模式之间对第一和第二匹配的检测的示例性时序图。

图14示出图示检测在存储模式的每一个和特定模式之间匹配的操作的另一个示例性时序图。

图15示出串行模式的示例性配置。

[附图标记]

10：接收设备

12：串-并行转换电路

14：接收模式存储寄存器

16：模式比较电路

18：模式检测电路

20：模式比较结果选择电路

22：模式比较结果掩蔽电路

24：模式匹配计数器

26：模式匹配确定电路

28：寄存器

30、32、34、36、50、52、54、56、58、66、74、76、82：触发器（FF）

38：异或（EXOR）电路

40、44：加法电路

42：比特错误存储寄存器

45：比较器

46、62：加法器

48、64、72：或（OR）电路

60、80：复用器

68：与（AND）电路

70：掩蔽信号产生电路

78：独热信号（one-hot-signal）产生电路

84：旋转电路

具体实施方式

将参考附图描述根据本公开的各种示例性接收设备。

图1示出根据本公开的示例性接收设备的框图。在图1中所示的接收设备10接收串行数据，该串行数据包含每个均具有M比特长已知比特模式或特定模式的连续块。接收设备10检测连续块中的特定模式，并且如果接收设备10在预定数量的连续块中检测到特定模式，则确定其接收到串行数据。

接收设备10包括串-并行转换电路12、接收模式存储寄存器14、模式比较电路16和模式检测电路18。

如图15所示，以前导码、开始定界符、有效负荷和猝发结尾（EOB）的顺序向接收设备10输入串行数据。前导码包括依序输入到接收设备10的M比特长特定模式的多个块。

串-并行转换电路12按与串行时钟同步地接收比特的顺序来布置构成串行数据的相继接收到的比特的数据。由此，串-并行转换电路12产生N比特宽并行数据，其中，N<M。串-并行转换电路12将构成串行数据的比特的数据布置在构成串-并行转换电路12的寄存器中，以产生并行数据。串-并行转换电路可以按从最高有效位至最低有效位的顺序来布置比特的数据，或者反之亦然。

接收模式存储寄存器14具有存储区域，在该存储区域中存储从串-并行转换电路12输入的N比特宽并行数据的字。接收模式存储寄存器14按输入的顺序来存储从串-并行转换电路12相继输入的并行数据的字、并且与并行时钟同步地依序移位所存储的并行数据的字。

接收模式存储寄存器14具有使得总是存储构成接收的串行数据的数据的最新或最后(N+M-1)比特的存储容量。也可以增加存储容量使得能够存储超过N+M-1比特的数据。

接收模式存储寄存器14输出N个M比特长存储模式，该N个M比特长存储模式起始于N个连续比特的特定范围内的相应比特。该特定范围包括按串行数据的接收顺序在接收模式存储寄存器14中存储的N个连续比特。

接收模式存储寄存器14由具有管线架构的一组寄存器构成。该组寄存器包括第一寄存器，在第一寄存器中存储了由串-并行转换电路12所产生的N比特宽并行数据的字。该组寄存器进一步包括一个或多个第二寄存器，在该一个或多个第二寄存器中，与并行时钟同步地移位和存储在第一寄存器中存储的并行数据。

模式比较电路16包括N个比较器。模式比较电路16将N个M比特长存储模式的每一个与预定的M比特长特定模式进行比较，并且输出N个模式匹配标记作为比较结果。

模式比较电路16进一步具有比特错误容差调整功能。即，模式比较电路16比较对应的比特的每一个，并且将不匹配比特的数量或存储模式和特定模式不匹配的比特的数量确定为比特错误的数量。

然后，模式比较电路16将在存储模式的每一个中的比特错误的数量与预定的比特错误的可允许数量进行比较。如果比特错误的数量小于比特错误的可允许数量，则模式比较电路16可以确定对于存储模式中的每一个已经检测到与特定模式的匹配。

模式检测电路18基于由模式比较电路16检测的匹配来检测包含M比特长特定模式的连续块的串行数据的接收。具体地，如果模式比较电路16在并行时钟的相继周期期间检测到匹配，则模式检测电路18检测串行数据的接收。即，如果连续地检测到在并行时钟的第一和第二周期期间的第一和第二匹配，则模式检测电路检测到已经正确地接收到串行数据。

在并行时钟的第一周期期间的第一匹配可以是在M比特长特定模式和M比特存储模式之间的匹配，该M比特存储模式起始于在接收模式存储寄存器14中存储的N个连续比特的特定范围的前侧的第K个比特，其中，K=0至N-1。第二周期可以是由K、N、Q和R的值确定的并行时钟的特定周期，其中，Q是M/N的商，并且R是M/N的余数。第二匹配可以是在M比特长特定模式和M比特存储模式之间的匹配，该M比特存储模式起始于由N个连续比特的特定范围与K、N和R的值所确定的特定比特。

本文中的上述各参数设定如下：

N为大于等于2的整数，本发明的实施例中例如可以被设定为8、32或64等值；

M为大于2的整数，本发明的实施例中例如可以被设定为66等值；

K为0到N-1之间的整数，含端值；

Q为大于等于1的整数；

R为0到N-1之间的整数，含端值。

接收设备10可以按下面的方式执行匹配检测。首先，在接收设备10中，与串行时钟同步操作的串-并行转换电路12将接收的串行数据或串行接收数据中的比特的数据转换为N比特宽并行数据或并行接收数据。

然后，模式比较电路16将存储在接收模式存储寄存器14中的并行数据中所包含的N个M比特存储模式的每一个与M比特长特定模式进行比较。对于每个对应的比特进行该比较。如果在存储模式的预定数量的相继块中的比特错误的数量小于比特错误的可允许数量，则模式比较电路16确定它们匹配。

在模式比较电路16初始检测到在M比特长特定模式和任何一个N个M比特存储模式的之间的匹配之后，模式比较电路16进一步执行比较。如果在特定周期期间检测到在特定模式和起始于特定比特的存储模式之间的一个或多个匹配达到预定次数，则模式检测电路18检测串行数据的接收，该串行数据包含每个均具有M比特长特定模式的预定数量的连续块。在此，通过K、N、Q和R来逻辑地确定“特定周期”和“特定比特”。

将参考下面的示例来继续描述，其中，在连续块中，M＝66比特，N＝32比特，Q＝2，R＝2，并且比特错误的可允许数量是15比特。

如图2中所示，可以以寄存器28构成示例性串-并行转换电路12，寄存器28存储由串-并行转换电路12产生的32比特宽并行接收数据。串-并行转换电路12将串行接收数据的每一个比特从寄存器28的最高有效比特向最低有效比特移位。由此，将接收的串行数据转换为32比特宽并行接收数据[31:0]。在该情况下，并行接收数据的比特[0]是在串行接收数据的前侧处的比特。

现在将描述接收模式存储寄存器14。

图3是示例性接收模式存储寄存器的电路图。图3中所示的接收模式存储寄存器14由串联连接的三个32比特触发器（FF）30、32和34与一个1比特FF 36构成。

从串-并行转换电路12输入的32比特宽并行接收数据[31:0]与并行时钟同步地存储在第一级FF 30中。同时，预先存储在上游FF 30、32和34中的32比特宽并行接收数据[31:0]被依序移位到下游FF 32、34和36。即，以32比特为单位来移位并行接收数据。

然后，接收模式存储寄存器14通过分别从FF 30、32、34和36输出输出信号reg32[0:31]、输出信号shift1_reg32[0:31]、输出信号shift2_reg32[0:31]和输出信号shift3_reg32_31b来输出97比特宽并行数据。输出信号shift3_reg32_31b包含在接收的串行数据的最前侧处的比特的数据。输出信号shift2_reg32[0:31]、输出信号shift1_reg32[0:31]和输出信号reg32[0:31]包含该97比特数据的随后的比特。

第一级FF（第一寄存器）30是可选的，并且可以替代地使用构成串-并行转换电路12的寄存器28作为第一级FF 30。换句话说，接收模式存储寄存器14可以由构成串-并行转换电路12的寄存器（第一寄存器）28与第二和随后级的FF（第二寄存器）32、34和36构成。在该情况下，在构成串-并行转换电路12的寄存器28中所存储的并行接收数据被依序移位到第二和随后级FF 32、34和36。

接下来，将描述如何在接收模式存储寄存器14中存储66比特长特定模式。

图4概念地图示了如何在接收模式存储寄存器中存储并行数据。图4中被输出作为输出信号shit3_reg32_31b的最左比特对应于在串行数据的最前侧处的比特。

图4示出66比特长存储模式0至31或要用于比较的“比较数据”，它们由接收模式存储寄存器14中存储的相应的66个连续比特构成。通过相对于彼此移位一比特在接收模式存储寄存器14中的总共32个不同位置中存储该存储模式。

具体地，该存储模式起始于32个连续比特范围内的相应比特，该32个连续比特范围包括在接收模式存储寄存器14中的最左或最前位置处存储的32个连续比特。在此，66比特存储模式#n起始于32个连续比特范围的前侧的第K个比特（K=0至N-1），其中，#n=31-K。

在图4中所示的示例中，检测到存储模式#n和特定模式1之间的匹配。然后，用于随后检测与特定模式2的匹配的存储模式是跟随在已经检测到其匹配的存储模式#n的最后比特后面的66比特长模式。

如上所述，将在接收模式存储寄存器14中存储的97比特长数据与并行时钟同步地以32比特为单位移位。因此，在检测到存储模式#n与特定模式1之间的匹配之后的预定数量的周期，在接收模式存储寄存器14中存储跟随在存储模式#n的最后比特后面的存储模式。

例如，在图4中所示的示例中，在检测到存储模式#n与特定模式1之间的匹配之后的两个周期，在接收模式存储寄存器14中存储用于随后检测与特定模式2的匹配的存储模式。

图5示出如何在接收模式存储寄存器14中存储偶数编号的存储模式中的每一个，并且图6示出如何在接收模式存储寄存器14中存储奇数编号的存储模式中的每一个。如图5和6中所示，每个存储模式均具有包含在分别从接收模式存储寄存器14的FF 30、32、34和36输出的reg32、shift1_reg32、shift2_reg32和shift3_reg32_31b的三个或四个输出信号中的相应部分。

输出信号shift3_reg32_31b包括接收的串行数据的最前侧处的数据的比特。其后依序跟随输出信号shift2_reg32[0:31]、输出信号shift1_reg32[0:31]和输出信号reg32[0:31]中的比特。

例如，图5A中所示的存储模式0由从输出信号shift2_reg32[30]向输出信号reg32[31]延伸的66个连续比特构成。类似地，图6A中所示的存储模式1由从输出信号shift2_reg32[29]向输出信号reg32[30]延伸的66个连续比特构成。通过将66比特存储模式0向串行数据的前侧移位一个比特来获得存储模式1。

如图5A中所示，当检测到在存储模式0和特定模式之间的匹配时，用于随后检测与特定模式的匹配的存储模式#n是存储模式30，存储模式30由自输出信号shift2_reg32[0]处的比特至输出信号reg32[1]处的比特的66个连续比特构成。在检测到存储模式0和特定模式之间的匹配之后的三个周期，将该存储模式30存储在接收模式存储寄存器14中。换句话说，在三个周期之后，将跟随在作为存储模式0的最后比特的输出信号reg32[31]处的比特后面的66个连续比特存储在接收模式存储寄存器14中、并且被移位到存储模式30的位置。

如图5A中所示，当检测到在存储模式30和特定模式之间的匹配时，用于随后检测与特定模式的匹配的存储模式#n是存储模式28，存储模式28由自输出信号shift2_reg32[2]处的比特至在输出信号reg32[3]处的比特的66个连续比特构成。在检测到存储模式30和特定模式之间的匹配之后的两个周期，将该存储模式28存储在接收模式存储寄存器14中。换句话说，在两个周期之后，将跟随在作为存储模式30的最后比特的输出信号reg32[1]处的比特后面的66个连续比特存储在接收模式存储寄存器14中，并且被移位到存储模式28的位置。

同样，如图5A和5B中所示，当检测到在存储模式28、26、24、...、2的每一个与特定模式之间的匹配时，要随后检测存储模式#n=26、24、22、...、0的每一个与特定模式之间的匹配。

如上所述，当检测到存储模式0和特定模式之间的匹配时，在第一匹配之后的三个周期，将要被随后检测的存储模式#n存储在接收模式存储寄存器14中。另一方面，如图5A和5B所示，当检测到存储模式30、28、26、...、2中的任何一个与特定模式之间的匹配时，在第一匹配之后的两个周期，将要被随后检测的存储模式#n存储在接收模式存储寄存器14中。

类似地，如图6A所示，当检测到存储模式1与特定模式之间的匹配时，用于随后检测与特定模式的匹配的存储模式#n是存储模式31。在检测到存储模式1和特定模式之间的匹配之后的三个周期，将存储模式31存储在接收模式存储寄存器14中。

同样，如图6A和6B中所示，当检测到存储模式31、29、27、...、3中的每一个与特定模式之间的匹配时，要随后检测存储模式#n=29、27、25、...、1中的每一个与特定模式之间的匹配。在检测到存储模式31、29、27、...、3中的每一个与特定模式之间的匹配之后的两个周期，将存储模式29、27、25、...、1中的每一个存储在接收模式存储寄存器14中。

即，在示例性实施例中，当#n表示匹配特定模式的存储模式时，用于随后检测与特定模式的匹配的存储模式由#(n-2)表示。然而，在#(n-2)<0的情况下，用于随后的匹配的存储模式由#(n-2+32)表示。在检测到第一匹配之后直到在接收模式存储寄存器14中存储用于随后的匹配的存储模式的周期数在用于第一匹配的存储模式是0或1的情况下是三、而在用于第一匹配的存储模式是2至31之一的情况下该周期数是二。

如上所述，当检测到存储模式之一与特定模式之间的匹配时，通过N个连续比特范围和K、N和R的值来规律地和唯一地确定用于与特定模式随后匹配的存储模式。还通过K、N、Q和R的值来规律地和唯一地确定在检测到第一匹配之后直到在接收模式存储寄存器14中存储用于与特定模式随后匹配的存储模式的周期数。

现在将描述模式比较电路16。

图7示出示例性模式比较电路的配置。如图7所示，向模式比较电路16输入特定模式[65:0]、比特错误的可允许数量和来自接收模式存储寄存器14的32个存储模式#n[65:0]。模式比较电路16将32个存储模式#n[65:0]中的每一个与特定模式[65:0]进行比较，并且输出模式匹配标记[n]作为每一次比较的结果。

对于每一个对应的比特执行比较，以确定比特错误的数量。如果在预定数量的连续块中包含的比特错误的总数小于比特错误的可允许数量，则模式比较电路16检测与特定模式的匹配。在该情况下，模式比较电路16输出模式匹配标记“1”。

另一方面，如果比特错误的总数大于或等于比特错误的可允许数量，则模式比较电路16没有检测匹配，并且输出模式匹配标记“0”。

图8示出示例性模式比较电路的框图。在图8中所示的模式比较电路16包括模式比较器，该模式比较器包括：66个异或（EXOR）电路38、第一加法电路40、比特错误存储寄存器42、第二加法电路44和比较器45。虽然未示出，但是总共有32模式比较器，每一个模式比较器均包括用于相应的存储模式#n的66个异或电路38。

每一个异或电路38将存储模式#n[65:0]的对应比特和特定模式[65:0]进行比较。异或电路38输出“0”或“1”作为比较结果xo[65:0]。如果存储模式的对应比特与特定模式匹配，则异或电路38输出“0”。如果它们不匹配，则异或电路38输出“1”。

第一加法电路40将来自所有异或电路38的用于66个比特的比较结果相加，以计算存储模式#n[65:0]的对应比特与特定模式[65:0]不匹配的数量。即，第一加法电路40计算在相应的存储模式#n[65:0]中包括的比特错误的数量be_t0_#31to#0。

当比特错误的可允许数量例如是15时，比特错误的数量be_t0_#可以具有4比特的宽度。如果比特错误的数量be_t0_#大于15，则第一加法电路40输出“15”作为比特错误的数量be_t0_#。如果比特错误的数量be_t0_#是15或更小，则第一加法电路40输出比特错误的实际数量。

如图9中所示，示例性第一加法电路40例如包括用于存储模式#31至#0中的每一个的加法器46、四个或电路48和4比特FF 50。在这个示例中，加法器46将比较结果xo[65:0]相加，并且输出4比特相加结果sum[3:0]，4比特相加结果sum[3:0]指示出范围从0至15的比特错误的数量。示例性第一加法电路40进一步输出1比特进位，1比特进位指示出比特错误的数量大于15或大于比特错误的可允许数量。

如果进位是“1”，则或电路48输出“1”作为4比特相加结果sum[3:0]。因此，比特错误的数量被固定为“15”。来自或电路48的输出信号与并行时钟同步地存储在FF 50中、并且被输出作为比特错误的数量be_t0_#31to#0。

示例性比特错误存储寄存器42包括第一不匹配比特数量寄存器和具有至少一级的第二不匹配比特数量寄存器。第一不匹配比特数量寄存器存储从第一加法电路40接收的比特错误的数量be_t0_#31to#0。每次执行比较时，将第一不匹配比特数量寄存器中存储的数量依序移位和存储在第二不匹配比特数量寄存器中。

在图8中所示的示例性比特错误存储寄存器42包括用于存储模式#31至#0中的每一个的串联连接的四个4比特FF 52、54、56和58。第一级FF 52构成第一不匹配比特数量寄存器，并且剩余的FF 54、56和58构成第二不匹配比特数量寄存器。与并行时钟同步地，将从第一加法电路40输入的比特错误的数量be_t0_#31to#0存储在第一级FF52中，同时在上游FF 52、54和56中存储的比特错误的数量被依序移位到下游FF 54、56和58。

第一级FF 52的输出信号表示在接收模式存储寄存器14中当前存储的存储模式中的比特错误的数量be_t1_#31to#0。第三和最后一级FF 56和58的输出信号分别表示两个和三个周期之前在接收模式存储寄存器14中存储的存储模式中的比特错误的数量be_t3_#31to#0和be_t4_#31to#0。

对于存储模式30和31，第二加法电路44将在当前存储模式中的比特错误的数量be_t1_#n与在三个周期之前存储的存储模式中的比特错误的数量be_t4_#(n+2)相加。对于其他存储模式0至29，第二加法电路44将在当前存储模式中的比特错误的数量be_t1_#n与两个周期之前存储的存储模式中的比特错误的数量be_t3_#(n+2)相加。

因此，第二加法电路44计算在两个连续块中的比特错误的总数。第二加法电路44还可以计算在不同数量的块中的比特错误的总数。当比特错误的总数超过上限时，第二加法电路44可以不变地输出固定值。在本实施例中，如果比特错误的数量大于15，则它被固定为15。

如图10中所示，第二加法电路44例如包括用于存储模式#31至#0中的每一个的复用器60、加法器62、四个或电路64和4比特FF 66。对于存储模式30和31，复用器60输出在三个周期之前存储的存储模式中的比特错误的数量be_t4_#(n+2)。对于其他存储模式0至29，复用器60输出在两个周期之前存储的存储模式中的比特错误的数量be_t3_#(n+2)。

然后，加法器62将在当前存储模式中的比特错误的数量be_t1_#n与复用器60的输出信号相加。随后的操作与在第一加法电路40中的那些相同。FF 66输出比特错误的总数。

对于存储模式30和31，第二匹配的检测意味着已经在三个周期之前的存储模式#(n+2)=0和1中分别检测到第一匹配。对于存储模式0至29，第二匹配的检测意味着已经在两个周期之前的存储模式#(n+2)=2至31中检测到第一匹配。因此，如上所述，通过取决于存储模式#n而作出确定，能够正确地确定在连续块中的比特错误的总数。

如果比特错误的可允许数量是15，则计算超过15范围的比特错误的数量是无意义的。因此，在上述的示例中，如果在计算比特错误的数量的过程中比特错误的数量超过15，则将比特错误的数量固定为15。因此能够减小第一和第二加法电路40和44与比特错误存储寄存器42的电路尺寸。

比较器45将从第二加法电路44输出的比特错误的总数与比特错误的可允许数量进行比较，并且输出用于每个存储模式的模式匹配标记。如上所述，如果在预定数量的连续块中的比特错误的总数小于比特错误的可允许数量，则比较器45确定该连续块匹配特定模式，并且输出模式匹配标记“1”。另一方面，如果比特错误的数量大于或等于比特错误的可允许数量，则比较器45确定它们不匹配，并且输出模式匹配标记“0”。

当将比特错误的可允许数量指定为在两个或更多个相继块中的比特错误的总数时，能够有利地使用图8中所示的具有比特错误存储寄存器42和第二加法电路的示例性模式比较电路。另一方面，当将比特错误的可允许数量指定为在每个块中的比特错误的数量时，可以使用没有比特错误存储寄存器42和第二加法电路44的简化的模式比较电路。即，比较器45可以将从第一加法电路40输出的比特错误的数量与比特错误的可允许数量进行比较、并对于每一种存储模式输出一个模式匹配标记。

现在将描述模式检测电路18。如图1中所示，模式检测电路18包括模式比较结果选择电路20、模式比较结果掩蔽电路22、模式匹配计数器24和模式匹配确定电路26。

当初始检测到与特定模式的匹配时，可以同时检测在特定模式与多于一个的32个存储模式之间的匹配。在该情况下，多于一个的模式匹配标记可能变为“1”。因此，如果模式比较电路16检测到特定模式与多于一个的32个存储模式之间的匹配，则模式比较结果选择电路20根据预定规则来选择匹配的存储模式之一。然后，基于所选的匹配的存储模式来确定用于第二匹配的特定周期和特定比特。

例如，模式比较结果选择电路20选择起始于串行数据中的最前侧处的比特的匹配的存储模式之一。即，当初始检测到与特定模式的匹配时，模式比较结果选择电路20仅选择用于起始于串行数据中的最前侧处的比特的匹配的存储模式之一的模式匹配标记。然后，在某一数量的周期之后，模式比较结果选择电路20仅选择用于要随后匹配的存储模式中的特定的一个的模式匹配标记。

图11（A）、图11（B）和图11（C）是示出示例性模式比较结果选择电路的配置的电路图。示例性模式比较结果选择电路20包括32个与电路68、掩蔽信号产生电路70和三个或电路72。

如图11（A）中所示，将模式匹配标记_t2[31:0]和掩蔽信号[31:0]的对应的比特输入到相应的与电路68，与电路68输出用于该对应的模式匹配条件[31:0]。如下所述，通过将模式匹配标记[31:0]与掩蔽信号[31:0]同步来产生模式匹配标记_t2[31:0]。

如果掩蔽信号[31:0]之一变为“1”，则由对应的与电路68选择其值为“1”的对应的模式匹配标记_t2[n]，并且，仅对应的模式匹配条件[n]变为“1”。所有的其他模式匹配条件都变为“0”。

掩蔽信号产生电路70根据模式匹配标记[31:0]产生掩蔽信号[31:0]。图11（B）示出根据模式匹配标记[31:0]产生模式匹配标记_t2[31:0]的电路。如图11（B）中所示，掩蔽信号产生电路70包括两个串联连接的32比特FF 74和76、独热信号产生电路78、复用器80、32比特FF 82和旋转电路84。

串联连接的两个FF 74和76将从模式比较电路16输出的模式匹配标记[31:0]延迟用以产生掩蔽信号[31:0]所需的两个并行时钟周期的时间段。FF 74输出通过将模式匹配标记[31:0]延迟一个周期而产生的模式匹配标记_t1[31:0]。FF 76输出通过将模式匹配标记[31:0]延迟两个周期而产生的模式匹配标记_t2[31:0]。因此，模式匹配标记[31:0]与掩蔽信号[31:0]同步。

独热信号产生电路78接收模式匹配标记[31:0]，并且产生原始掩蔽信号[31:0]。具体地，在具有值“1”的模式匹配标记[31:0]的比特中，独热信号产生电路78仅将与起始于串行数据中的最前侧处的比特的存储模式之一对应的比特之一保持为“1”。独热信号产生电路78将模式匹配标记[31:0]的其他比特设定为“0”。

即，在该示例性实施例中，独热信号产生电路78将与最大匹配存储模式#n对应的模式匹配标记[31:0]的比特保持为“1”，并且将模式匹配标记的其他比特设定为“0”。然后，独热信号产生电路78与并行时钟同步地将这些标记输出作为原始掩蔽信号[31:0]。

例如，如果模式匹配标记[31]是“1”，则独热信号产生电路78将原始掩蔽信号[31]设定为“1”，并且将所有的其他原始掩蔽信号[30:0]均设定为“0”。如果模式匹配标记[31:n+1]全部均是“0”并且模式匹配标记[n]是“1”，则独热信号产生电路78将原始掩蔽信号[n]设定为“1”，并且将所有的其他原始掩蔽信号均设定为“0”。如果所有的模式匹配标记[31:0]均是“0”，则独热信号产生电路78将所有的原始掩蔽信号[31:0]均设定为“0”。

旋转电路84将掩蔽信号[31:0]向低阶比特旋转两个比特。换句话说，旋转电路84根据掩蔽信号[31:0]产生掩蔽信号[1:0,31:2]。

当选择信号SEL是"0"、"1″或"2"时，复用器80分别输出来自独热信号产生电路78的原始掩蔽信号[31:0]、从FF 82输出的掩蔽信号[31:0]和来自旋转电路84的通过将掩蔽信号[31:0]旋转两个比特而产生的信号。与并行时钟同步地，将复用器80的输出信号存储在FF 82中，并且输出作为掩蔽信号[31:0]。

即，作为掩蔽信号[31:0]，如果选择信号SEL是“0”则输出原始掩蔽信号[31:0]，如果选择信号SEL是“1”则不改变就存储掩蔽信号[31:0]，并且如果选择信号SEL是“2”，则输出通过将掩蔽信号[31:0]向低阶比特旋转两个比特而获得的信号。

如图11（C）中所示，在上侧的或电路72获取模式匹配条件[1:0]的逻辑和，并且输出模式匹配信号_0_1。在中间的或电路72获取模式匹配条件[31:2]的逻辑和，并且输出模式匹配信号_2_31。在下侧的或电路72获取所有模式匹配条件[31:0]的逻辑和，并且输出模式匹配信号。如果模式匹配条件[1:0]的两者之一是“1”，则模式匹配信号_0_1是“1”。如果模式匹配条件[31:2]的任何一个是“1”，则模式匹配信号_2_31是“1”。如果模式匹配条件[31:0]的任何一个是“1”，则模式匹配信号是“1”。

图12是示出掩蔽信号产生电路70的操作的示例性状态图。

在初始化状态（初始化）下，掩蔽信号产生电路70的FF 82被复位，并且所有的掩蔽信号[31:0]被初始化为“0”。因此，所有的模式匹配条件[31:0]均变为“0”。结果，模式匹配信号_0_1、模式匹配信号_2_31和模式匹配信号也变为“0”。而且，选择信号SEL被设定为“0”。

接下来，当初始检测到与特定模式的匹配时（原始掩蔽信号[31:0]≠"0"），过程进行到掩蔽信号加载状态（加载）。独热信号产生电路78与并行时钟同步地将原始掩蔽信号[31:0]的比特之一设定为“1”。因为选择信号SEL是“0”，所以来自独热信号产生电路78的原始掩蔽信号[31:0]被从复用器80输出作为初始掩蔽信号[31:0]、而与并行时钟同步地被存储在FF 82中，并且被输出作为掩蔽信号[31:0]。

然后，选择信号SEL被设定为“1”，并且不改变就在FF 82中保持掩蔽信号[31:0]。

当更新掩蔽信号[31:0]时，仅当掩蔽信号[n]和模式匹配标记[n]两者都是“1”时，从对应的与电路68输出的模式匹配条件[n]是“1”。因此，仅与起始于串行数据中的最前侧处的比特的匹配的存储模式#n对应的模式匹配条件[n]是“1”。

然后，取决于模式匹配条件[31:0]，或电路72输出模式匹配信号_0_1和模式匹配信号_2_31之一。或电路72进一步输出模式匹配信号。

然后，过程进行到模式匹配信号核查状态（核查）。

如果模式匹配信号_2_31=“1”，即，如果在模式匹配标记[31:2]的任何一个中均检测到匹配，则选择信号SEL被设定为“2”。在该情况下，将在两个周期之后随后检测与特定模式的匹配。当模式匹配信号_2_31=“1”并且在两个周期后检测到与特定模式的第二匹配时（原始掩蔽信号[31:0]≠“0”），过程进行到掩蔽信号更新状态（更新）。

在掩蔽信号更新状态下，将旋转电路84的输出信号从复用器80输出，并且通过将掩蔽信号[31:0]向低阶比特移位两个比特而产生的信号与并行时钟同步地被存储在FF 82中。即，当检测到存储模式#n与特定模式之间的第一匹配时，更新掩蔽信号[31:0]使得仅将对应于要随后与特定模式匹配的存储模式#n-2的掩蔽信号#n-2设定为“1”。因此，仅当检测到与存储模式#n-2的匹配、并且对应的一个模式匹配标记t2#n-2变为“1”时，对应的模式匹配条件#n-2变为“1”。然后，或电路72将模式匹配信号设定为“1”。

此外，掩蔽信号掩蔽与其他存储模式的匹配的错误检测。即，即使检测到与除了存储模式#n-2之外的存储模式的一个或多个匹配、并且对应的模式匹配标记_t2均被设定为“1”，也没有模式匹配条件[31:0]被设定为“1”，这是因为对应于其他存储模式的所有的掩蔽信号均被设定为“0”。因此，模式匹配信号被保持为“0”。

然后，选择信号SEL被设定为“1”，并且不改变互异存储掩蔽信号[31:0]。过程返回到模式匹配信号核查状态，并且重复上述的操作。

另一方面，如果在两个周期后未检测到与特定模式的匹配（原始掩蔽信号[31:0]="0"），则过程返回到初始化状态，并且重复上述操作。

在模式匹配信号核查状态下，如果模式匹配信号_0_1=“1”，即，如果在模式匹配标记[1:0]的两者之一中检测到匹配，则选择信号SEL被设定为“1”。在该情况下，要在三个周期之后随后检测与特定模式的匹配。

当模式匹配信号_0_1=“1”并且在包括处于不操作状态（Nop）下的一个周期的三个周期之后检测到与特定模式的第二匹配时（原始掩蔽信号[31:0]≠"0"），过程进行到掩蔽信号更新状态。然后，重复上述操作。

另一方面，如果在三个周期之后未检测到与特定模式的匹配（原始掩蔽信号[31:0]=“0”），则过程返回到初始化状态，并且重复上述操作。

如上所述，当在图1中所示的模式比较电路16检测到与特定模式的一个或多个匹配时，模式比较结果选择电路20的或电路72将模式匹配信号[31:0]设定为“1”。然而，此后，在要检测到与特定模式的第二匹配的周期之前的预定数量的周期期间，模式比较结果掩蔽电路22掩蔽模式匹配信号。

例如，模式比较结果掩蔽电路22从模式比较结果选择电路20接收模式匹配信号、并产生要提供给模式匹配计数器24的掩蔽的模式匹配信号，其中模式匹配计数器24对掩蔽的模式匹配信号已经相继变为“1”的次数进行计数。即使在要检测到第二匹配的那个周期之前的预定数量的周期期间，从模式比较结果选择电路20接收到的模式匹配信号为“1”，模式比较结果掩蔽电路22也可以掩蔽模式匹配信号、或将掩蔽的模式匹配信号设定为“0”。

在该示例性实施例中，模式比较结果掩蔽电路22在模式匹配信号_0_1=“1”时的两个周期期间掩蔽模式匹配信号，并且在模式匹配信号_2_31=“1”时的一个周期期间掩蔽模式匹配信号。因此，在将表示与特定模式的第一匹配的模式匹配信号“1”提供给模式匹配计数器24之后，只有在要检测到与特定模式的第二匹配的特定周期期间检测到匹配，才将模式匹配信号“1”随后提供给模式匹配计数器24。

因此，即使在要检测到第二匹配的那个周期之前，模式比较结果选择电路20将模式匹配信号设定为“1”，模式比较结果掩蔽电路22也掩蔽错误地产生的模式匹配信号。此外，如上所述，模式比较结果选择电路20掩蔽与除了要随后匹配存储模式之外的存储模式的匹配的错误检测。因此，在将表示第一匹配的模式匹配信号“1”提供给模式匹配计数器24之后，只有在要检测到第二匹配期间的特定周期期间检测到与随后要匹配的存储模式的匹配，才将模式匹配信号“1”随后提供给模式匹配计数器。

如上所述，模式匹配计数器24对模式匹配信号已经相继地变为“1”的次数进行计数。由此，模式匹配计数器24对已经相继地检测到与特定模式的匹配的块的数量进行计数。在该示例性实施例中，例如，如果掩蔽的模式匹配信号变为“1”，则模式匹配计数器24递增1。另一方面，如果在要检测到第二匹配的特定周期期间、表示比较结果的模式匹配信号变为“0”，则将模式匹配计数器24复位为0。

最后，当模式匹配计数器24计数的模式匹配的数量达到预定次数时，模式匹配确定电路26确定已经检测到预定数量的连续块，每一个连续块均具有匹配特定模式的比特模式。

因此，示例性接收设备10可以检测串行数据的接收，该串行数据包含每个均具有特定模式的预定数量的连续块。特别地，通过考虑在预定数量的块中的比特错误的数量，示例性接收设备10可以检测串行数据的接收。

当初始检测到与特定模式的匹配时，示例性接收设备10指定用于检测第二和随后的匹配的条件。因此，示例性接收设备可以正确地检测第二和随后的匹配，并且正确地确定特定模式的相继检测的数量。

例如，即使在相继匹配之间的周期数改变，示例性接收设备也可以正确地检测第二和随后的匹配。即使在串行数据中由噪声引起的特定模式的错误检测和特定模式的正确检测在短间隔内出现，示例性接收设备10也不会错误地确定已经发生两个相继的匹配。

示例性接收设备提供了比特错误存储寄存器42，用于对所需数量的时钟周期存储在每一个块中包含的比特错误的数量。因此，对特定模式的多个块中的比特错误的总数的计算可以总是被实现为在对应的寄存器中的值的和。

结果，能够正确地确定相继检测的比特错误的数量的总计。容易通过简单地增加串行连接的寄存器的数量来扩展相继地检测比特错误的数量的功能。因此，能够计算在增加的数量的块中的比特错误的总数。

注意，例如，M和N、接收模式存储寄存器14的存储容量、N个连续比特的特定范围、比特错误的可允许数量和用于确定串行数据的接收的模式匹配的数量不限于特定值。

示例性接收设备能够检测在串行数据中的特定模式的预定数量块。特定模式可以具有各种长度。示例性接收设备可以检测例如串行数据的前导码和猝发结尾。

在检测到与特定模式匹配的存储模式之后，示例性模式比较电路16可以将所有的存储模式与特定模式进行比较，如在上述的示例性实施例中描述的。在该情况下，模式检测电路18或模式比较结果选择电路20可以仅选择模式匹配标记之一。即，模式比较结果选择电路20掩蔽错误地产生的模式匹配标记，这些模式匹配标记表示特定模式与除了要随后匹配存储模式之外的各存储模式之间的匹配。

进一步，模式比较结果掩蔽电路22掩蔽代表在要检测到随后的匹配的特定周期之前的一个或多个周期期间的匹配的模式匹配信号。即，通过掩蔽模式匹配信号，模式比较结果掩蔽电路22有效地掩蔽了错误地产生的模式匹配标记，这些模式匹配标记表示在除了特定周期的各周期期间的各匹配。因此，示例性的接收设备可以正确地检测随后的匹配。

替代地，模式比较电路16可以将特定模式仅与在特定周期期间起始于特定比特的M比特存储模式之一进行比较。在该情况下，当模式比较电路16检测到随后的匹配时，仅一个模式匹配标记被设定为“1”。

在第一周期期间检测到存储模式和特定模式之间的第一匹配之后，在特定周期期间要检测与特定模式的随后的匹配。因此，模式比较电路16可以在第一周期之后并在特定周期之前、在并行时钟的周期期间停止比较操作。这可以减少功耗。

在上述的示例性实施例中，在检测到匹配特定模式的存储模式之后，在两个或三个周期之后、在接收模式存储寄存器14中存储用于随后检测与特定模式的匹配的存储模式。然而，通过调整M和N之间的关系，可以为模式存储的每一个状态，将存储用于随后匹配的存储模式所需的周期数设定为两个周期或设定为其他固定的周期数。

而且，即使M和N具有相同的值，也能偶对于模式存储的每一个状态将在随后的匹配之前的周期设定为固定数量。

图13概念地图示当在与上述的示例性实施例相同的M=66、N=32、Q=2和R=2的示例性情况下执行第一和第二比较时如何存储66比特特定模式。

在图13中，数据1至数据4表示接收模式存储寄存器14的相应的四个32比特FF。与在图4中所示的情况相同，在图13中的接收模式存储寄存器14的左侧上的比特对应于在串行数据的前侧处的比特。起始于最左比特延伸的N个连续比特（32个连续比特）的范围的前侧的第K比特的存储模式被定义为存储模式#n（其中#n=N-K-1=31-K）。

在第一比较中，如在图13的上侧上所示，可以在32个存储模式31至0之一中存储66比特特定模式。在这些存储模式的任何一个中检测到第一匹配之后，在并行时钟的两个周期之后存储随后的66比特特定模式，如在图13的下侧上实线指示的。

如果在第一比较中已经在30个存储模式31至2之一中存储了特定模式，则该特定模式在并行时钟的两个周期后被存储在存储模式29至0之一中。在该情况下，模式比较电路16可以通过在为了检测第一匹配而准备的32个比较器38中使用用于检测与存储模式29至0的匹配的比较器之一来检测第二匹配。

因此，当在起始于N个连续比特的范围的前侧的第K比特的存储模式中存储第一特定模式并且K<N-R时，可以通过使用用于检测与起始于N个连续比特的范围的前侧的第(K+R)比特的存储模式的匹配的比较器来在Q个周期之后随后检测特定模式。

然而，如果在第一比较中已经在两个存储模式1和0之一中存储了特定模式，则在与存储模式31至0的任何一个不同的存储模式中在两个周期之后存储该特定模式。即，在分别起始于N个连续比特的范围的前侧的第32和第33比特的存储模式-1和-2之一中存储该特定模式。

因此，不能通过模式比较电路16的32个比较器38的任何一个来检测第二匹配。在该情况下，可以在一个附加的周期之后，即在三个周期之后，检测第二匹配。

如在图13的底部处的虚线所指示的，特定模式在三个周期后被存储在存储模式31或30中。因此，可以通过在模式比较电路16的32个比较器38中使用用于检测与这些存储模式的匹配的比较器之一来检测第二匹配。

因此，当在起始于N个连续比特（32个连续比特）的范围的前侧的第K个比特的存储模式中存储了第一特定模式并且N-R≤K（K=30,31）时，可以通过使用用于检测与起始于N个连续比特的范围的前侧的第(K+R-N)比特的存储模式的匹配而提供的比较器来在Q+1个周期之后检测特定模式。

替代地，模式比较电路16可以被修改以包括总共34个比较器，该34个比较器包括用于检测与存储模式-1和-2的匹配的附加的比较器。由此，即使在32个存储模式的任何一个中检测到第一匹配，也可以从第一特定模式的检测起的相同数量的周期、即2个周期之后检测第二匹配。

即，当起始于N个连续比特（32个连续比特）的范围的前侧的第K比特的存储模式中存储第一特定模式并且N-R≤K（K=30、31）时，可以通过增加比较器来在从第一检测起的相同数量的周期、即Q个周期之后检测第二匹配，该增加的比较器用于检测起始于紧接在N个连续比特的范围之后的R个连续比特（即，2个比特）的范围的前侧的第（K+R-N）比特（即，第0和第1比特）的存储模式的匹配。

增加比较器增大了模式比较电路16的电路尺寸。然而，因为可以在相同周期期间检测到第二匹配，所以能够减小模式检测电路18的电路尺寸。而且，可以降低用于验证模式检测电路18的操作所需的成本。

图14概念地图示了当在M=60、N=32、Q=1和R=28的另一种示例性情况下执行第一和第二比较时如何存储特定模式。

在图14中，数据1至数据3表示接收模式存储寄存器14的相应的三个32比特FF。与在图4中所示的情况相同，在图14中的接收模式存储寄存器14的左侧上的比特对应于在串行数据的前侧处的比特。起始于从左端的第五比特延伸的N个连续比特（32个连续比特）的范围的前侧的第K比特的存储模式被定义为存储模式#n，其中，#n=N-K-1=31-K。

在第一比较中，如在图14的上侧上所示，可以在32个存储模式31至0之一中存储60比特特定模式。在这些存储模式的任何一个中检测到第一匹配之后，在并行时钟的两个周期之后存储随后的60比特特定模式，如在图14的下侧上的实线所示。

如果在第一比较中已经在28个存储模式27至0之一中存储了特定模式，则在存储模式31至4之一中存储第二特定模式，在该情况下，模式比较电路16可以通过在为了检测第一匹配而准备的32个比较器38中使用用于检测与存储模式31至4的匹配的比较器之一来检测第二匹配。

因此，当在起始于N个连续比特的范围的前侧的第K比特的存储模式中存储了第一特定模式并且N-R≤K时，可以通过使用用于检测与起始于N个连续比特的范围的前侧的第(K+R-N)比特的存储模式的匹配的比较器来在Q+1个周期之后检测第二特定模式。

然而，如果在第一比较中已经在四个存储模式31至28之一中存储了特定模式，则在与存储模式31至0的任何一个不同的存储模式之一中在两个周期之后存储特定模式。即，在起始于N个连续比特的范围的前侧的第4至第1比特的存储模式35至32之一中存储特定模式。

因此，不能通过模式比较电路16的32个比较器38的任何一个来检测第二匹配。在该情况下，可以在更早的一个周期，即在第一检测之后的一个周期检测第二匹配。如在图14的中间的虚线所指示的，因为在一个周期之后在存储模式3至0之一中存储了特定模式，所以可以通过在模式比较电路16的32个比较器38中使用用于检测与这些存储模式的匹配的比较器来检测第二匹配。

因此，当起始于N个连续比特（32个连续比特）的范围的前侧的第K比特的存储模式中存储了第一特定模式并且K<N-R（K=0至3）时，可以通过使用用于检测与起始于N个连续比特的范围的前侧的第(K+R)比特的存储模式匹配的比较器来在Q个周期之后检测特定模式。

替代地，模式比较电路16也可以被修改以包括总共36个比较器，该36个比较器包括用于检测与存储模式35至32的匹配的附加的比较器。由此，即使在32个存储模式的任何一个中检测到第一匹配，也可以在从第一特定模式的检测起的相同数量的周期、即两个周期之后检测第二匹配。

即，当起始于N个连续比特（32个连续比特）的范围的前侧的第K比特的存储模式中存储了第一特定模式并且K<N-R（K=0至3）时，可以通过增加比较器来在从第一检测起的相同数量的周期、即Q+1个周期之后检测第二匹配，该增加的比较器用于检测起始于紧接在N个连续比特的范围之前的N-R个连续比特（即，4个比特）的范围的前侧的第K比特（即，第0至第3比特）的存储模式的匹配。

当增加比较器以在相同数量的周期之后对于所有的存储模式执行第二匹配检测时，可以在第一检测之后的Q个或Q+1个周期执行第二检测。如果R<N/2成立，则如在图13的示例中，需要增加较小数量的比较器以在Q个周期后执行第二检测。相反，如果R>N/2成立，则如在图14的示例中，需要增加较小数量的比较器来在Q+1个周期后执行第二检测。

当增加比较器以执行第二匹配检测时，可以用对应于相应的比较器的FF的数量来构造比特错误存储寄存器42中的每一级。由此，比特错误存储寄存器42在比较器与特定模式作比较的相应的存储模式中存储了比特错误的数量。

虽然已经结合作为示例而被提出的本发明的特定实施例描述了本发明，但是显然，许多替代、修改和改变对于本领域内的技术人员是明显的。因此，在此给出的本发明的实施例意欲是说明性的而非限制性的。在不偏离本发明的保护范围的情况下存在可以做出的改变。

Claims (14)

1.一种接收串行数据的接收设备，所述接收设备包括：

串-并行转换电路，所述串-并行转换电路按接收顺序来布置所述串行数据中的比特，以产生N比特宽的并行数据，N为大于等于2的整数；

寄存器组，所述寄存器组包括：第一寄存器，所述第一寄存器存储所述N比特宽的并行数据的字；以及，一个或多个第二寄存器，将所述第一寄存器中存储的所述并行数据的所述字与并行时钟同步地依序移位并且存储到所述一个或多个第二寄存器；

比较电路，所述比较电路将M比特已知模式与M比特存储模式进行比较，其中所述M比特存储模式中的每个均包括按接收顺序在所述寄存器组中存储的M个连续比特的，其中，M为大于2的整数，且N<M；以及

检测电路，其中：

所述串行数据包括多个连续块，所述多个连续块中的每个均具有所述M比特已知模式；

如果：

在所述并行时钟的第一周期期间，所述比较电路检测到在所述已知模式和所述存储模式中的第一个之间的第一匹配，其中所述存储模式中的所述第一个起始于比特的特定范围的前侧第K比特，所述比特的特定范围包括按接收顺序在所述寄存器组中存储的N个连续比特，其中，K＝0至N-1之间的整数，含端值；并且，

在由K、N、Q和R所确定的所述并行时钟的特定周期期间，所述比较电路进一步检测到在所述已知模式和所述存储模式中的第二个之间的第二匹配，其中，Q是M/N的商，并且R是M/N的余数，Q为大于等于1的整数，R为0到N-1之间的整数，含端值，所述存储模式中的所述第二个起始于由所述比特的特定范围和K、N和R所确定的特定比特，

则所述检测电路检测到所述接收设备已经正确地接收到所述串行数据。

2.根据权利要求1所述的接收设备，其中：

(1A)当K<N-R时，所述特定周期是在所述并行时钟的所述第一周期之后的第Q周期，并且所述特定比特是从所述比特的特定范围的前侧起的第(K+R)比特；以及，

(2A)当N-R≤K时，所述特定周期是在所述并行时钟的所述第一周期之后的第(Q+1)周期，并且所述特定比特是从所述比特的特定范围的前侧起的第(K+R-N)比特。

3.根据权利要求2所述的接收设备，其中：

所述比较电路包括N个比较器，所述N个比较器将所述已知模式与各所述存储模式进行比较，所述各存储模式起始于所述比特的特定范围内的相应比特；并且

(1A)当K<N-R时，如果在所述特定周期期间，将所述已知模式与起始于所述比特的特定范围的前侧的第(K+R)比特的所述存储模式之一进行比较的所述比较器之一检测到所述第二匹配，则所述检测电路检测到所述接收设备已经正确地接收到所述串行数据，以及，

(2A)当N-R≤K时，如果在所述特定周期期间，将所述已知模式与起始于所述比特的特定范围的前侧的第(K+R-N)比特的所述存储模式之一进行比较的所述比较器之一检测到所述第二匹配，则所述检测电路检测到所述接收设备已经正确地接收到所述串行数据。

4.根据权利要求1所述的接收设备，其中：

所述特定周期是在所述并行时钟的所述第一周期之后的第Q周期；并且

(1A)当K<N-R时，所述特定比特是从所述比特的特定范围的前侧起的第(K+R)比特，并且

(2B)当N-R≤K时，所述特定比特是从比特的第二特定范围的前侧起的第(K+R-N)比特，所述比特的第二特定范围包括紧接在所述比特的特定范围之后、按接收顺序在所述寄存器组中存储的R个连续比特。

5.根据权利要求4所述的接收设备，其中：

所述比较电路包括：

N个第一比较器，所述N个第一比较器将所述已知模式与起始于所述比特的特定范围内的相应比特的所述各存储模式进行比较，以及，

R个第二比较器，所述R个第二比较器将所述已知模式与起始于所述比特的所述第二特定范围内的相应比特的所述各存储模式进行比较；并且，

(1A)当K<N-R时，如果在所述特定周期期间，将所述已知模式与起始于所述比特的特定范围的前侧的第(K+R)比特的所述存储模式之一进行比较的所述N个第一比较器之一检测到所述第二匹配，则所述检测电路检测到所述接收设备已经正确地接收到所述串行数据；并且

(2B)当N-R≤K时，如果在所述特定周期期间，将所述已知模式与起始于所述比特的所述第二特定范围的前侧的第(K+R-N)比特的所述存储模式之一进行比较的所述第二比较器之一检测到所述第二匹配，则所述检测电路检测到所述接收设备已经正确地接收到所述串行数据。

6.根据权利要求1所述的接收设备，其中：

所述特定周期是在所述并行时钟的所述第一周期之后的第(Q+1)周期；并且

(1B)当K<N-R时，所述特定比特是从比特的第三特定范围的前侧起的第K比特，所述比特的第三特定范围包括紧接在所述比特的特定范围之前按接收顺序在所述寄存器组中存储的N-R个连续比特，并且

(2A)当N-R≤K时，所述特定比特是从所述比特的特定范围的前侧起的第(K+R-N)比特。

7.根据权利要求6所述的接收设备，其中：

所述比较电路包括：

N个第一比较器，所述N个第一比较器将所述已知模式与起始于所述比特的特定范围内的相应比特的所述各存储模式进行比较；以及

N-R个第三比较器，所述N-R个第三比较器将所述已知模式与起始于所述比特的所述第三特定范围内的相应比特的所述各存储模式进行比较；并且，

(1B)当K<N-R时，如果在所述特定周期期间，将所述已知模式与起始于所述比特的所述第三特定范围的前侧的第K比特的所述各存储模式之一进行比较的所述第三比较器之一检测到所述第二匹配，则所述检测电路检测到所述接收设备已经正确地接收到所述串行数据；并且

(2A)当N-R≤K时，如果在所述特定周期期间，将所述已知模式与起始于所述比特的所述特定范围的前侧的第(K+R-N)比特的所述各存储模式之一进行比较的所述第一比较器之一检测到所述第二匹配，则所述检测电路检测到所述接收设备已经正确地接收到所述串行数据。

8.根据权利要求1至7任何一项所述的接收设备，其中：

在所述特定周期期间，所述比较电路将所述已知模式仅与所述存储模式中的所述第二个进行比较。

9.根据权利要求1至7任何一项所述的接收设备，其中：

在所述第一周期之后并且在所述特定周期之前的所述并行时钟的一个或多个周期期间，所述比较电路停止比较。

10.根据权利要求1至权利要求7任何一项所述的接收设备，其中：

所述比较电路将所述已知模式与所述存储模式进行比较，以确定在相应的所述存储模式中的不匹配的比特的数量；并且

所述比较电路进一步包括：

第一不匹配比特数量寄存器，所述第一不匹配比特数量寄存器用于存储在相应的所述各存储模式中的不匹配比特的数量；以及

具有至少一级的第二不匹配比特数量寄存器，将所述第一不匹配比特数量寄存器中存储的不匹配比特的数量与所述并行时钟同步地移位和存储到所述第二不匹配比特数量寄存器。

11.根据权利要求10所述的接收设备，其中：

如果i)在所述第二不匹配比特数量寄存器中所存储的、在所述并行时钟的所述第一周期期间在所述各存储模式的所述第一个中的不匹配比特的数量与ii)在所述第一不匹配比特数量寄存器中存储的、在所述并行时钟的所述特定周期期间在所述各存储模式的所述第二个中的不匹配比特的数量之和小于比特错误的可允许数量，则所述比较电路检测所述第一和所述第二匹配。

12.根据权利要求1至权利要求7任何一项所述的接收设备，其中：

在所述并行时钟的所述第一周期期间，当所述比较电路检测到所述已知模式和起始于所述比特的所述特定范围内的相应比特的两个或更多个所述存储模式之间的多个第一匹配时，所述检测电路根据预定规则选择所述两个或更多个存储模式之一作为所述存储模式中的所述第一个。

13.根据权利要求1至权利要求7任何一项所述的接收设备，其中：

所述比较电路为相应的所述存储模式输出比较结果；以及

所述检测电路包括选择电路，所述选择电路从所述比较电路输出的所述比较结果中选择出所述已知模式与所述存储模式中的第二个之间的相应的比较结果，使得所述检测电路基于所选择出的比较结果确定所述比较电路检测到所述第二匹配。

14.根据权利要求13所述的接收设备，其中：

所述检测电路还包括掩蔽电路，使得在所述掩蔽电路掩蔽了所述比较结果的一部分之后，所述检测电路基于所选择的比较结果确定所述比较电路检测到所述第二匹配，其中，所述比较结果的一部分表示在所述第一周期之后并在所述特定周期之前的一个或多个所述并行时钟期间所述已知模式与所述存储模式中的第二个之间的匹配。