JPH0865294A - キャラクタ同期検出回路 - Google Patents

Abstract

(57)【要約】 【目的】データ通信におけるキャラクタ同期検出回路に
関し、受信したキャラクタ同期用のビット列内に多少の
ビットエラーが発生してもキャラクタ同期検出ができる
ようにすることを目的とする。 【構成】シリアルデータのキャラクタ同期パターンを検
出する同期検出回路であって、シリアルデータを入力と
して並列データに変換する直並列変換レジスタと、キャ
ラクタ同期パターンを保持する同期パターンレジスタ
と、前記の直並列変換レジスタの内容と同期パターンレ
ジスタの内容とをビット対応で比較し、一致しないビッ
トの数を算出する不一致ビット数算出回路と、不一致ビ
ット数のしきい値を保持するしきい値レジスタと、前記
の不一致ビット数算出回路の出力としきい値レジスタの
内容との大小を比較する比較回路とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシリアルデータの伝送を
用いるデータ通信、特に無線通信のように伝送品質が悪
い環境における通信におけるキャラクタ同期検出回路に
関する。

【０００２】

【従来の技術】図２にデータ通信システムの説明図を示
す。図２（１）に示すように、送信装置と受信装置は伝
送路で結合され、その間をデータはシリアルビットの形
で伝送される。

【０００３】送信装置は、送信すべきデータに伝送制御
に必要な制御文字や伝送エラー検出のためのブロックチ
ェックコードを付加し、さらに先頭にビット同期のため
のクロック検出用のビット列（ビット同期パターン）
と、データのキャラクタ同期用のビット列（キャラクタ
同期パターン）とを付加して、シリアルビットの形で伝
送路に送出する。図２（２）に、伝送されるシリアルデ
ータのフォーマットの例を示す。

【０００４】受信装置は復調回路、復号回路、情報シス
テム部等よりなる。受信装置は、復号回路において、受
信データのビット同期パターンによりビット同期を確定
した後、受信ビット列を順次所定のビット列と比較して
キャラクタ同期パターンを検出すると、以後はあらかじ
め定められたビットの長さ単位（キャラクタ単位）で区
切って文字組み立てを行う。キャラクタ同期検出回路は
この復号回路の中心をなす回路である。

【０００５】組み立てた文字は情報処理部に渡し、情報
処理部は、伝送制御用文字やブロックチェックキャラク
タを検出して、伝送誤りの検出や再送の制御などを行
う。図３に従来のキャラクタ同期検出回路の例を示す。
直並列変換レジスタ２はシリアル入力・並列出力のシフ
トレジスタであり、入力のシリアルデータが１ビットず
つ入るたびにその出力は変化する。同期パターンレジス
タ１の内容と直並列変換レジスタ２の内容とを一致検出
回路７で比較する。一致検出回路７は、ビット対応にな
ったＥＯＲ回路71と、それらの出力の論理和回路72，73
と否定回路74とにより構成される。直並列変換レジスタ
２に入力データのキャラクタ同期パターンがちょうど入
ったとき、一致検出回路７の出力が‘１’になり、キャ
ラクタ同期検出となる。同期パターンレジスタ１には、
あらかじめ同期パターンをセットしておく。

【０００６】従来は、キャラクタ同期の段階では受信装
置においてあらかじめ指定された一種または数種の同期
パターンのいずれかに一致することで、キャラクタ同期
を行うことが一般的であった。これは比較的に伝送品質
の良い環境を対象としていたので、キャラクタ同期のビ
ット列における伝送誤りは非常に低い確率で発生するも
のとし、伝送誤りによりキャラクタ同期がとれない場合
は、伝送ブロックの再送信によって処理するものとして
いたからである。実際問題として、キャラクタ同期が取
れない程の伝送品質が劣悪な伝送路においては、伝送制
御文字が正常に受信されない、ブロックチェックキャラ
クタが一致しない等の可能性が大で、考慮の対象外であ
った。

【０００７】しかし、近年のＬＳＩの集積度の増大によ
り、従来のブロックチェックに代えてエラー訂正符号の
利用が可能となり、データ部分では伝送品質が従来より
も悪い状態でも情報伝送が可能になった。さらに伝送路
として無線伝送路のように接続の自由度は高いが伝送品
質が悪い環境でのシステムが構築されるようになった。
このときに、従来の全パターンの一致を同期条件とする
キャラクタ同期検出回路では、同期ビット列において発
生した誤りのために文字の組み立てが行えず、折角のエ
ラー訂正回路の能力を十分に発揮できない。また無線の
ように他のシステムとの伝送媒体を共用する場合、環境
の状態を把握するために、劣悪な環境でも何等かの受信
手段を有することが必要なことから、柔軟に対応できる
受信回路が必要となった。

【０００８】

【発明が解決しようとする課題】本発明は、この問題点
を解決するため、受信したキャラクタ同期用のビット列
内に多少のビットエラーが発生しても同期検出の機能が
損なわれることのないキャラクタ同期検出回路を実現す
ることを目的としている。

【０００９】本発明の他の目的は、この同期パターンの
エラーの許容値を受信装置内で可変にすることにより、
伝送路の状態によって、確実なキャラクタ同期ビット列
を検出するか、不確実であっても同期ビット列を見逃す
ことがないようにするかを選択可能な、より自由度の高
いキャラクタ同期検出回路を提供することである。

【００１０】

【課題を解決するための手段】図１は本発明のキャラク
タ同期検出回路の実施例の構成図である。本回路はデー
タ通信における受信機の復号回路の中心をなすもので、
受信したシリアルデータのキャラクタ同期パターンを検
出する同期検出回路である。

【００１１】本発明のキャラクタ同期検出回路は、シリ
アルデータを入力として並列データに変換する直並列変
換レジスタ２と、直並列変換レジスタ２の内容とあらか
じめ定めた同期パターンとをビット対応で比較し、一致
しないビットの数を算出する不一致ビット数算出回路３
と、不一致ビット数算出回路の出力とあらかじめ定めた
しきい値との大小を判断する検出判定回路５とを備える
ことを特徴とする。

【００１２】第２、第３の発明では、さらに、キャラク
タ同期パターンを保持する同期パターンレジスタ１と、
不一致ビット数のしきい値を保持するしきい値レジスタ
４とをそれぞれ設け、不一致ビット数算出回路３、検出
判定回路５は、それぞれ、固定値の代わりにこれらのレ
ジスタの内容と比較する。

【００１３】

【作用】受信されたシリアルデータのビット列は直並列
変換レジスタ２に順次シフトインされる。そのたびに不
一致ビット数算出回路３は、あらかじめ定めた同期パタ
ーンまたは同期パターンレジスタ１の内容と、双方のレ
ジスタのビット位置対応で比較し不一致のビットの数を
算出する。その算出した不一致ビットの数とあらかじめ
定めたしきい値またはしきい値レジスタ４の内容とを比
較して、不一致ビットの数が少ない場合にキャラクタ同
期パターンを検出したものと判断する。このように構成
することにより、キャラクタ同期のビット列のなかで多
少の伝送エラーが発生しても同期をとることができる。
データ部分についてはエラー訂正符号を用いることによ
り訂正できるので、伝送効率を高くすることができる。
なお、間違った同期検出をする場合があり得るが、デー
タのエラーチェックにより検出できる。その場合は従来
と同様に再送処理を行えばよい。

【００１４】

【実施例】図１は本発明の一実施例のキャラクタ同期検
出回路の構成図である。以下、図面を参照して本発明の
実施例を説明する。

【００１５】直並列変換レジスタ２は、シリアル入力・
並列出力のシフトレジスタであり、受信したビット列を
直列に順次入力し、並列データとして出力する。具体的
なシリアルデータのフォーマットの例は図２（２）に示
した通りである。ただし、最後のチェックキャラクタは
エラー訂正符号である。直並列変換レジスタ２は、１６
ビット構成であり、その内容がS00-S15 で示される。

【００１６】同期パターンレジスタ１は比較用の同期ビ
ット列を格納したレジスタであり、同じく１６ビットで
構成してあり、その内容がC00-C15 で示される。具体的
な同期パターンの例は図２（２）に示した通りである。

【００１７】不一致ビット数算出回路３は、直並列変換
レジスタ２と同期パターンレジスタ１との内容をビット
対応で比較するＥＯＲ回路31と、それらの出力を加算す
る加算器32，33，34よりなる。加算器の構成は本例に限
らず任意でよい。

【００１８】しきい値レジスタ４はキャラクタ同期検出
の判定条件を格納するレジスタであり、実際にセットで
きるのは２ビット程度あればよく、上位ビットは常に
‘０’である。

【００１９】キャラクタ同期検出回路は、直並列変換レ
ジスタ２と同期パターンレジスタ１との内容を受信デー
タの１ビット毎に判定して、同期確立条件を検出する。
不一致ビット数算出回路３は、１ビット受信毎に直並列
変換レジスタ２と同期パターンレジスタ１との不一致の
ビット数を算出する。最終段の加算器34からは両者の不
一致のビット数が出力される。その値とあらかじめしき
い値レジスタ４に設定された値とを検出判定回路５で比
較する。不一致のビット数がしきい値レジスタ４の値以
下の小さな値を示したとき、同期検出条件が成立したと
して制御フラグ（図示してない）をセットする。その後
（制御フラグがセットされた後）の受信データは一定の
ビット数（キャラクタ：文字）単位で区切り、並列レジ
スタ６に転送する。これが文字組み立てである。

【００２０】受信装置は、並列レジスタ６の内容を順次
メモリ等へ格納し、あらかじめ定められた長さ、または
データ中において示された長さに達するか、もしくは終
了文字を検出すると、一連の受信動作が終了点に到達し
たと判断し、エラー処理等の受信データの処理や応答送
信に入る。その後、必要があれば再度受信動作に入り、
同様にビット同期とキャラクタ同期から始まる処理を行
う。

【００２１】受信装置としては、システムの必要に応じ
てそこで使用される同期ビット列を同期パターンレジス
タ１に設定するとともに、エラー処理を通じて判断した
伝送路の状態に応じて最も効率が良いと考えられる値を
しきい値レジスタ４に設定することができる。例えば、
しきい値レジスタ４に値「２」を設定すれば、受信した
同期パターンに２ビットまでのエラーが発生しても同期
をとることができる。値「０」を設定すれば、完全一致
を示し、従来と同じになる。ある値を設定してしばらく
通信した後、伝送誤りの発生頻度を計算し、それに基づ
いてしきい値レジスタ４に設定する値を変更することが
可能である。

【００２２】しきい値レジスタ４への値の設定の他の方
法として、キャリア信号の強さの平均値を得る手段を設
け、それにより得た値を伝送路の状態を表す（強ければ
誤りは少なく、弱ければ誤りが多い）ものとして、適当
なしきい値に変換して設定することでもよい。

【００２３】もし、同期ビット列が固定的であるなら
ば、同期パターンレジスタ１をもたずに固定パターンを
発生する回路を使用することができる。また、しきい値
も固定値として（例えば値「１」）、しきい値レジスタ
４を省くことも可能である。

【００２４】

【発明の効果】以上説明したように、本発明によればキ
ャラクタ同期のビット列のなかで伝送エラーが発生して
も同期をとることができる。データ部分についてはエラ
ー訂正符号を用いることにより訂正できるので、伝送効
率を高くすることができる。

【図面の簡単な説明】

【図１】 実施例の構成図

【図２】 データ送受信システムの説明図

【図３】 従来のキャラクタ同期検出回路の例

【符号の説明】

１ 同期パターンレジスタ ２ 直並列変換レジスタ ３ 不一致ビット数算出回路 31 ＥＯＲ回路 32 ４入力加算器 33，34 ２入力加算器 ４ しきい値レジスタ ５ 検出判定回路 ６ 並列レジスタ ７ 一致検出回路 71 ＥＯＲ回路 72，73 論理和回路 74 否定回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 原 隆則 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 シリアルデータのキャラクタ同期パター
   ンを検出する同期検出回路であって、 シリアルデータを入力として並列データに変換する直並
   列変換レジスタと、 直並列変換レジスタの内容とあらかじめ定めた同期パタ
   ーンとをビット対応で比較し、一致しないビットの数を
   算出する不一致ビット数算出回路と、 不一致ビット数算出回路の出力とあらかじめ定めたしき
   い値との大小を判断する検出判定回路とを備えることを
   特徴とするキャラクタ同期検出回路。
2. 【請求項２】 請求項１に記載のキャラクタ同期検出回
   路において、 キャラクタ同期パターンを保持する同期パターンレジス
   タを備え、 不一致ビット数算出回路は、直並列変換レジスタの内容
   と同期パターンレジスタの内容とをビット対応で比較
   し、一致しないビットの数を算出することを特徴とする
   キャラクタ同期検出回路。
3. 【請求項３】 請求項１または請求項２に記載のキャラ
   クタ同期検出回路において、 不一致ビット数のしきい値を保持するしきい値レジスタ
   をそなえ、 検出判定回路は、不一致ビット数算出回路の出力としき
   い値レジスタの内容との大小を比較することを特徴とす
   るキャラクタ同期検出回路。