JP2555213B2 - 送信情報に挿入されたワードのコード化に応答する受信端部の同期回路を具備した時分割多重通信システム - Google Patents
送信情報に挿入されたワードのコード化に応答する受信端部の同期回路を具備した時分割多重通信システムInfo
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- JP2555213B2 JP2555213B2 JP2177622A JP17762290A JP2555213B2 JP 2555213 B2 JP2555213 B2 JP 2555213B2 JP 2177622 A JP2177622 A JP 2177622A JP 17762290 A JP17762290 A JP 17762290A JP 2555213 B2 JP2555213 B2 JP 2555213B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- Error Detection And Correction (AREA)
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- Stereo-Broadcasting Methods (AREA)
- Near-Field Transmission Systems (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Mobile Radio Communication Systems (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、送信されるべきビートシーケンス中に直線
ブロックコードにおいてコード化されたｎビットワード
を規則的に挿入する送信装置と、ｎの連続したビートの
グループがブロックコードでコード化されるかどうかに
関してそれらを検査することにより受信されたビットシ
ーケンスにおいてｎビットワードを探す受信端部に検査
装置とを含む時分割多重通信システムに関する。このよ
うなシステムはドイツ国特許DA−A1 37 35 377に記載さ
れている。
ブロックコードにおいてコード化されたｎビットワード
を規則的に挿入する送信装置と、ｎの連続したビートの
グループがブロックコードでコード化されるかどうかに
関してそれらを検査することにより受信されたビットシ
ーケンスにおいてｎビットワードを探す受信端部に検査
装置とを含む時分割多重通信システムに関する。このよ
うなシステムはドイツ国特許DA−A1 37 35 377に記載さ
れている。
［従来技術］ このシステムにおいて、いわゆるコードワードはここ
では“ヘッダ”と呼ばれる情報から得られ、これは論理
チャンネル数を含み、情報に後続して送信される。一般
的に、情報はコードワードを形成するために線形ブロッ
クコードでコード化され、そのコードワードのビット数
は情報ビットの数ｋに附加ビットの数を加えたものであ
る。すなわち、 ｎビットコードワード＝ｋビット情報＋（ｎ−ｋ）附
加ビットである。ｋビット情報および付加ビットからな
るコードワード中のビットの数は以下ｎで示す。従来技
術のシステムにおいて、このようなコードワードは一定
の時間間隔で、すなわちいわゆる各パケットの始めに送
信端部でビットシーケンス中に挿入される。受信端部に
おいて、従来技術のシステムは受信されたビットシーケ
ンスにおいてｎビットコードを探す検査装置を含む。そ
れは受信されたビットシーケンスからｋビットのシーケ
ンスを選択し、このｋビットシーケンスおよび後続して
受信されたｎ−ｋビット（ｎ−ｋは送信端部で情報Ｋに
付加されたビットの数である）の両者がブロックコード
でコード化されたコードワードを表わすかどうかを検査
することによって行われる。検査装置が検査されたビッ
トシーケンスがブロックコードでコード化されないこと
を決定した場合、現在のパケットでのコードワードの探
索を停止して次のパケットにおいてそれを再開し、それ
からパケットの開始と呼ばれるビットシーケンスを選択
して前に検査されたパケットで選択されたビットシーケ
ンスよりも１ビット遅れて始まる。
では“ヘッダ”と呼ばれる情報から得られ、これは論理
チャンネル数を含み、情報に後続して送信される。一般
的に、情報はコードワードを形成するために線形ブロッ
クコードでコード化され、そのコードワードのビット数
は情報ビットの数ｋに附加ビットの数を加えたものであ
る。すなわち、 ｎビットコードワード＝ｋビット情報＋（ｎ−ｋ）附
加ビットである。ｋビット情報および付加ビットからな
るコードワード中のビットの数は以下ｎで示す。従来技
術のシステムにおいて、このようなコードワードは一定
の時間間隔で、すなわちいわゆる各パケットの始めに送
信端部でビットシーケンス中に挿入される。受信端部に
おいて、従来技術のシステムは受信されたビットシーケ
ンスにおいてｎビットコードを探す検査装置を含む。そ
れは受信されたビットシーケンスからｋビットのシーケ
ンスを選択し、このｋビットシーケンスおよび後続して
受信されたｎ−ｋビット（ｎ−ｋは送信端部で情報Ｋに
付加されたビットの数である）の両者がブロックコード
でコード化されたコードワードを表わすかどうかを検査
することによって行われる。検査装置が検査されたビッ
トシーケンスがブロックコードでコード化されないこと
を決定した場合、現在のパケットでのコードワードの探
索を停止して次のパケットにおいてそれを再開し、それ
からパケットの開始と呼ばれるビットシーケンスを選択
して前に検査されたパケットで選択されたビットシーケ
ンスよりも１ビット遅れて始まる。
［発明の解決すべき課題］ これは、探されたｎビットワードが任意のパケット中
で発見されるまで著しい時間が費やされることを意味す
る。したがって、これは受信機の送信機との同期のため
に長時間必要であるという欠点を有し、それ故著しい情
報損失を引起こす。
で発見されるまで著しい時間が費やされることを意味す
る。したがって、これは受信機の送信機との同期のため
に長時間必要であるという欠点を有し、それ故著しい情
報損失を引起こす。
したがって、本発明の目的は受信端部での同期装置が
ｎビットワードを迅速に発見する上記種類の時分割多重
通信システムを提供することである。
ｎビットワードを迅速に発見する上記種類の時分割多重
通信システムを提供することである。
［課題解決のための手段］ 本発明は、送信されるべきビートシーケンス中に直線
ブロックコードでコード化されたｎビットワードを規則
的に挿入する送信装置と、受信端部に配置され、ｎ個の
連続したビットのグループを検査してそのｎ個の連続し
たビットのグループがブロックコードでコード化されて
いるかものであるか否かを決定することによって受信さ
れたビットシーケンスから前記ｎビットワードを捜索す
る検査装置とを有している時分割多重通信システムにお
いて、検査装置は、受信されたビットシーケンスの各ビ
ットについてそのビットで始まる連続したｎ個のビット
がブロックコードでコード化されたものであるか否かを
検査する手段を備えていることを特徴とし、検査によっ
て１つのビットで始まる連続したｎビットがブロックコ
ードでコード化されていない場合にはその次のビットで
始まるｎビットのビートグループを同様に検査し、検査
しているｎビットのビートグループがブロックコードで
あることが検出されるまで順次後続して受信された各ビ
ットについてそれで始まる連続したｎビットのビートグ
ループについてブロックコードでコード化されているも
のであるか否かを検査するごとく構成されている。
ブロックコードでコード化されたｎビットワードを規則
的に挿入する送信装置と、受信端部に配置され、ｎ個の
連続したビットのグループを検査してそのｎ個の連続し
たビットのグループがブロックコードでコード化されて
いるかものであるか否かを決定することによって受信さ
れたビットシーケンスから前記ｎビットワードを捜索す
る検査装置とを有している時分割多重通信システムにお
いて、検査装置は、受信されたビットシーケンスの各ビ
ットについてそのビットで始まる連続したｎ個のビット
がブロックコードでコード化されたものであるか否かを
検査する手段を備えていることを特徴とし、検査によっ
て１つのビットで始まる連続したｎビットがブロックコ
ードでコード化されていない場合にはその次のビットで
始まるｎビットのビートグループを同様に検査し、検査
しているｎビットのビートグループがブロックコードで
あることが検出されるまで順次後続して受信された各ビ
ットについてそれで始まる連続したｎビットのビートグ
ループについてブロックコードでコード化されているも
のであるか否かを検査するごとく構成されている。
ブロックコードでコード化されたｎビットワードを迅
速に発見することを可能にする他に、本発明は受信され
たビットシーケンスのビット率より高い処理クロック周
波数を必要とする検査回路の部分はないという利点を有
する。したがって、検査装置はCMOS技術で構成されるこ
とができ、それ故150Mビット／秒の高いビット率でも低
コストで実現されることができる。高いクロック周波数
で動作する任意の回路は例えばECLのような高価な技術
でしか実現されることができない。
速に発見することを可能にする他に、本発明は受信され
たビットシーケンスのビット率より高い処理クロック周
波数を必要とする検査回路の部分はないという利点を有
する。したがって、検査装置はCMOS技術で構成されるこ
とができ、それ故150Mビット／秒の高いビット率でも低
コストで実現されることができる。高いクロック周波数
で動作する任意の回路は例えばECLのような高価な技術
でしか実現されることができない。
添付された図面を参照して本発明を説明する前に、ど
の種類の数学的検査がビットグループが直線ブロックコ
ードでコード化されるかどうかを決定するために使用さ
れるかを簡単に示す。このようなブロックコードは一般
に（ｎ−ｋ）ブロックコードと呼ばれ、ここでｎは１ブ
ロック当りのビットと合計数であり、ｋは１ブロック当
りの情報ビット数である。
の種類の数学的検査がビットグループが直線ブロックコ
ードでコード化されるかどうかを決定するために使用さ
れるかを簡単に示す。このようなブロックコードは一般
に（ｎ−ｋ）ブロックコードと呼ばれ、ここでｎは１ブ
ロック当りのビットと合計数であり、ｋは１ブロック当
りの情報ビット数である。
本発明（特許請求の範囲の請求項２）によると、直線
ブロックコードでコード化されるかどうかに関するｎビ
ットのビットグループの検査は、使用される直線ブロッ
クコードのパリティ検査マトリクスに基づいてシンドロ
ームを計算することによって行われる。これは、従来技
術の検査装置とは異なるものである。良く知られている
ように、以下Ｓとするシンドロームはディメンションｎ
−ｋのベクトルであり、受信されたブロック（以下Ｘと
する）によりパリティ検査マトリクスＨの転置を乗算す
ることによって計算される。さらに、W.W.ピータースン
氏による文献（“Erorr−Correcting Codes",Massachus
etts Institute of Technology and John Wiley ＆
Sons,Inc.,New York,London,1961年,30乃至36頁）に
詳細が示されている。
ブロックコードでコード化されるかどうかに関するｎビ
ットのビットグループの検査は、使用される直線ブロッ
クコードのパリティ検査マトリクスに基づいてシンドロ
ームを計算することによって行われる。これは、従来技
術の検査装置とは異なるものである。良く知られている
ように、以下Ｓとするシンドロームはディメンションｎ
−ｋのベクトルであり、受信されたブロック（以下Ｘと
する）によりパリティ検査マトリクスＨの転置を乗算す
ることによって計算される。さらに、W.W.ピータースン
氏による文献（“Erorr−Correcting Codes",Massachus
etts Institute of Technology and John Wiley ＆
Sons,Inc.,New York,London,1961年,30乃至36頁）に
詳細が示されている。
シンドロームのｉ番目の要素は、ｉ番目の行hiおよび
受信されたブロックＸのスカラー積としてｎビットクロ
ックおよびパリティ検査マトリクスの転置から計算され
なければならない。すなわち、 si＝hix＝hi1x1＋hi2x2＋hi3x3＋...hinxn ベクトルＳのこれらの要素は、連続的に受信されたビ
ットの任意の１つにより始まる各ｎビットのビットグル
ープに対して、すなわちビットシーケンスの第１のビッ
トおよび次のｎ−１ビットに対して、受信されたビット
シーケンスの第２のビットおよび次のｎ−１ビットに対
しては１ビット期間的に遅いように本発明による検査回
路によって計算される。
受信されたブロックＸのスカラー積としてｎビットクロ
ックおよびパリティ検査マトリクスの転置から計算され
なければならない。すなわち、 si＝hix＝hi1x1＋hi2x2＋hi3x3＋...hinxn ベクトルＳのこれらの要素は、連続的に受信されたビ
ットの任意の１つにより始まる各ｎビットのビットグル
ープに対して、すなわちビットシーケンスの第１のビッ
トおよび次のｎ−１ビットに対して、受信されたビット
シーケンスの第２のビットおよび次のｎ−１ビットに対
しては１ビット期間的に遅いように本発明による検査回
路によって計算される。
シンドローム計算は一般にエラー検出に使用される。
所定のデータワードは、例えばDE−A1 37 07 143のよう
にそれがコードエラーを含んでいるかどうかを試験され
る。その場合、シンドローム計算は高いビット率で送信
されたビットシーケンスがブロックコードでコード化さ
れたワードをどの点に含むかを発見するために使用され
ない。公報に記載された回路網の実現はまた部分的シン
ドロームが蓄積されるメモリを使用するため、またこの
よような回路網はメモリアクセス時間およびメモリに続
く排他的オアゲートによりこの適用に長い過ぎる処理時
間を必要とするためにこの適用に不適である。
所定のデータワードは、例えばDE−A1 37 07 143のよう
にそれがコードエラーを含んでいるかどうかを試験され
る。その場合、シンドローム計算は高いビット率で送信
されたビットシーケンスがブロックコードでコード化さ
れたワードをどの点に含むかを発見するために使用され
ない。公報に記載された回路網の実現はまた部分的シン
ドロームが蓄積されるメモリを使用するため、またこの
よような回路網はメモリアクセス時間およびメモリに続
く排他的オアゲートによりこの適用に長い過ぎる処理時
間を必要とするためにこの適用に不適である。
以下、添付図面によりシンドロームの計算および検査
は、受信されたビットシーケンスのビットで始まる各ｎ
ビットのビットグループに対してどのように行われるか
を説明する。
は、受信されたビットシーケンスのビットで始まる各ｎ
ビットのビットグループに対してどのように行われるか
を説明する。
［実施例］ 第１図に示された検査装置において、発見されるべき
コードワードがｎビットを含む場合、受信されたビット
シーケンスはｎ−１の長さを有するシフトレジスタR1、
すなわちｎ−１の直列接続されたフリップフロップの直
列入力に供給される。このようなシフトレジスタは、ビ
ットシーケンスのｎの連続的に受信されたビットが別の
処理に対して並列に利用可能にするようにｎ−２の並列
出力を有する。任意の限定された時点におけるシフトレ
ジスタSR1の出力に現れるビットがXjで示されるなら
ば、ビットXjで開始するｎビットのビットグループの後
続するビットはXj+1乃至Xj+n-2で表されてシフトレジス
タSR1の並列出力に同時に現れ、シフトレジスタSR1の入
力ではシフトレジスタSR1の入力に現れるビットをX
j+n-1で表す。シフトレジスタは周波数が受信されたビ
ット周波数に等しいクロック信号Ｃによって制御されて
いるため、ビットXj+1により始まるｎビットワードは次
のビット期間における別の処理に対して利用可能にされ
る。
コードワードがｎビットを含む場合、受信されたビット
シーケンスはｎ−１の長さを有するシフトレジスタR1、
すなわちｎ−１の直列接続されたフリップフロップの直
列入力に供給される。このようなシフトレジスタは、ビ
ットシーケンスのｎの連続的に受信されたビットが別の
処理に対して並列に利用可能にするようにｎ−２の並列
出力を有する。任意の限定された時点におけるシフトレ
ジスタSR1の出力に現れるビットがXjで示されるなら
ば、ビットXjで開始するｎビットのビットグループの後
続するビットはXj+1乃至Xj+n-2で表されてシフトレジス
タSR1の並列出力に同時に現れ、シフトレジスタSR1の入
力ではシフトレジスタSR1の入力に現れるビットをX
j+n-1で表す。シフトレジスタは周波数が受信されたビ
ット周波数に等しいクロック信号Ｃによって制御されて
いるため、ビットXj+1により始まるｎビットワードは次
のビット期間における別の処理に対して利用可能にされ
る。
受信されたビットシーケンスの任意のビット期間にお
ける連続するｎビットが別の処理に利用可能にするため
にｎビットのビットグループの各ビットはバスｎを構成
しているｎ本の導体にそれぞれ並列に供給され、そのう
ちの選択された導体が図示されていない接続線によって
シンドローム要素の計算を行う各回路網N1乃至Nn-kの入
力に接続されている。上記のように計算されるべき各シ
ンドローム要素Siに対してそれぞれ１個の回路網が設け
られており、したがってｎ−ｋ個のシンドローム要素を
計算するために全体でｎ−ｋ個の回路網が存在する。本
発明で前記のようにｋビットの情報が付加ビットを加え
てｎビットとされているｎ−ｋブロックコードであるた
めにｎ−ｋのシンドローム要素の計算を行う必要があ
る。
ける連続するｎビットが別の処理に利用可能にするため
にｎビットのビットグループの各ビットはバスｎを構成
しているｎ本の導体にそれぞれ並列に供給され、そのう
ちの選択された導体が図示されていない接続線によって
シンドローム要素の計算を行う各回路網N1乃至Nn-kの入
力に接続されている。上記のように計算されるべき各シ
ンドローム要素Siに対してそれぞれ１個の回路網が設け
られており、したがってｎ−ｋ個のシンドローム要素を
計算するために全体でｎ−ｋ個の回路網が存在する。本
発明で前記のようにｋビットの情報が付加ビットを加え
てｎビットとされているｎ−ｋブロックコードであるた
めにｎ−ｋのシンドローム要素の計算を行う必要があ
る。
シンドローム要素の計算を行う各回路網N1乃至Nn-kは
前記の式 Si＝hi1x1＋hi2x2＋hi3x3……hinxn によってシンドローム要素Siを入力されたビットx1,x2,
……xnを使用して計算する。
前記の式 Si＝hi1x1＋hi2x2＋hi3x3……hinxn によってシンドローム要素Siを入力されたビットx1,x2,
……xnを使用して計算する。
検査されるべきｎビット中で上記の係数hijがゼロで
ないビットだけがその回路網Niに供給される。例えば、
上記の式において例えばシンドローム要素Siを計算する
回路網Niにおいて係数値hi2およびhi3がゼロであれば、
ｎビットのビットグループの第１、第４および後続する
ビットが入力され、一方ｎビットのビットグループの第
２および第３の位置に現れるビットはそれらがどの２進
値を表しても省かれることを意味する。したがって、パ
リティ検査マトリクスに基づき、検査されるべきｎビッ
トのビットグループのｎビットの特有の選択されたもの
は、シンドロームの各要素に対してｎ−ｋ個の回路網N1
乃至Nn-kのそれぞれに入れられる。回路網は、第２図に
より以下説明されるようにいくつかの段階でSiに対して
上記の式によりシンドロームのそれらの要素を計算し、
出力においてシンドロームのそれらの要素Siを同時に出
力し、それらはS1乃至Sn-kで示される。
ないビットだけがその回路網Niに供給される。例えば、
上記の式において例えばシンドローム要素Siを計算する
回路網Niにおいて係数値hi2およびhi3がゼロであれば、
ｎビットのビットグループの第１、第４および後続する
ビットが入力され、一方ｎビットのビットグループの第
２および第３の位置に現れるビットはそれらがどの２進
値を表しても省かれることを意味する。したがって、パ
リティ検査マトリクスに基づき、検査されるべきｎビッ
トのビットグループのｎビットの特有の選択されたもの
は、シンドロームの各要素に対してｎ−ｋ個の回路網N1
乃至Nn-kのそれぞれに入れられる。回路網は、第２図に
より以下説明されるようにいくつかの段階でSiに対して
上記の式によりシンドロームのそれらの要素を計算し、
出力においてシンドロームのそれらの要素Siを同時に出
力し、それらはS1乃至Sn-kで示される。
パリティ検査マトリクスのhi1は値０または１だけを
有し、また上記の式で与えられる加算はモジュロー２の
加算であるため、実行されるべき計算は入力ビットを複
数回排他的オア処理することからなり、良く知られてい
るようにシンドローム要素として奇数個の１がある場合
に１を、また偶数個の１の場合には０を生成する。
有し、また上記の式で与えられる加算はモジュロー２の
加算であるため、実行されるべき計算は入力ビットを複
数回排他的オア処理することからなり、良く知られてい
るようにシンドローム要素として奇数個の１がある場合
に１を、また偶数個の１の場合には０を生成する。
回路網の１つの入力ビットの排他的オア処理は複数段
階で実行されるものであり、受信されたビットシーケン
スのビット率Ｃで発生する。所定数のビット期間の後、
ｎビットのビットグループに対して検査されるシンドロ
ームは回路網の出力に現れる。そのビットは論理回路LS
を通過し、これはシンドロームがゼロ（全要素）ならば
出力信号を生成し、したがってｎビットコードワードの
検出を示す。
階で実行されるものであり、受信されたビットシーケン
スのビット率Ｃで発生する。所定数のビット期間の後、
ｎビットのビットグループに対して検査されるシンドロ
ームは回路網の出力に現れる。そのビットは論理回路LS
を通過し、これはシンドロームがゼロ（全要素）ならば
出力信号を生成し、したがってｎビットコードワードの
検出を示す。
シフトレジスタSR1の出力からビットシーケンスはシ
フトレジスタSR2の直列入力に供給され、シフトレジス
タSR2もビットシーケンスのビット率で動作され、回路
網NiがビットXjで始まるｎビットのビットグループに対
してシンドロームを計算するまでビットシーケンスを遅
延する。したがって、ビットグループの第１のビット
は、論理回路LSがこのビットグループがコードワードか
どうかをその出力で示したときにSR2の出力に現れる。
論理回路LSは顕著な遅延を導入しない。遅延が非常に長
くなければならない場合には、対応的にシフトレジスタ
SR2を長くすることによって補償されてもよい。
フトレジスタSR2の直列入力に供給され、シフトレジス
タSR2もビットシーケンスのビット率で動作され、回路
網NiがビットXjで始まるｎビットのビットグループに対
してシンドロームを計算するまでビットシーケンスを遅
延する。したがって、ビットグループの第１のビット
は、論理回路LSがこのビットグループがコードワードか
どうかをその出力で示したときにSR2の出力に現れる。
論理回路LSは顕著な遅延を導入しない。遅延が非常に長
くなければならない場合には、対応的にシフトレジスタ
SR2を長くすることによって補償されてもよい。
以上記載された検査装置の利点は、それが遅延するこ
となく受信されたビットシーケンスをビットごとに検査
し、ビット周波数より高い処理クロック周波数を必要と
しないことである。
となく受信されたビットシーケンスをビットごとに検査
し、ビット周波数より高い処理クロック周波数を必要と
しないことである。
第２図により第１図の回路網Niの１実施例を説明す
る。第２図は、ビットXjで始まるビットグループから要
素Si（ｊ）を計算する回路網Niを示す。ビットXjで始ま
る検査されるべきｎビットのビットグループのｎビット
のうちの９個はシンドロームの要素Si（ｊ）を計算する
ために使用されなければならない。（別のビットに対し
て、関連したhi1はゼロではない）。計算のために使用
されるビットはＸ（ｊ−i0）乃至Ｘ（ｊ−i8）により回
路網Niの並列入力で示される。
る。第２図は、ビットXjで始まるビットグループから要
素Si（ｊ）を計算する回路網Niを示す。ビットXjで始ま
る検査されるべきｎビットのビットグループのｎビット
のうちの９個はシンドロームの要素Si（ｊ）を計算する
ために使用されなければならない。（別のビットに対し
て、関連したhi1はゼロではない）。計算のために使用
されるビットはＸ（ｊ−i0）乃至Ｘ（ｊ−i8）により回
路網Niの並列入力で示される。
第２図では入力されるビットは９個の例が示されてい
る。最初の段階ST1では入力されたビットはそれぞれの
係数と乗算され、２つづつの４組が加算機能を有するタ
イプE1の要素で加算され、９番目の要素は１つであるか
ら加算は行われず、加算と同じ時間、すなわち１クロッ
ク期間の遅延を与える遅延素子で構成されたタイプE2の
要素で遅延される。第２の段階ST2ではこのようにして
加算された４つの和と加算されない第９の要素が同様に
２つづつ組合わせてタイプE1の要素で加算され、残りの
１つ（この例では第７番目の要素と第７番目の要素との
和）は１つであるから加算は行われず、遅延素子で構成
されたタイプE2の要素を通過する。このようにして得ら
れた２つの和と１つの加算されない要素が次の段階ST3
に送られ、そこにおいて再びその２個が加算され、残り
の要素と共に最後の段階ST4に送られそこにおいて加算
される。それによって供給された９個のビットのそれぞ
れと各係数の積の和が段階ST4の出力から得られる。
る。最初の段階ST1では入力されたビットはそれぞれの
係数と乗算され、２つづつの４組が加算機能を有するタ
イプE1の要素で加算され、９番目の要素は１つであるか
ら加算は行われず、加算と同じ時間、すなわち１クロッ
ク期間の遅延を与える遅延素子で構成されたタイプE2の
要素で遅延される。第２の段階ST2ではこのようにして
加算された４つの和と加算されない第９の要素が同様に
２つづつ組合わせてタイプE1の要素で加算され、残りの
１つ（この例では第７番目の要素と第７番目の要素との
和）は１つであるから加算は行われず、遅延素子で構成
されたタイプE2の要素を通過する。このようにして得ら
れた２つの和と１つの加算されない要素が次の段階ST3
に送られ、そこにおいて再びその２個が加算され、残り
の要素と共に最後の段階ST4に送られそこにおいて加算
される。それによって供給された９個のビットのそれぞ
れと各係数の積の和が段階ST4の出力から得られる。
タイプE1およびタイプE2の要素の機能は第３図および
第４図にそれぞれ示されている。要素E1は、入力ｘおよ
びｙに供給された２つの入力ビットの排他的オアを形成
する、すなわちモジュロ２でそれらを加算する排他的オ
アゲートA1、および次のクロックパルスの受信まで結果
を蓄積する後続するＤフリップフロップD1を含む。Ｄフ
リップフロップは、第１図および第２図に示されたビッ
ト率クロックＣによって制御される。要素E2は、次のク
ロックパルスの受信までＤフリップフロップD2における
その入力Ｘで供給される単一のビットを蓄積するように
機能する。それはまたクロックＣによって制御される。
第４図にそれぞれ示されている。要素E1は、入力ｘおよ
びｙに供給された２つの入力ビットの排他的オアを形成
する、すなわちモジュロ２でそれらを加算する排他的オ
アゲートA1、および次のクロックパルスの受信まで結果
を蓄積する後続するＤフリップフロップD1を含む。Ｄフ
リップフロップは、第１図および第２図に示されたビッ
ト率クロックＣによって制御される。要素E2は、次のク
ロックパルスの受信までＤフリップフロップD2における
その入力Ｘで供給される単一のビットを蓄積するように
機能する。それはまたクロックＣによって制御される。
回路網Niの入力ビットが対に結合された後、その結果
および残りの入力ビットは第１のクロック期間に回路網
Niの第１の段階ST1に一時的に蓄積され、第１の段階ST1
の一時的に蓄積された結果および一時的に蓄積された残
りのビットは、次のクロックパルスの受信時に第２の段
階ST2において対応した方法で処理される。入力ビット
は要素E1によって再び対に結合され、残りのビットは要
素E2に蓄積される。次のクロックパルスの受信の際に段
階ST2の結果は段階ST3において対応した方法で処理さ
れ、別のクロックパルスの受信時に最後の段階ST4は段
階ST3の結果から要素E1において結果的ビット、すなわ
ちシンドロームの要素Si（ｊ）を計算する。示された例
では、９個の入力および４つの段階が必要であり、ｎビ
ットのビットグループの第１のビットXjの後の４ビット
期間が第１図のシフトレジスタSR1の出力に現れたこの
ビットで始まり、回路網Niはこのビットグループのシン
ドロームの要素Si（ｊ）を計算する。
および残りの入力ビットは第１のクロック期間に回路網
Niの第１の段階ST1に一時的に蓄積され、第１の段階ST1
の一時的に蓄積された結果および一時的に蓄積された残
りのビットは、次のクロックパルスの受信時に第２の段
階ST2において対応した方法で処理される。入力ビット
は要素E1によって再び対に結合され、残りのビットは要
素E2に蓄積される。次のクロックパルスの受信の際に段
階ST2の結果は段階ST3において対応した方法で処理さ
れ、別のクロックパルスの受信時に最後の段階ST4は段
階ST3の結果から要素E1において結果的ビット、すなわ
ちシンドロームの要素Si（ｊ）を計算する。示された例
では、９個の入力および４つの段階が必要であり、ｎビ
ットのビットグループの第１のビットXjの後の４ビット
期間が第１図のシフトレジスタSR1の出力に現れたこの
ビットで始まり、回路網Niはこのビットグループのシン
ドロームの要素Si（ｊ）を計算する。
回路網N1乃至Nn-kは、結合されるべき個々の数の入力
ビットおよびこのために必要な対応した数Miの段階を有
する。回路網Niの出力に同時に現れるビットXjで始まる
ｎビットのビットグループの全シンドローム要素S
i（ｊ）のために必要な段階数Miが他の回路網で必要と
する段階数の最大値よりも少ないとき、それらの回路網
では１つの段階の計算動作に必要な動作時間に対応する
遅延時間を有する遅延素子を有するタイプE2の要素を有
する付加的な段階を有しており、それによって全ての回
路網はそれらの出力においてにおいてシンドローム要素
Siを同時に出力させることができる。
ビットおよびこのために必要な対応した数Miの段階を有
する。回路網Niの出力に同時に現れるビットXjで始まる
ｎビットのビットグループの全シンドローム要素S
i（ｊ）のために必要な段階数Miが他の回路網で必要と
する段階数の最大値よりも少ないとき、それらの回路網
では１つの段階の計算動作に必要な動作時間に対応する
遅延時間を有する遅延素子を有するタイプE2の要素を有
する付加的な段階を有しており、それによって全ての回
路網はそれらの出力においてにおいてシンドローム要素
Siを同時に出力させることができる。
この瞬間は、Xjが第１図のシフトレジスタSR1の出力
に現れる瞬間よりＭビット期間遅く、ここでＭは回路網
Niのいずれかで必要とされる段階の最大数である。した
がって、第１図と関連した上記のシフトレジスタSR2の
遅延はＭビット期間である。したがって、シフトレジス
タSR2は特定のビットグループがコードワードであるか
否かを決定するまでビットシーケンスを遅延する。
に現れる瞬間よりＭビット期間遅く、ここでＭは回路網
Niのいずれかで必要とされる段階の最大数である。した
がって、第１図と関連した上記のシフトレジスタSR2の
遅延はＭビット期間である。したがって、シフトレジス
タSR2は特定のビットグループがコードワードであるか
否かを決定するまでビットシーケンスを遅延する。
シフトレジスタSR1の代りに、任意のその他のメモリ
回路が検査されるべきｎビットのビットグループを利用
可能にするために使用されることができることが加えら
れるべきである。これはまた１つのｎビットのビットグ
ループとして連続的に受信されたビットを同時に出力す
ることができるように、受信されたビットシーケンスの
ビットが直列ではなく蓄積されるメモリであってもよ
い。
回路が検査されるべきｎビットのビットグループを利用
可能にするために使用されることができることが加えら
れるべきである。これはまた１つのｎビットのビットグ
ループとして連続的に受信されたビットを同時に出力す
ることができるように、受信されたビットシーケンスの
ビットが直列ではなく蓄積されるメモリであってもよ
い。
回路網を最適化するために、回路網Niは一方の回路網
から他方に中間結果を移動させることができるように相
互接続されてもよく、したがって必要な回路網の素子量
を減少する。
から他方に中間結果を移動させることができるように相
互接続されてもよく、したがって必要な回路網の素子量
を減少する。
第１図は、本発明によるシステムの受信端部における検
査装置のブロック図である。 第２図は第１図の回路網N1乃至Nn-kの１つの１実施例を
示す。 第３図は第２図の要素E1の１つの論理回路を示す。 第４図は第２図の要素E2の１つの論理回路を示す。
査装置のブロック図である。 第２図は第１図の回路網N1乃至Nn-kの１つの１実施例を
示す。 第３図は第２図の要素E1の１つの論理回路を示す。 第４図は第２図の要素E2の１つの論理回路を示す。
Claims (8)
- 【請求項１】送信されるべきビートシーケンス中に直線
ブロックコードでコード化されたｎビットワードを規則
的に挿入する送信装置と、受信端部に配置され、ｎ個の
連続したビットのグループを検査してそのｎ個の連続し
たビットのグループがブロックコードでコード化されて
いるかものであるか否かを決定することによって受信さ
れたビットシーケンスから前記ｎビットワードを捜索す
る検査装置とを有している時分割多重通信システムにお
いて、 検査装置は、受信されたビットシーケンスの各ビットに
ついてそのビットで始まる連続したｎ個のビットがブロ
ックコードでコード化されたものであるか否かを検査す
る手段を具備していることを特徴とする時分割多重通信
システム。 - 【請求項２】検査装置は使用される直線ブロックコード
のパリティ検査マトリクスに基づいて順次入力される各
ビットでそれぞれ始まるｎビットのビットグループに対
してシンドロームを計算し、シンドロームがゼロから
ば、ｎビットワードの１つの存在を示す信号を供給する
ことを特徴とする請求項１記載のシステム。 - 【請求項３】検査装置は、シンドロームの各要素に対し
てそれぞれ設けられた複数の検査されるべきｎビットの
ビットグループからシンドロームの１つの要素を計算す
るシンドローム要素計算用の回路網と、 シンドロームの計算された要素からシンドロームがゼロ
かどうかを決定する論理回路と、 ｎビットのビットグループの検査が終了するまで受信さ
れたビットシーケンスを遅延する遅延回路とを含むこと
を特徴とする請求項２記載のシステム。 - 【請求項４】検査装置は、受信されたビットシーケンス
のビット速度と同じクロック速度で動作されることを特
徴とする請求項３記載のシステム。 - 【請求項５】検査装置において、検査されるべきｎビッ
トのビットグループはシンドローム要素計算用の各回路
網中に並列に供給され、各回路網はパリティ検査マトリ
クスにしたがってその入力ビットを排他的にオア処理す
ることによって複数の連続した段階でシンドロームの要
素を計算することを特徴とする請求項４記載のシステ
ム。 - 【請求項６】受信されたビットシーケンスは、ビットク
ロックの各パルスでシンドローム要素計算用の回路網に
ｎビットのビットグループを供給する（ｎ−１）ビット
のシフトレジスタを通過することを特徴とする請求項５
記載のシステム。 - 【請求項７】シンドローム要素計算用の各回路網は、そ
の回路網において使用されるべき関連したパリティ検査
マトリクス要素がゼロでないｎビットのビットグループ
のビットだけを供給されることを特徴とする請求項６記
載のシステム。 - 【請求項８】シンドローム要素計算用の各回路網におい
てその必要とされる段階の数が最大である回路網に対し
て、それより必要な段階の数が少ない回路網は、全ての
回路網がそれらの出力でシンドロームの要素を同時に供
給するように最大数より少ない数の段階の数に対応した
遅延を行う遅延要素で構成された付加的な段階を有して
いることを特徴とする請求項７記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3922486A DE3922486A1 (de) | 1989-07-08 | 1989-07-08 | Zeitmultiplex-nachrichtenuebertragungssystem mit einer auf die codierung von in die uebertragene nachricht eingefuegten woertern ansprechenden empfangsseitigen synchronisierschaltung |
| DE3922486.4 | 1989-07-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03139033A JPH03139033A (ja) | 1991-06-13 |
| JP2555213B2 true JP2555213B2 (ja) | 1996-11-20 |
Family
ID=6384556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2177622A Expired - Lifetime JP2555213B2 (ja) | 1989-07-08 | 1990-07-06 | 送信情報に挿入されたワードのコード化に応答する受信端部の同期回路を具備した時分割多重通信システム |
Country Status (10)
| Country | Link |
|---|---|
| EP (1) | EP0407903B1 (ja) |
| JP (1) | JP2555213B2 (ja) |
| KR (1) | KR0162647B1 (ja) |
| AT (1) | ATE134465T1 (ja) |
| AU (1) | AU633109B2 (ja) |
| CA (1) | CA2020343C (ja) |
| DE (2) | DE3922486A1 (ja) |
| DK (1) | DK0407903T3 (ja) |
| ES (1) | ES2086333T3 (ja) |
| HU (1) | HU208772B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5632727A (en) * | 1988-10-03 | 1997-05-27 | Atrix Laboratories, Inc. | Biodegradable film dressing and method for its formation |
| US5267249A (en) * | 1991-05-09 | 1993-11-30 | Codex Corporation | Device and method for asynchronous cyclic redundancy checking for digital receivers |
| DE19736434C3 (de) | 1997-08-21 | 2002-08-22 | Nokia Mobile Phones Ltd | Verfahren und Vorrichtungen zur Erkennung der Position von in einem seriellen Datenempfangsstrom liegenden Datenpaketen |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3678469A (en) * | 1970-12-01 | 1972-07-18 | Ibm | Universal cyclic division circuit |
| IT1006135B (it) * | 1973-12-27 | 1976-09-30 | Sits Soc It Telecom Siemens | Disposizioni circuitale per la cor rezione dell errore di scorrimento nei sistemi di trasmissione dati utilizzanti codici ciclici |
| JPS51113506A (en) * | 1975-03-31 | 1976-10-06 | Hitachi Ltd | Synchronizing equipment for digital code transmission |
| US4755993A (en) * | 1986-07-16 | 1988-07-05 | Northern Telecom Limited | Transmission system using forward error correction |
| US4847877A (en) * | 1986-11-28 | 1989-07-11 | International Business Machines Corporation | Method and apparatus for detecting a predetermined bit pattern within a serial bit stream |
| DE3707143A1 (de) * | 1987-03-06 | 1988-09-15 | Blaupunkt Werke Gmbh | Geraet zum empfang von daten |
| DE3735377A1 (de) * | 1987-10-19 | 1989-04-27 | Siemens Ag | Verfahren zur synchronisation eines zeitmultiplexsystems fuer eine uebertragung von paketen einheitlicher laenge |
-
1989
- 1989-07-08 DE DE3922486A patent/DE3922486A1/de not_active Withdrawn
-
1990
- 1990-06-29 AU AU58011/90A patent/AU633109B2/en not_active Ceased
- 1990-07-03 HU HU904068A patent/HU208772B/hu not_active IP Right Cessation
- 1990-07-03 CA CA002020343A patent/CA2020343C/en not_active Expired - Fee Related
- 1990-07-06 JP JP2177622A patent/JP2555213B2/ja not_active Expired - Lifetime
- 1990-07-06 ES ES90112908T patent/ES2086333T3/es not_active Expired - Lifetime
- 1990-07-06 AT AT90112908T patent/ATE134465T1/de not_active IP Right Cessation
- 1990-07-06 DK DK90112908.0T patent/DK0407903T3/da active
- 1990-07-06 DE DE59010143T patent/DE59010143D1/de not_active Expired - Lifetime
- 1990-07-06 EP EP90112908A patent/EP0407903B1/de not_active Expired - Lifetime
- 1990-07-07 KR KR1019900010262A patent/KR0162647B1/ko not_active IP Right Cessation
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|---|---|
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| AU5801190A (en) | 1991-01-10 |
| JPH03139033A (ja) | 1991-06-13 |
| AU633109B2 (en) | 1993-01-21 |
| HU208772B (en) | 1993-12-28 |
| DK0407903T3 (da) | 1996-06-10 |
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| HU904068D0 (en) | 1990-12-28 |
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| EP0407903A3 (en) | 1992-12-02 |
| CA2020343A1 (en) | 1991-01-09 |
| DE59010143D1 (de) | 1996-03-28 |
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| ES2086333T3 (es) | 1996-07-01 |
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| KR0162647B1 (ko) | 1998-12-01 |
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