JPH03139033A - 送信情報に挿入されたワードのコード化に応答する受信端部の同期回路を具備した時分割多重通信システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、送信されるべきビートシーケンス中に直線ブ
ロックコードにおいてコード化されたｎビットワードを
規則的に挿入する送信装置と、ｎの連続したビートのグ
ループがブロックコードでコード化されるかどうかに関
してそれらを検査することにより受信されたビットシー
ケンスにおいてｎビットワードを探す受信端部に検査装
置とを含む時分割多重通信システムに関する。このよう
なシステムはドイツ国特許Ｄ＾−Ａｔ　３７３５３７７
に記載されている。

［従来技術］ このシステムにおいて、いわゆるコートワードはここで
は“ヘッダ″と呼ばれる情報から得られ、これは論理チ
ャンネル数を含み、情報に後続して送信される。−膜技
術に関して、情報はビットの数が付加されたビットの数
（ここでは“コードワードＣＷ″と呼ぶ）だけ増加さら
れた情報のビット数に等しいコードワードを形成するよ
うに直線ブロックコードでコード化される。ｋビット情
報および付加ビットからなるコードワード中のビットの
数は以下ｎで示す。従来技術のシステムにおいて、この
ようなコードワードは一定の時間間隔で、すなわちいわ
ゆる各パケットの始めに送信端部でビットシーケンス中
に挿入される。受信端部において、従来技術のシステム
は受信されたビットシーケンスにおいてｎビットコード
を探す検査装置を含む。それは受信されたビットシーケ
ンスからにビットのシーケンスを選択し、このにビット
シーケンスおよび後続して受信されたｎ−にビット（ｎ
−には送信端部で情報Ｋに付加されたビットの数である
）の両者がブロックコードでコード化されたコードワー
ドを表わすかどうかを検査することによって行われる。

検査装置が検査されたビットン−ケンスがブロックコー
ドでコード化されないことを決定した場合、現在のパケ
ットでのコードワードの探索を停止して次のパケットに
おいてそれを再開し、それからパケットの開始と呼ばれ
るビットシーケンスを選択して前に検査されたパケット
で選択されたビットシーケンスよりも１ビツト遅れて始
まる。

［発明の解決すべき課題］ これは、探されたｎビットワードが任意のパケット中で
発見されるまで著しい時間が費やされることを意味する
。したがって、これは受信機の送信機との同期のために
長時間必要であるという欠点を有し、それ故著しい情報
損失を引起こす。

したがって、本発明の目的は受信端部での同期装置がｎ
ビットワードを迅速に発見する上記種類の時分割多重通
信システムを提供することである。

〔課題解決のための手段〕

この目的は、検査装置が受信されたビットシーケンスの
連続したビットの任意の１っで始まるｎビットのビート
グループを全て連続的に検査するシステムによって達成
される。さらに、本発明の特徴は特許請求の範囲の請求
項２乃至８に限定されている。

ブロックコードでコード化されたｎビットワードを迅速
に発見することを可能にする他に、本発明は受信された
ビットシーケンスのビット率より高い処理クロック周波
数を必要とする検査回路の部分はないという利点を有す
る。したがって、検査装置はＣＭＯ５技術で構成される
ことができ、それ故１５０Ｍビット／秒の高いビット率
でも低コストで実現されることかできる。高いクロック
周波数で動作する任意の回路は例えばＥＣＬのような高
価な技術でしか実現されることができない。

添付された図面を参照して本発明を説明する前に、どの
種類の数学的検査がビットグループが直線ブロックコー
ドでコード化されるかどうかを決定するために使用され
るかを簡単に示す。このようなブロックコードは一般に
（ｎ−ｋ）ブロックコードと呼ばれ、ここで口は１ブロ
ック当りのビットの合計数であり、ｋは１ブロック当り
の情報ビット数である。

本発明（特許請求の範囲の請求項２）によると、直線ブ
ロックコードでコード化されるかどうかに関するｎビッ
トのビットグループの検査は、使用される直線ブロック
コードのパリティ検査マトリクスに基づいてシンドロー
ムを計算することによって行われる。これは、従来技術
の検査装置とは異なるものである。良く知られているよ
うに、以下Ｓとするシンドロームはディメンションｎ　
＝にのベクトルであり、受信されたブロック（以下Ｘと
する）によりパリティ検査マトリクスＨの転置を乗算す
ることによって計算される。さらに、Ｗ。

Ｗ、ビータースン氏による文献（”　Ｅ　ｒｏｒｒ　−
Ｃｏｒｒｅｃｔｉｎｇ　Ｃｏｄｅｓ　　、　Ｍ　ａｓｓ
ａｃｈｕｓｅｔｔｓ　　Ｉ　ｎ５ｔｉｔｕｔｅｏｆ　　
Ｔｅｃｈｎｏｌｏｇｙ　ａｎｄ　Ｊｏｈｎ　Ｗｉｌｅｙ
　　＆　　５ｏｎｓ　。

Ｉ　ｎｃ、　　、　　Ｎｅｗ　　Ｙｏｒｋ　、　　Ｌｏ
ｎｃｌｏｎ　、　　１９６１年、３０乃至３Ｂ頁）に詳
細が示されている。

シンドロームのｉ番目の要素は、ｉ番目の行りおよび受
信されたブロックＸのスカラー積としてｎビットクロツ
タおよびパリティ検査マトリクスの転置から計算されな
ければならない。すなわベクトルＳのこれらの要素は、
連続的に受信されたビットの任意の１つにより始まる各
ｎビットのビットグループに対して、すなわちビットシ
ーケンスの第１のビットおよび次のｎ−１ビツトに対し
て、受信されたビットシーケンスの第２のビットおよび
次のｎ−１ビツトに対しては１ビツト期間的に遅いよう
に本発明による検査回路によって計算される。

シンドローム計算は一般にエラー検出に使用される。所
定のデータワードは、例えばＤＥ−Ａｌ　３７０７１４
３のようにそれがコードエラーを含んでいるかどうかを
試験される。その場合、シンドローム計算は高いビット
率で送信されたビットシーケンスがブロックコードでコ
ード化されたワードをどの点に含むかを発見するために
使用されない。公報に記載された回路網の実現はまた部
分的シンドロームが蓄積されるメモリを使用するため、
またこのよような回路網はメモリアクセス時間およびメ
モリに続く排他的オアゲートによりこの適用に長い過ぎ
る処理時間を必要とするためにこの適用に不適である。

以下、添付図面によりシンドロームの計算および検査は
、受信されたビットシーケンスのビットで始まる各ｎビ
ットのビットグループに対してどのように行われるかを
説明する。

〔実施例〕

第１図に示された検査装置において、発見されるべきコ
ードワードがｎビットを含む場合、受信されたビットシ
ーケンスはｎ−１の長さを有するシフトレジスタＲ１、
すなわちｎ−１の直列接続されたフリップフロップの直
列人力に供給される。

このようなシフトレジスタは、ビットシーケンスのｎの
連続的に受信されたビットが別の処理に対して並列に利
用可能にするようにｎ−２の並列出力を有する。任意の
限定された時点におけるシフトレジスタＳＲＩの出力に
現れるビットがＸＩで示されるならば、ビットＸ、で開
始するｎビットのビットグループの後続するビットはＸ
　、＋、乃至Ｘｌ＋ｆｌ−２で表されてシフトレジスタ
ＳＲＩの並列出力に同時に現れ、シフトレジスタＳＲＩ
の入力ではシフトレジスタＳＲＩの入力に現れるビット
をＸ、□−１で表す。シフトレジスタは周波数が受信さ
れたビット周波数に等しいクロック信号Ｃによって制御
されているため、ビットＸ、＋１により始まるｎビット
ワードは次のビット期間における別の処理に対して利用
可能にされる。

受信されたビットシーケンスの任意のビット期間におけ
る別の処理に対して利用可能にされたｎビットのビット
グループはｎで示されたバスに並列に供給され、そのう
ち選択された導体が並列に配置され動作される回路網Ｎ
１乃至Ｎ　ｎ−にの入力に接続されている。上記のよう
に計算されるべき各シンドローム要素ＳＩに対して、１
つの回路網すなわちｎ−にの回路網が存在する。これは
シンドロームが上記のようにｎ−にの要素を有するため
である。

検査されるべきｎビットのビットグループのｎビット中
の、関連した値り、がゼロでない（ＳＩに対する上記の
式）ビットだけが回路網Ｎ、中に入れられる。Ｓ、に対
する上記の式において、これは例えばシンドロームの要
素ＳＩを計算する回路網Ｎ、において値ｈ１２およびｈ
ｌ、がゼロならば、ｎビットのビットグループの第１１
第４および後続するビットが入力され、一方ｎビットの
ビットグループの第２および第３の位置に現れるビット
はそれらがどの２進値を表しても省かれることを意味す
る。したがって、パリティ検査マトリクスに基づき、検
査されるべきｎビットのビットグループのｎビットの特
有の選択されたものは、シンドロームの各要素に対して
ｎ−に個の回路網Ｎ。

乃至Ｎ　ｎ−にのそれぞれに入れられる。回路網は、第
２図により以下説明されるようにいくつかの段階で８１
に対して上記の式によりシンドロームのそれらの要素を
計算し、出力においてシンドロームのそれらの要素Ｓ、
を同時に出力し、それらはＳｌ乃至ＳＲ−にで示される
。

パリティ検査マトリクスのｈ　＋＋は値０または１だけ
を有し、また上記の式で与えられる加算はモジュロ−２
の加算であるため、実行されるべき＝Ｕ算は入力ビット
を複数回排他的オア処理することからなり、良く知られ
ているようにシンドローム要素として奇数個の１がある
場合に１を、また偶数個の１の場合にはＯを生成する。

回路網の１つの入力ビットの排他的オア処理は複数段階
で実行されるものであり、受信されたビットシーケンス
のビット率Ｃで発生する。所定数のビット期間の後、ｎ
ビットのビットグループに対して検査されるシンドロー
ムは回路網の出力に現れる。そのビットは論理回路ＬＳ
を通過し、これはシンドロームがゼロ（全要素）ならば
出力信号を生成し、したがってｎビットコードワードの
検出を示す。

シフトレジスタＳＲＩの出力からビットシーケンスはシ
フトレジスタＳＲ２の直列入力に供給され、シフトレジ
スタＳＲ２もビットシーケンスのビット率で動作され、
回路網Ｎ１がビットＸ、で始まるｎビットのビットグル
ープに対してシンドロームを計算するまでビットシーケ
ンスを遅延する。したがって、ビットグループの第１の
ビットは、論理回路ＬＳがこのビットグループがコード
ワードかどうかをその出力で示したときにＳＲ２の出力
に現れる。論理回路ＬＳは顕著な遅延を導入しない。遅
延が非常に長くなければならない場合には、対応的にシ
フトレジスタＳＲ２を長くすることによって補償されて
もよい。

以上記載された検査装置の利点は、それが遅延すること
なく受信されたビットシーケンスをビットｔとに検査し
、ビット周波数より高い処理クロック周波数を必要とし
ないことである。

第２図により第１図の回路網Ｎ１の１実施例を説明する
。第２図は、ビットＸｊで始まるビットグループから要
素Ｓ＋　　（ｊ）を計算する回路網Ｎを示す。ビットＸ
、で始まる検査されるべきｎビットのビットグループの
ｎビットのうちの９個はシンドロームの要素Ｓｌ　　（
Ｊ）を計算するために使用されなければならない。（別
のビットに対して、関連したｈｌはゼロではない）。計
算のために使用されるビットはＸ（ｊ　　ｔｏ）乃至Ｘ
（ｊ　　ｉｓ）により回路網Ｎ１の並列入力で示される
。

回路網Ｎｉの段階ＳＴ、において、モジュロ−２の加算
によって合計されるべき入力ビットは結合されて任意の
対になり、各ビットは１対だけで発生することが許可さ
れる。したがって、図示はされた実施例ではビット数が
奇数であるため、４つの対ができ、１つのビットが残る
。ビットの各対は第１のクロック期間において第１のタ
イプＥ１の回路網要素の１つにおいてモジュロ２を加算
され、次のクロック期間まで蓄積される。残りのビット
は、次のクロック期間まで第２のタイプＥ２の回路網要
素に蓄積される。

タイプＥ１およびタイプＥ２の要素の機能は第３図およ
び第４図にそれぞれ示されている。要素Ｅ１は、入力Ｘ
およびｙに供給された２つの入力ビットの排他的オアを
形成する、すなわちモジュロ２でそれらを加算する排他
的オアゲートＡ１、および次のクロックパルスの受信ま
で結果を蓄積する後続するＤフリップフロップＤ１を含
む。Ｄフリップフロップは、第１図および第２図に示さ
れたビット率クロックＣによって制御される。要素Ｅ２
は、次のクロックパルスの受信までＤフリップフロップ
Ｄ２におけるその人力Ｘで供給される単一のビットを蓄
積するように機能する。それはまたクロックＣによって
制御される。

回路網Ｎ、の入力ビツトが対に結合された後、その結果
および残りの入力ビットは第１のクロック期間に回路網
Ｎ（の第１の段階Ｓ　Ｔ　１に一時的に蓄積され、第１
の段階ＳＴ、の一時的に蓄積された結果および一時的に
蓄積された残りのビットは、次のクロックパルスの受信
時に第２の段階ＳＴ２において対応した方法で処理され
る。入力ビットは要素Ｅ１によって再び対に結合され、
残りのビットは要素Ｅ２に蓄積される。次のクロックパ
ルスの受信の際に段階ＳＴ２の結果は段階ＳＴ、におい
て対応した方法で処理され、別のタロツクパルスの受信
時に最後の段階ＳＴ４は段階ＳＴ、の結果から要素Ｅ１
において結果的ビット、すなわちシンドロームの要素Ｓ
ｌ　　（Ｊ）を計算する。

示された例では、９個の入力および４つの段階が必要で
あり、ｎビットのビットグループの第１のビットＸ、の
後の４ビット期間が第１図のシフトレジスタＳＲＩの出
力に現れたこのビットで始まり、回路網Ｎ１はこのビッ
トグループのシンドロームの要素Ｓｌ　　（Ｊ）を計算
する。

回路網Ｎ１乃至Ｎ。−には、結合されるべきそれぞれ個
々の数の入力ビットおよびこのために必要な対応した数
Ｍｉの段階を有する。回路網Ｎ、の出力に同時に現れる
ビットグループＸ、で始まるｎビットのビットグループ
のシンドローム５（ｊ）全体のために、必要数の段階Ｍ
、が回路網の任意の１つにおいて発生する最大のＭ、よ
りも小さいこれらの回路網は、タイプＥ２の要素を有す
る付加的な段階を有しているため、全ての回路網はそれ
らの出力におけるシンドロームＳ　（ｊ）の要素Ｓｔ　
　（ｊ）を同時に利用可能にする。

この瞬間は、Ｘ、が第１図のシフトレジスタＳＲ１の出
力に現れる瞬間よりＭビット期間遅く、ここでＭは回路
網Ｎ１のいずれかで必要とされる段階の最大数である。

したがって、第１図と関連した上記のシフトレジスタＳ
Ｒ２の遅延はＭビット期間である。したがって、シフト
レジスタＳＲ２は特定のビットグループがコードワード
であるか否かを決定するまでビットシーケンスを遅延す
る。

シフトレジスタＳＲＩの代りに、任意のその他のメモリ
回路が検査されるべきｎビットのビットグループを利用
可能にするために使用されることができることが加えら
れるべきである。これはまた１つのｎビットのビットグ
ループとして連続的に受信されたビットを同時に出力す
ることができるように、受信されたビットシーケンスの
ビットが直列ではなく蓄積されるメモリであってもよい
。

回路網を最適化するために、回路網Ｎ１は一方の回路網
から他方に中間結果を移動させることができるように相
互接続されてもよく、したがって必要な回路網の素子量
を減少する。

【図面の簡単な説明】

第１図は、本発明によるシステムの受信端部における検
査装置のブロック図である。 第２図は第１図の回路網Ｎ１乃至Ｎ　ｎ−にの１つの１
実施例を示す。 第３図は第２図の要素Ｅ１ の １つの論理回路を 示す。 第４図は第２図の要素Ｅ２ の１つの論理回路を 示す。

Claims (8)

【特許請求の範囲】
1. （１）送信されるべきビートシーケンス中に直線ブロッ
   クコードにおいてコード化されたｎビットワードを規則
   的に挿入する送信装置と、ｎの連続したビートのグルー
   プがブロックコードでコード化されるかどうかに関して
   それらを検査することにより受信されたビットシーケン
   スにおいてｎビットワードを探す受信端部に検査装置と
   を含む時分割多重通信システムにおいて、 検査装置は、受信されたビットシーケンスの連続したビ
   ットの任意の１つで始まるｎビットのビートグループを
   全て連続的に検査することを特徴とするシステム。
2. （２）検査装置は使用される直線ブロックコードのパリ
   テイ検査マトリクスに基づいてｎビットのビットグルー
   プのそれぞれに対してシンドロームを計算し、シンドロ
   ームがゼロならば、ｎビットワードの１つの存在を示す
   信号を供給することを特徴とする請求項１記載のシステ
   ム。
3. （３）検査装置は、検査されるべきｎビットのビットグ
   ループからシンドロームの１つの要素を計算するシンド
   ロームの各要素用の回路網と、シンドロームの計算され
   た要素からシンドロームがゼロかどうかを決定する論理
   回路と、 ｎビットのビットグループの検査が終了するまで受信さ
   れたビットシーケンスを遅延する遅延回路とを含むこと
   を特徴とする請求項２記載のシステム。
4. （４）検査装置内の処理は、受信されたビットシーケン
   スのビット率で行われることを特徴とする請求項３記載
   のシステム。
5. （５）検査装置において、検査されるべきｎビットのビ
   ットグループは各回路網中に並列に供給され、各回路網
   はパリテイ検査マトリクスにしたがってその入力ビット
   を排他的にオア処理することによって複数の連続した段
   階でシンドロームの要素を計算することを特徴とする請
   求項４記載のシステム。
6. （６）受信されたビットシーケンスは、ビットクロック
   の各パルスで回路網にｎビットのビットグループを供給
   する（ｎ−１）ビットのシフトレジスタを通過すること
   を特徴とする請求項５記載のシステム。
7. （７）各回路網は、回路網において使用されるべき関連
   したパリテイ検査マトリクス要素がゼロでないｎビット
   のビットグループのビットだけを供給されることを特徴
   とする請求項６記載のシステム。
8. （８）必要な数の段階が回路網のいくつかで必要とされ
   る最大数の段階より少ない回路網は、全ての回路網がそ
   れらの出力でシンドロームの要素を同時に供給するよう
   に遅延要素を含む付加的な段階を有することを特徴とす
   る請求項７記載のシステム。