JPS6340416A - 巡回２進符号を用いてのデ−タブロツクガ−ド情報の形成による、直列デ−タビツト列伝送におけるデ−タガ−ド方法 - Google Patents
巡回２進符号を用いてのデ−タブロツクガ−ド情報の形成による、直列デ−タビツト列伝送におけるデ−タガ−ド方法Info
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- JPS6340416A JPS6340416A JP62180199A JP18019987A JPS6340416A JP S6340416 A JPS6340416 A JP S6340416A JP 62180199 A JP62180199 A JP 62180199A JP 18019987 A JP18019987 A JP 18019987A JP S6340416 A JPS6340416 A JP S6340416A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、それぞれ１つの、受信側の符号器と送信側の
符号器で巡回２進符号によりデータブロックガード情報
を形成する、直列データビット列の伝送の際のデータガ
ード方法であって、前記符号器においてそれぞれ、２進
符号多項式の項を表わすレジスタと２進符号論理結合素
子を設けて、２進符号ブロックガード情報が、１つのデ
ータブロックのビット列により決められた情報多項式と
、巡回２進符号を表わす、次数Ｇの２進符号多項式との
２進計算およびこの２進計算の際に発生する計算剰余の
形の所定の項とを用いて求められそして送信側において
直列にデータブロックの終りに付加されそして受信側に
おいては、供給されたブロックガード情報に並列に、誤
り検出のために使用されるコンパレータに供給されるよ
うに、したデータガード方法に関する。
符号器で巡回２進符号によりデータブロックガード情報
を形成する、直列データビット列の伝送の際のデータガ
ード方法であって、前記符号器においてそれぞれ、２進
符号多項式の項を表わすレジスタと２進符号論理結合素
子を設けて、２進符号ブロックガード情報が、１つのデ
ータブロックのビット列により決められた情報多項式と
、巡回２進符号を表わす、次数Ｇの２進符号多項式との
２進計算およびこの２進計算の際に発生する計算剰余の
形の所定の項とを用いて求められそして送信側において
直列にデータブロックの終りに付加されそして受信側に
おいては、供給されたブロックガード情報に並列に、誤
り検出のために使用されるコンパレータに供給されるよ
うに、したデータガード方法に関する。
伝送直列データビット列のデータガードは情報技術にお
いては主にブロックガード方法により巡回２進符号を用
いて行なう。ブロックガード方法における、巡回２進符
号の使用は有利には、障害のある伝送路を介しての直列
データビット列伝送における効果的な誤り検出に用いら
れる。１９７６年刊行のＥｌｅｋｔｒｏｎｉｋ誌の５５
頁から５９頁目に、巡回２進符号を用いたこのようなデ
ータガード方法および、回路技術的な実現手段が記載さ
れている。、１つのブロックまだは、所定の数の伝送デ
ータビットに対するデータブロックガード情報は、デー
タビット列を表わす情報多項式を、巡回２進符号を表わ
す生成多項式により除算することにより求められる。
いては主にブロックガード方法により巡回２進符号を用
いて行なう。ブロックガード方法における、巡回２進符
号の使用は有利には、障害のある伝送路を介しての直列
データビット列伝送における効果的な誤り検出に用いら
れる。１９７６年刊行のＥｌｅｋｔｒｏｎｉｋ誌の５５
頁から５９頁目に、巡回２進符号を用いたこのようなデ
ータガード方法および、回路技術的な実現手段が記載さ
れている。、１つのブロックまだは、所定の数の伝送デ
ータビットに対するデータブロックガード情報は、デー
タビット列を表わす情報多項式を、巡回２進符号を表わ
す生成多項式により除算することにより求められる。
その際に得られた剰余値はデータブロックガード情報と
して送信側において直列にデータビット列に伺加され伝
送される。受信側において、供給されたデータビット列
から再び、公知のデータブロックガード方法を用いてブ
ロックガード情報が求められ、送信側において発生され
伝送されるデータブロックガード情報と比較される。デ
ータビット列が誤りなしに伝送された場合にはデータブ
ロックガード情報は相互に一致しまた伝送に誤りのある
場合には比・較結果を用いて誤りの存在が検出され誤り
の形態例えば単−誤り、二重誤り、複合誤り等が推測さ
れる。
して送信側において直列にデータビット列に伺加され伝
送される。受信側において、供給されたデータビット列
から再び、公知のデータブロックガード方法を用いてブ
ロックガード情報が求められ、送信側において発生され
伝送されるデータブロックガード情報と比較される。デ
ータビット列が誤りなしに伝送された場合にはデータブ
ロックガード情報は相互に一致しまた伝送に誤りのある
場合には比・較結果を用いて誤りの存在が検出され誤り
の形態例えば単−誤り、二重誤り、複合誤り等が推測さ
れる。
データブロックガード情報は、複数の縦続して接続され
ているレジスタから成る符号器で発生される。各レジス
タに多項式の次数が上昇順序で２進符号に相応して割当
てられこのようにして各レジスタが２進符号多項式の１
つの項を表わすようにされている。２進符号多項式の項
を表わすレジスタの後にそれぞれ１つの２進除算素子−
回路技術的には排他０１”（回路または半加算器により
実現される−が挿入接続される。
ているレジスタから成る符号器で発生される。各レジス
タに多項式の次数が上昇順序で２進符号に相応して割当
てられこのようにして各レジスタが２進符号多項式の１
つの項を表わすようにされている。２進符号多項式の項
を表わすレジスタの後にそれぞれ１つの２進除算素子−
回路技術的には排他０１”（回路または半加算器により
実現される−が挿入接続される。
論理結合素子の１つの入力側と出力側とがそれぞれ、前
置接続されたレジスタの出力側または、後置接続され、
だレジスタの入力側と接続され４ている。多項式の最高
の次数を有するレジスタの出力側は別の１つの除算素子
の入力側と接続さく１２） れている。この除算素子の第２の入力側に、ガードすべ
きデータビット列が供給される。この除算素子の出力側
はすべての、除算素子のそれぞれ第２の入力側と、多項
式の最低の次数を有するレジスタの入力側とに接続され
ている。レジスタのクロック制御はデータビット列のビ
ットクロック信号により行われる。この方法は有利には
、複数のディスクリートな回路から構成された符号器ま
だは、マスクプログラマブルな集積回路〜いわゆる゛ニ
ーず固有の”′回路に設けられている符号器で実現され
る。より低い伝送速度の場合にはコンピュータ制御符号
器も使用される。通信技術において増加する一方である
、最短時間で伝送すべきデータ量のために伝送速度も常
により高くなることが必要でありそれ故に出力負荷の大
きなディスクリートな回路技術が必要となりまた、マス
クプログラマブルな集積回路の中に設けることと、コン
ピュータ制御符号器の中に実現することとはもはや不可
能である。
置接続されたレジスタの出力側または、後置接続され、
だレジスタの入力側と接続され４ている。多項式の最高
の次数を有するレジスタの出力側は別の１つの除算素子
の入力側と接続さく１２） れている。この除算素子の第２の入力側に、ガードすべ
きデータビット列が供給される。この除算素子の出力側
はすべての、除算素子のそれぞれ第２の入力側と、多項
式の最低の次数を有するレジスタの入力側とに接続され
ている。レジスタのクロック制御はデータビット列のビ
ットクロック信号により行われる。この方法は有利には
、複数のディスクリートな回路から構成された符号器ま
だは、マスクプログラマブルな集積回路〜いわゆる゛ニ
ーず固有の”′回路に設けられている符号器で実現され
る。より低い伝送速度の場合にはコンピュータ制御符号
器も使用される。通信技術において増加する一方である
、最短時間で伝送すべきデータ量のために伝送速度も常
により高くなることが必要でありそれ故に出力負荷の大
きなディスクリートな回路技術が必要となりまた、マス
クプログラマブルな集積回路の中に設けることと、コン
ピュータ制御符号器の中に実現することとはもはや不可
能である。
発明が解決しようとする問題点
本発明の課題は、ディスクリートな回路、の使用の際に
不可避な損失出力を低減しまた、マスクプログラマブル
な集積回路またはコンぎユータ制御符号器において実現
することを可能にする、符号器に対するデータブロック
ガード情報形成方法を提供することにある。
不可避な損失出力を低減しまた、マスクプログラマブル
な集積回路またはコンぎユータ制御符号器において実現
することを可能にする、符号器に対するデータブロック
ガード情報形成方法を提供することにある。
問題を解決するための手段
上記問題は、冒頭に述べた方法から出発して特許請求の
範囲第１項記載の特徴部分に記載の構成により解決され
る。
範囲第１項記載の特徴部分に記載の構成により解決され
る。
発明の効果
本発明の効果は、同一の数学的法則と回路素子を保持尤
なか・ら、ブロックガード情報形成に用いられる処理ク
ロックを、複数のデータビット情報と、最高の次数を有
する、複数の並列レジスタ連鎖接続体に設けられてい、
るレジスタとの並列処理により低減することにある。レ
ジスタ連鎖接続体の数と、個々のレジスタ連鎖接続体へ
のレジスタの割当ておよび、個々のレジスタへの、多項
式の次数の割当とは所望の処理クロック低減度のみによ
り決められる。最大の処理クロック低減度は、特許請求
の範囲第２項記載の構成により、所望の数のレジスタ連
鎖接続体に対して、レジスタ連鎖接続体毎の、縦続接続
レジスタの数が等しくまたレジスタ連鎖接続体の数が２
進符号多項式の次数Ｇの整数部分に相応しまた多項式の
次数が個々に巡回的にレジスタ連鎖体に割当てられる場
合のみに得ることができる。このようなレジスタ連鎖接
続体の配置においてはレジスタ連鎖接続体の数には、直
列に直列−並列変換装置に書、込まれるデータビットの
数ｋに相応する。また、レジスタ連鎖接続体の数には、
最高の次数を有するレジスタ出力側の数と一致し、レジ
スタ連鎖接続体出力側と同一数である。
なか・ら、ブロックガード情報形成に用いられる処理ク
ロックを、複数のデータビット情報と、最高の次数を有
する、複数の並列レジスタ連鎖接続体に設けられてい、
るレジスタとの並列処理により低減することにある。レ
ジスタ連鎖接続体の数と、個々のレジスタ連鎖接続体へ
のレジスタの割当ておよび、個々のレジスタへの、多項
式の次数の割当とは所望の処理クロック低減度のみによ
り決められる。最大の処理クロック低減度は、特許請求
の範囲第２項記載の構成により、所望の数のレジスタ連
鎖接続体に対して、レジスタ連鎖接続体毎の、縦続接続
レジスタの数が等しくまたレジスタ連鎖接続体の数が２
進符号多項式の次数Ｇの整数部分に相応しまた多項式の
次数が個々に巡回的にレジスタ連鎖体に割当てられる場
合のみに得ることができる。このようなレジスタ連鎖接
続体の配置においてはレジスタ連鎖接続体の数には、直
列に直列−並列変換装置に書、込まれるデータビットの
数ｋに相応する。また、レジスタ連鎖接続体の数には、
最高の次数を有するレジスタ出力側の数と一致し、レジ
スタ連鎖接続体出力側と同一数である。
本発明の有利な１つの実施例は、特許請求の範囲第６項
または第４項に記載されでおり、この実施例は特許請求
の範囲第２項記載のレジスタ連鎖接続体を前提としてい
る。レジスタ連鎖接続体へのレジスタの割当てを均一で
なく選、択して例えば、前もって与えられた処理速度を
得ようとする場合には、特許請求の範囲第４項記載の、
論理結合情報形成規則が一般には、１つのレジスタ連鎖
接続体のそれぞれ２つのレジスタの間で成立つがしかし
ながらレジスタ連鎖接続体出力側からの情報の代わりに
最高の、多項式の次数を表わすレジスタの出力側の情報
が使用される。
または第４項に記載されでおり、この実施例は特許請求
の範囲第２項記載のレジスタ連鎖接続体を前提としてい
る。レジスタ連鎖接続体へのレジスタの割当てを均一で
なく選、択して例えば、前もって与えられた処理速度を
得ようとする場合には、特許請求の範囲第４項記載の、
論理結合情報形成規則が一般には、１つのレジスタ連鎖
接続体のそれぞれ２つのレジスタの間で成立つがしかし
ながらレジスタ連鎖接続体出力側からの情報の代わりに
最高の、多項式の次数を表わすレジスタの出力側の情報
が使用される。
特許請求の範囲第６項記載の本発明の別の１つの有利な
実施例においては送信側の符号器に、データビット列の
データビットクロック信号に制御されてレジスタ連鎖接
続体の出力側から情報を巡回的に取出すマルチプレクサ
装置が設すられておシ、このようにしてデータブ・ロッ
クガード情報が？ツ・ト毎にレジスタ連鎖接続体から読
出されマルチプレクサ装置の出力側から直列に取出され
る。このマルチプレクサ装置はデータブロックガード情
報の直列−並列変換の他に、データブロックガード情１
報の種々のピットクロツク信号速度の変換も行なう。
実施例においては送信側の符号器に、データビット列の
データビットクロック信号に制御されてレジスタ連鎖接
続体の出力側から情報を巡回的に取出すマルチプレクサ
装置が設すられておシ、このようにしてデータブ・ロッ
クガード情報が？ツ・ト毎にレジスタ連鎖接続体から読
出されマルチプレクサ装置の出力側から直列に取出され
る。このマルチプレクサ装置はデータブロックガード情
報の直列−並列変換の他に、データブロックガード情１
報の種々のピットクロツク信号速度の変換も行なう。
特許請求の範囲第６項または第７項記載の、２つのデー
タブロックガード情報の比較方法による別の１つの有利
な実施例においては通常は比較結果の品質が異なる。特
許請求の範囲第６項記載の方法においては比較結果は１
つの伝送データビット列の誤りの形態と数に関する詳細
な情報を有するので比較装置において、ブロックガード
情報の詳細な検査のために回路技術］ストが大きい。特
許請求の範囲第７項記載の方法においては、データビッ
ト列が誤りなしにまたは誤りを伴なって伝送されること
のみを表示する情報が形成される。主に伝送誤り発生の
場合にデ−タビット列を繰返し伝送しなければならない
ので伝送誤りの形態および頻度についての詳細な情報は
必要ではない。この実施例が有利な理由は、データブロ
ックガード情報形成に使用される構成素子を、送信側お
よび受信側に形成されたデータブロックガード情報の比
較にも使用することができ、回路技術的に簡単に実現で
きる評価回路を・用いて比較、結果を評価し伝送品質に
関する情報を供給することができることにある。
タブロックガード情報の比較方法による別の１つの有利
な実施例においては通常は比較結果の品質が異なる。特
許請求の範囲第６項記載の方法においては比較結果は１
つの伝送データビット列の誤りの形態と数に関する詳細
な情報を有するので比較装置において、ブロックガード
情報の詳細な検査のために回路技術］ストが大きい。特
許請求の範囲第７項記載の方法においては、データビッ
ト列が誤りなしにまたは誤りを伴なって伝送されること
のみを表示する情報が形成される。主に伝送誤り発生の
場合にデ−タビット列を繰返し伝送しなければならない
ので伝送誤りの形態および頻度についての詳細な情報は
必要ではない。この実施例が有利な理由は、データブロ
ックガード情報形成に使用される構成素子を、送信側お
よび受信側に形成されたデータブロックガード情報の比
較にも使用することができ、回路技術的に簡単に実現で
きる評価回路を・用いて比較、結果を評価し伝送品質に
関する情報を供給することができることにある。
実施例
次に本発明を実施例に基づいて詳しく説明する。
本実施例においては２進符号多項式を使用して、ローカ
ル通信網に対するリング線路アクセス制御装置における
伝送ビット列に対するデータブロックガード情報を形成
する。この２進符号多項式の定義はＡ、ＮＳ■／工ＥＥ
Ｅ８［１２，５−５ｔａｎｄａｒｄに記載されており ０（Ｘ） ＝ Ｘ３２ ＋Ｘ” 十χ２３ ＋ 、Ｘ”
’ ＋ Ｘ１６ ＋ｘ１２十ｘ１１＋ｘ１０＋ｘ”＋ｘ
７＋ｘ５＋ｘ’十χ３ ＋Ｘ＋ １ である。
ル通信網に対するリング線路アクセス制御装置における
伝送ビット列に対するデータブロックガード情報を形成
する。この２進符号多項式の定義はＡ、ＮＳ■／工ＥＥ
Ｅ８［１２，５−５ｔａｎｄａｒｄに記載されており ０（Ｘ） ＝ Ｘ３２ ＋Ｘ” 十χ２３ ＋ 、Ｘ”
’ ＋ Ｘ１６ ＋ｘ１２十ｘ１１＋ｘ１０＋ｘ”＋ｘ
７＋ｘ５＋ｘ’十χ３ ＋Ｘ＋ １ である。
この２進符号多項式の次数は３２であり−１５を
のｎする。各項は係数が１である。必要なレジスタの数
は公知の方法と同様に２進符号多項式の次数に依存し、
したがって本実施例においては６２のレジスタが設けら
れている。また、本実施例においてはデータガード情報
形成装置の処理速度は、ビット列のビットクロック速度
の約−に相当することを前提としている。このま ためにレジスタを、それぞれ同一数のレジスタから成る
ｌη９〜シ処※から敢為２つのレジスタ連鎖接続体に分
割する。
は公知の方法と同様に２進符号多項式の次数に依存し、
したがって本実施例においては６２のレジスタが設けら
れている。また、本実施例においてはデータガード情報
形成装置の処理速度は、ビット列のビットクロック速度
の約−に相当することを前提としている。このま ためにレジスタを、それぞれ同一数のレジスタから成る
ｌη９〜シ処※から敢為２つのレジスタ連鎖接続体に分
割する。
図（おいて、それぞれが１６の直列接続されたレジスタ
Ｒから成るレジスタ連鎖接続体ＲＫ１゜ＲＫ２と、直列
−並列変換装置ＳＰＵと、論理結合情報形成装置ＥＢＶ
と、２つのマルチゾレクサ装置ＭＵ、ＸｉおよびＭＵ
Ｘ ２と、送信および受信側で発生されたデータブロッ
クガード情報を評価する評価装置ＡＥとが示されている
。
Ｒから成るレジスタ連鎖接続体ＲＫ１゜ＲＫ２と、直列
−並列変換装置ＳＰＵと、論理結合情報形成装置ＥＢＶ
と、２つのマルチゾレクサ装置ＭＵ、ＸｉおよびＭＵ
Ｘ ２と、送信および受信側で発生されたデータブロッ
クガード情報を評価する評価装置ＡＥとが示されている
。
レジスタ連鎖接続体ＲＫ１．ＲＫ、２の各レジスタＲは
、２進符号多項式に枦げる、次数の決められた１つの項
に対応する。ただし、各レジスタ連鎖接続体、Ｉ（Ｋ
１． Ｒ，Ｋ ２毎の、多項式の次数はｎ、ｎ＋ｋ、
、ｎ＋２．に、 十、−、十、 ｎ十（（）：に−１
）Ｈ（たたしＬ Ｋ、 ＝ ２ （２つのしく１９） ジスタ連鎖接続体））の順序により決められｎは、各レ
ジスタ連鎖接続体ＲＫ１．．ＲＫ２に割当てられたレジ
スタ連鎖体の番号すなわち１または２である。１つのレ
ジスタＲまたは、レジスタ連鎖接続＄Ｒｘ１．ｎｘ２の
中のこ−のレジスタＲの後の欠けているレジスタが２進
符号多項式の１つの項に対応する場合にはこのレジスタ
の後に１つの論理結合素子■が挿入接続される。これら
の論理結合素子■の入力側はそれぞれ、先行するレジス
タＲの出力側と接峰され、論理結合素子■の出力側は、
後続するレジスタＲの入力側と接続される。すべてのレ
ジスタＲはデータガード情報形成装置ＥＢＶの処理クロ
ック信号ＶＴでクロック制御される。このだめＫｆべて
のレジスタＲのクロック入力側に処理クロック信号ＶＴ
が供給される。処理クロック信号ＶＴはデータビット列
りのデータビットクロック信号ＤＴから、図示されてい
ない装置を使用して導出することもできまだ、同様に図
示されていない別個のクロック装置により発生さく２０
） せることもできる。
、２進符号多項式に枦げる、次数の決められた１つの項
に対応する。ただし、各レジスタ連鎖接続体、Ｉ（Ｋ
１． Ｒ，Ｋ ２毎の、多項式の次数はｎ、ｎ＋ｋ、
、ｎ＋２．に、 十、−、十、 ｎ十（（）：に−１
）Ｈ（たたしＬ Ｋ、 ＝ ２ （２つのしく１９） ジスタ連鎖接続体））の順序により決められｎは、各レ
ジスタ連鎖接続体ＲＫ１．．ＲＫ２に割当てられたレジ
スタ連鎖体の番号すなわち１または２である。１つのレ
ジスタＲまたは、レジスタ連鎖接続＄Ｒｘ１．ｎｘ２の
中のこ−のレジスタＲの後の欠けているレジスタが２進
符号多項式の１つの項に対応する場合にはこのレジスタ
の後に１つの論理結合素子■が挿入接続される。これら
の論理結合素子■の入力側はそれぞれ、先行するレジス
タＲの出力側と接峰され、論理結合素子■の出力側は、
後続するレジスタＲの入力側と接続される。すべてのレ
ジスタＲはデータガード情報形成装置ＥＢＶの処理クロ
ック信号ＶＴでクロック制御される。このだめＫｆべて
のレジスタＲのクロック入力側に処理クロック信号ＶＴ
が供給される。処理クロック信号ＶＴはデータビット列
りのデータビットクロック信号ＤＴから、図示されてい
ない装置を使用して導出することもできまだ、同様に図
示されていない別個のクロック装置により発生さく２０
） せることもできる。
ガードすべきデータビット列りはレジスタＲ８Ｐ２の入
力端に供給されデータビット列のデータビットクロック
信号ＤＴによりクロック制御されてこのレジスタＲ３Ｐ
２および後置レジスタＲ８Ｐｉに書込まれ記憶される。
力端に供給されデータビット列のデータビットクロック
信号ＤＴによりクロック制御されてこのレジスタＲ３Ｐ
２および後置レジスタＲ８Ｐｉに書込まれ記憶される。
２つのレジスタＲ８ＰＩおよびＲ８Ｐ２は直列−並列変
換装置ＳＰＵを構成する。２つのレジスタＲ，Ｓ Ｐ
ｉおよびＴ（ＳＦ３の出力側はそれぞれ、別の２つのレ
ジスタＲ■１およびＲＶ２の入力側と接続されている。
換装置ＳＰＵを構成する。２つのレジスタＲ，Ｓ Ｐ
ｉおよびＴ（ＳＦ３の出力側はそれぞれ、別の２つのレ
ジスタＲ■１およびＲＶ２の入力側と接続されている。
これらの２つのレジスタＲＶ１．Ｔ（Ｖ２により、直列
−並列変換装置ＳＰＵに記憶されたデータピント情報は
処理ビットクロック信号■Ｔによりクロック制御されて
読出され、２つの論理結合素子ＶＬ Ｖ２のそれぞれ
の１つの入力側に供給される。第１の論理結合素子■１
の第′２の入力側はレジスタ連鎖接続体２の出力側Ｒ，
Ｋ Ａ ２と接続され第２の論理結合素子■２の第２の
入力側はレジスタ連鎖接続体ＲＫ１の出力側ＲＫ Ａ１
と接続される。
−並列変換装置ＳＰＵに記憶されたデータピント情報は
処理ビットクロック信号■Ｔによりクロック制御されて
読出され、２つの論理結合素子ＶＬ Ｖ２のそれぞれ
の１つの入力側に供給される。第１の論理結合素子■１
の第′２の入力側はレジスタ連鎖接続体２の出力側Ｒ，
Ｋ Ａ ２と接続され第２の論理結合素子■２の第２の
入力側はレジスタ連鎖接続体ＲＫ１の出力側ＲＫ Ａ１
と接続される。
第１の論理結合素子■１でデータビット列りの、初めに
書込まれたデータビットの情報はレジスタ連鎖接続体Ｒ
Ｋ２の出力側ＲＫＡ２の情報と、２進符号的排他的ＯＲ
演算により結合される。
書込まれたデータビットの情報はレジスタ連鎖接続体Ｒ
Ｋ２の出力側ＲＫＡ２の情報と、２進符号的排他的ＯＲ
演算により結合される。
このようにして求められた最初の論理情報■工１はレジ
スタ連鎖接続体ＲＫ１．ＲＫ２における、先行するレジ
スタＲが２進符号多項式の１つの項に対応する論理素子
■に供給される。第２の論理結合素子■２で同様に、第
１のレジスタＲ３ＰＩに書込まれたデータビットとレジ
スタ連鎖接続体出力側ＲＫＡｉの情報との結合が一しジ
スタ連鎖饗続体ＲＫＡ１は第２の論理結合素子■２の第
２の入力側と接続されている一２進符号排他ＯＲ演算に
より行われこの論理結合情報は、それぞれのレジスタ連
鎖接続体ＲＫ１．ＲＫ２において欠けている素子が２進
符号多項式の、１つの項に対応する論理結合素子■の入
力側に供給される。このようにして求められた論理情報
■■１．ｖ工２は１、双方の論理結合素子Ｖ１．Ｖ’２
のそれぞれの出力側から第６の論理結合素子ｖ３の１つ
の入力側に供給される。第６の論理結合素子■３が有す
る排他的ＯＲ演算により第６の結合情報ＶＩ３が形成さ
れ、この第６の結合情報ＶＩ３は、先行するレジスタＲ
も、それぞれのレジスタ連鎖接続体ＲＫ１．ＲＫ２にお
いて欠けている素子も２進符号多項式の１つの項に対応
する、レジスタ連鎖接続体ＲＫ１．ＲＫ２の論理結合素
子■に供給、される。これらの３つの結合情報Ｖ１１゜
Ｖ工２．ＶＨ２は、対応して設けられている線路を介し
てそれぞれ、３つの２進符号ＡＮＤ回路ＵＳ１．ＵＳ２
．ＵＳ３の１つの入力側に供給される。ＡＮＤ回路ＵＳ
１．ＵＳ２．ＵＳ３のそれぞれの第２の入力側は相互に
接続されまだ論理結合情報を形成する装置ＥＢ■の制御
入力側Ｓｔ１に接続されヤいる。この制御入力側Ｓｔ１
を介して、２進符号情、報を相応に供給して３つの論理
結合情報Ｖ１１．ＶＩ２．Ｖ工３の、ＡＮＤ回路Ｕｓ１
．ＵＳ２．ＵＳ３の出力側または論理結合情報形成装置
ＥＢＶの出力側Ａ、 ＢおよびＣへの供給を遮断する
ことができる。これは例えば、レジスタ連鎖接続体ＲＫ
１゜ＲＫ２からのデータブロックガード情報ＢＳＨの読
出しの間に必要である。。論理結合情報形成装置ＥＢＶ
の出力側Ａは、図示されていない線路を介して２つのレ
ジスタ連鎖接続体ＲＫ１、ＲＫ２の論理結合素子■の、
Ａにより示されているそれぞれ第２の入力側と接続され
ている。
スタ連鎖接続体ＲＫ１．ＲＫ２における、先行するレジ
スタＲが２進符号多項式の１つの項に対応する論理素子
■に供給される。第２の論理結合素子■２で同様に、第
１のレジスタＲ３ＰＩに書込まれたデータビットとレジ
スタ連鎖接続体出力側ＲＫＡｉの情報との結合が一しジ
スタ連鎖饗続体ＲＫＡ１は第２の論理結合素子■２の第
２の入力側と接続されている一２進符号排他ＯＲ演算に
より行われこの論理結合情報は、それぞれのレジスタ連
鎖接続体ＲＫ１．ＲＫ２において欠けている素子が２進
符号多項式の、１つの項に対応する論理結合素子■の入
力側に供給される。このようにして求められた論理情報
■■１．ｖ工２は１、双方の論理結合素子Ｖ１．Ｖ’２
のそれぞれの出力側から第６の論理結合素子ｖ３の１つ
の入力側に供給される。第６の論理結合素子■３が有す
る排他的ＯＲ演算により第６の結合情報ＶＩ３が形成さ
れ、この第６の結合情報ＶＩ３は、先行するレジスタＲ
も、それぞれのレジスタ連鎖接続体ＲＫ１．ＲＫ２にお
いて欠けている素子も２進符号多項式の１つの項に対応
する、レジスタ連鎖接続体ＲＫ１．ＲＫ２の論理結合素
子■に供給、される。これらの３つの結合情報Ｖ１１゜
Ｖ工２．ＶＨ２は、対応して設けられている線路を介し
てそれぞれ、３つの２進符号ＡＮＤ回路ＵＳ１．ＵＳ２
．ＵＳ３の１つの入力側に供給される。ＡＮＤ回路ＵＳ
１．ＵＳ２．ＵＳ３のそれぞれの第２の入力側は相互に
接続されまだ論理結合情報を形成する装置ＥＢ■の制御
入力側Ｓｔ１に接続されヤいる。この制御入力側Ｓｔ１
を介して、２進符号情、報を相応に供給して３つの論理
結合情報Ｖ１１．ＶＩ２．Ｖ工３の、ＡＮＤ回路Ｕｓ１
．ＵＳ２．ＵＳ３の出力側または論理結合情報形成装置
ＥＢＶの出力側Ａ、 ＢおよびＣへの供給を遮断する
ことができる。これは例えば、レジスタ連鎖接続体ＲＫ
１゜ＲＫ２からのデータブロックガード情報ＢＳＨの読
出しの間に必要である。。論理結合情報形成装置ＥＢＶ
の出力側Ａは、図示されていない線路を介して２つのレ
ジスタ連鎖接続体ＲＫ１、ＲＫ２の論理結合素子■の、
Ａにより示されているそれぞれ第２の入力側と接続され
ている。
同様に論理結合情報形成装置ＥＢＶの出力側ＢまたはＣ
はそれぞれＢまだはＣにより示されている、２つのレジ
スタ連鎖接続体ＲＫ１．ＲＫ２の論理素子■の第２入力
端と接続されている。
はそれぞれＢまだはＣにより示されている、２つのレジ
スタ連鎖接続体ＲＫ１．ＲＫ２の論理素子■の第２入力
端と接続されている。
また、レジスタ連鎖接続体ＲＫ１．ＲＫ２の双方の出力
側ＲＫＡＩ、ＲＫＡ２は、第１のマルチプレクス装置Ｍ
ＵＸ１のそれぞれ１つの入力側と接続されているかまた
は２つの２進符号ＮＡＮＤ回路ＮＳ１．ＮＳ２のそれぞ
れ１つの入力側と接続されている。これらのＮＡＮＤ回
路ＮＳ１．ＮＳ２のそれぞれ第２の入力側はＮＯＴ回路
・工Ｓ１の１つの出力側または入力側と接続されている
。２進符号ＮＯＴ回路工Ｓ１の入力側は同時にデータビ
ット列りのデータビットクロック信号ＤＴＫ対する入力
側である。
側ＲＫＡＩ、ＲＫＡ２は、第１のマルチプレクス装置Ｍ
ＵＸ１のそれぞれ１つの入力側と接続されているかまた
は２つの２進符号ＮＡＮＤ回路ＮＳ１．ＮＳ２のそれぞ
れ１つの入力側と接続されている。これらのＮＡＮＤ回
路ＮＳ１．ＮＳ２のそれぞれ第２の入力側はＮＯＴ回路
・工Ｓ１の１つの出力側または入力側と接続されている
。２進符号ＮＯＴ回路工Ｓ１の入力側は同時にデータビ
ット列りのデータビットクロック信号ＤＴＫ対する入力
側である。
ＮＡＮＤ回路ＮＳＩ、ＮＳ２の双方の出力側は、第３の
ＮＡＮＤ回路ＮＳ３のそれぞれ１つの入力側と接続され
ている。これらの３つのＮＡＮＤ回路およびＮＯＴ回路
ＩＳ’ｌは第１のマルチプレクス装置ＭＵＸ １を形成
しこの第１のマルチプレクス装置ＭＵＸ’ｌによりデー
タブロックガード情報ＢＳ工はデータビット列りのデー
タビットクロック信号ＤＴにクロック制御されて巡回的
に双方のレジスタ連鎖接続体ＲＫ１．ＲＫ２から読出さ
れ１マルチプレクス装置ＭＵＸ １の出力側すなわちＮ
ＡＮＤ回路ＮＳ３の出力側は別の１つマルチゾレクス装
置ＭＵＸ’ｌの入力側に供給される。この第２のマルチ
プレクス装置ＭＵＸ２は同様に６つのＮＡＮＤ回路ＮＳ
４゜Ｎ、Ｓ５．ＮＳ６とＮＯＴ、回路ＩＳ２とを有し、
回路構成の点でマルチプレクス装置ＭＵＸ１にしたがっ
て構成されている。このマルチプレクス装置ＭＵＸ２の
第２の入力側に、相応に設けられた線路を経てデータビ
ット列りが供給される。相応する制御情報を、Ｎ０１回
路、Ｉ Ｓ ２と接続されている制御入力側Ｓｔ２に供
給することにより、ガードすべきデータビット列りの供
給終了後に第２のマルチゾレクス装置ＭＵＸ２によりデ
ータブロックガード情報ＢＳ丁はこのマルチプレクス装
置ＭＵＸ２の出力側Ａ２に供給される。これまで説明し
たすべての構成素子および、図示されていない制御装置
は一緒に送信側における符号器を構成する・。この制御
装置の課題は、マルチプレクス装置ＭＵＸｉ、、ＭＵＸ
２および、論理結合情報形成装置ＥＢＶを、所定の数を
有するガードすべきデータビット列りの伝送時の間にデ
ータブロックが一ド情報Ｂ、ＳＩが双方のレジ・スタ連
鎖接続体’Ｒ，，に１．ＲＫ２と論理結合情報形成装置
Ｅ Ｂ Ｖとにより形成され、そしてこのようにして求
められたデータブロックガード情報Ｂ Ｓ Ｉがマルチ
プレクザ装置−ＭＵＸ１、ＭＵＸ２により正確な時間に
データビット列りに付加されるかまたは伝送されるよう
に制御することにある。
ＮＡＮＤ回路ＮＳ３のそれぞれ１つの入力側と接続され
ている。これらの３つのＮＡＮＤ回路およびＮＯＴ回路
ＩＳ’ｌは第１のマルチプレクス装置ＭＵＸ １を形成
しこの第１のマルチプレクス装置ＭＵＸ’ｌによりデー
タブロックガード情報ＢＳ工はデータビット列りのデー
タビットクロック信号ＤＴにクロック制御されて巡回的
に双方のレジスタ連鎖接続体ＲＫ１．ＲＫ２から読出さ
れ１マルチプレクス装置ＭＵＸ １の出力側すなわちＮ
ＡＮＤ回路ＮＳ３の出力側は別の１つマルチゾレクス装
置ＭＵＸ’ｌの入力側に供給される。この第２のマルチ
プレクス装置ＭＵＸ２は同様に６つのＮＡＮＤ回路ＮＳ
４゜Ｎ、Ｓ５．ＮＳ６とＮＯＴ、回路ＩＳ２とを有し、
回路構成の点でマルチプレクス装置ＭＵＸ１にしたがっ
て構成されている。このマルチプレクス装置ＭＵＸ２の
第２の入力側に、相応に設けられた線路を経てデータビ
ット列りが供給される。相応する制御情報を、Ｎ０１回
路、Ｉ Ｓ ２と接続されている制御入力側Ｓｔ２に供
給することにより、ガードすべきデータビット列りの供
給終了後に第２のマルチゾレクス装置ＭＵＸ２によりデ
ータブロックガード情報ＢＳ丁はこのマルチプレクス装
置ＭＵＸ２の出力側Ａ２に供給される。これまで説明し
たすべての構成素子および、図示されていない制御装置
は一緒に送信側における符号器を構成する・。この制御
装置の課題は、マルチプレクス装置ＭＵＸｉ、、ＭＵＸ
２および、論理結合情報形成装置ＥＢＶを、所定の数を
有するガードすべきデータビット列りの伝送時の間にデ
ータブロックが一ド情報Ｂ、ＳＩが双方のレジ・スタ連
鎖接続体’Ｒ，，に１．ＲＫ２と論理結合情報形成装置
Ｅ Ｂ Ｖとにより形成され、そしてこのようにして求
められたデータブロックガード情報Ｂ Ｓ Ｉがマルチ
プレクザ装置−ＭＵＸ１、ＭＵＸ２により正確な時間に
データビット列りに付加されるかまたは伝送されるよう
に制御することにある。
受信側の符号器でデータブロックガード情報Ｂ Ｓ Ｉ
は、送信側の符号器におけるのと同様な方法で求められ
、このだめに双方のレジスタ連鎖接続体ＲＫ１．ＲＫ２
および論理、結合情報形成装置１（ＥＢＶおよび直列−
並列変換装置等の構成素子が−これらは同様に配設され
ている一必要となる。４た、受信側の符号器の課題は、
受信側で形成されたデータブロックガード情報Ｂ Ｓ
Ｉと、送信側で形成され伝送されたデータブロックガー
ド情報ＢＳＩとを比較しそして双方のデータブロックガ
ード情報が異なる場合には、相応する情報を形成するこ
とにあるｂこのために、受信側の符号器で形成され双方
のレジスタ連鎖、接続体Ｒ，に１．ＲＫ２に記憶された
データブロックガード情報ＢＳ工を本発明の方法により
２進で除算する。この２進除算の剰余は、データビット
列りが誤りなく伝送された場合には２進値零を有しした
がって双方のレジスタ連鎖接続体ＲＫ１．ＲＫ２のすべ
てのレジスタＨのすべての出力側から、２進値零を表わ
す情報が取出される。すべてのレジスタの出力側は評価
装置ＡＥの入力端Ｅ Ａ、 １ないしＥＡ３２と接続さ
れている。この評価装置ＡＥで、複数の２進のＡ Ｎ
ＩＤおよびＮ Ａ Ｎ Ｄ同素のカスケード接続により
レジスタＨのすべての出力側］から、２進値零を表わす
情報が取、出されるかどうかを検出する。評価装置ＡＥ
のすべての入力側Ｅ ｋ １ないしＥＡ３２に、２進値
零を表わす情報が供給される場合には出力評価装置ＡＥ
の出力側Ａ、 Ａから、供給されたデータビット列りの
誤りの無い伝送を表わず情報が取出される。双方のデー
タブロックガード情報ＢＳＩの除算から、２、進値零に
等しくない剰余値が得られる場合には評価装置Ａ、 Ｅ
の出力側Ａ、 Ａから、供給されたデータビット列りの
、誤りのある伝送を表わす情報が取出される。双方のデ
ータブロックガード情報Ｂ Ｓ Ｉの比較に関するこの
方法は、僅かな付加回路で実現することができる、何故
ならば双方のデータブロックガード情報Ｂ’ＳＴの比較
はデータブロックガード情報の形成と同様な方法で行々
い引続いて簡単な２進回路を用いて双方のデータブロッ
クガード情報ＢＳ工の除算の剰余の評価を行うからであ
る。１つのデータビット列りの伝送の間の１つまたは複
数の誤りが発生した場合にはこのデータビット列を繰返
し伝送しなげればならないので伝送誤りの形態および頻
度の検査は行う必要がない。勿論、この比較は代わりに
、図示されていない、実質的により複雑な構成の比較装
置で行うこともできる。
は、送信側の符号器におけるのと同様な方法で求められ
、このだめに双方のレジスタ連鎖接続体ＲＫ１．ＲＫ２
および論理、結合情報形成装置１（ＥＢＶおよび直列−
並列変換装置等の構成素子が−これらは同様に配設され
ている一必要となる。４た、受信側の符号器の課題は、
受信側で形成されたデータブロックガード情報Ｂ Ｓ
Ｉと、送信側で形成され伝送されたデータブロックガー
ド情報ＢＳＩとを比較しそして双方のデータブロックガ
ード情報が異なる場合には、相応する情報を形成するこ
とにあるｂこのために、受信側の符号器で形成され双方
のレジスタ連鎖、接続体Ｒ，に１．ＲＫ２に記憶された
データブロックガード情報ＢＳ工を本発明の方法により
２進で除算する。この２進除算の剰余は、データビット
列りが誤りなく伝送された場合には２進値零を有しした
がって双方のレジスタ連鎖接続体ＲＫ１．ＲＫ２のすべ
てのレジスタＨのすべての出力側から、２進値零を表わ
す情報が取出される。すべてのレジスタの出力側は評価
装置ＡＥの入力端Ｅ Ａ、 １ないしＥＡ３２と接続さ
れている。この評価装置ＡＥで、複数の２進のＡ Ｎ
ＩＤおよびＮ Ａ Ｎ Ｄ同素のカスケード接続により
レジスタＨのすべての出力側］から、２進値零を表わす
情報が取、出されるかどうかを検出する。評価装置ＡＥ
のすべての入力側Ｅ ｋ １ないしＥＡ３２に、２進値
零を表わす情報が供給される場合には出力評価装置ＡＥ
の出力側Ａ、 Ａから、供給されたデータビット列りの
誤りの無い伝送を表わず情報が取出される。双方のデー
タブロックガード情報ＢＳＩの除算から、２、進値零に
等しくない剰余値が得られる場合には評価装置Ａ、 Ｅ
の出力側Ａ、 Ａから、供給されたデータビット列りの
、誤りのある伝送を表わす情報が取出される。双方のデ
ータブロックガード情報Ｂ Ｓ Ｉの比較に関するこの
方法は、僅かな付加回路で実現することができる、何故
ならば双方のデータブロックガード情報Ｂ’ＳＴの比較
はデータブロックガード情報の形成と同様な方法で行々
い引続いて簡単な２進回路を用いて双方のデータブロッ
クガード情報ＢＳ工の除算の剰余の評価を行うからであ
る。１つのデータビット列りの伝送の間の１つまたは複
数の誤りが発生した場合にはこのデータビット列を繰返
し伝送しなげればならないので伝送誤りの形態および頻
度の検査は行う必要がない。勿論、この比較は代わりに
、図示されていない、実質的により複雑な構成の比較装
置で行うこともできる。
すべてのレジスタＲを、１つの任意のデータビット列り
に対するデータブロックガード情報ＢＳＩの各形成の前
に所定の動作状態に（レジスタＨのすべての出力側から
、２進値１の状態を表わす情報が取出される）にするた
めに各レジスタＲの前に２進Ｎ Ａ Ｎ Ｄ回路−図示
せず−が設げられる。このＮ Ａ、 Ｎ Ｄ回路の入力
側はそれぞれ、先行するレジスタＲの出力側］捷たは、
先行する論理結合素子■の出力側と接続されている。Ｎ
ＡＮＤ回路の出力側はそれぞれのレジスタＲの入力側°
と接続されている。それぞれすべてのＮＡＮＤ回路の第
２の入力側は相互に接続されまた制御装置と接続されて
いる。２進値１に相応する情報を正確な時間に供給する
ことによりＮＡＮＤ回路の出力側およびレジスタＲの出
力側は別のデータブロックガード情報Ｂ、ＳＩの形成前
に所定の出発状態に切替えられる。すべてのレジスタＲ
はフリツゾフロツプ回路により実現できる。
に対するデータブロックガード情報ＢＳＩの各形成の前
に所定の動作状態に（レジスタＨのすべての出力側から
、２進値１の状態を表わす情報が取出される）にするた
めに各レジスタＲの前に２進Ｎ Ａ Ｎ Ｄ回路−図示
せず−が設げられる。このＮ Ａ、 Ｎ Ｄ回路の入力
側はそれぞれ、先行するレジスタＲの出力側］捷たは、
先行する論理結合素子■の出力側と接続されている。Ｎ
ＡＮＤ回路の出力側はそれぞれのレジスタＲの入力側°
と接続されている。それぞれすべてのＮＡＮＤ回路の第
２の入力側は相互に接続されまた制御装置と接続されて
いる。２進値１に相応する情報を正確な時間に供給する
ことによりＮＡＮＤ回路の出力側およびレジスタＲの出
力側は別のデータブロックガード情報Ｂ、ＳＩの形成前
に所定の出発状態に切替えられる。すべてのレジスタＲ
はフリツゾフロツプ回路により実現できる。
すべての前述の構成素子はディスクリート回路技術によ
ってもマスクプログラマブルな集積回路によってもプロ
グラム制御計算装置によっても実現することができる。
ってもマスクプログラマブルな集積回路によってもプロ
グラム制御計算装置によっても実現することができる。
鴇１図は本発明の方法を実施する何路のブロック回路図
である。 ＡＡ・・・評価装置の出力側１．Ａ、Ｂ、Ｃ・・・出力
側、ＡＥ・・・評価装置、ＢＳ■・・・データブロック
ガード情報、Ｄ・・・データビット列、ＤＴ・・・デー
タビットクロック信号、ＥＢ■・・・論理結合情報形成
装置、Ｉ Ｓ １． 工Ｓ ２−Ｎ Ｏ’ｒ回路、Ｍ
ＵＸ１、Ｍｕ、ｘ２・・・マルチプレクス装置、Ｒ・・
・レジスタ、ＲＫ１、ＲＫ２・・・レジスタ連鎖接続体
、ＲＳ Ｐ １ 、 ＲＳ Ｐ ２ ”’ レジスタ
、ＲＶ１、ＲＶ２・・・レジスタ、ＳＰＵ・・・直列−
並列変換装置、ＳＴＩ、５Ｔ２−・・制御入力側、Ｖｌ
１、ＶＩ２゜ＶＩ３・・・論理結合情報、■・・・ｌ論
理結合素子、■１．■２．■３・・・・論理結合素子、
ｖＴ・・・処理クロック信号、ＮＳ１．ＮＳ２．ＮＳ３
・・・ＮＡＮＤ回路、ＮＳ４．ＮＳ５．ＮＳ６・・・Ｎ
ＡＮＤ回路。
である。 ＡＡ・・・評価装置の出力側１．Ａ、Ｂ、Ｃ・・・出力
側、ＡＥ・・・評価装置、ＢＳ■・・・データブロック
ガード情報、Ｄ・・・データビット列、ＤＴ・・・デー
タビットクロック信号、ＥＢ■・・・論理結合情報形成
装置、Ｉ Ｓ １． 工Ｓ ２−Ｎ Ｏ’ｒ回路、Ｍ
ＵＸ１、Ｍｕ、ｘ２・・・マルチプレクス装置、Ｒ・・
・レジスタ、ＲＫ１、ＲＫ２・・・レジスタ連鎖接続体
、ＲＳ Ｐ １ 、 ＲＳ Ｐ ２ ”’ レジスタ
、ＲＶ１、ＲＶ２・・・レジスタ、ＳＰＵ・・・直列−
並列変換装置、ＳＴＩ、５Ｔ２−・・制御入力側、Ｖｌ
１、ＶＩ２゜ＶＩ３・・・論理結合情報、■・・・ｌ論
理結合素子、■１．■２．■３・・・・論理結合素子、
ｖＴ・・・処理クロック信号、ＮＳ１．ＮＳ２．ＮＳ３
・・・ＮＡＮＤ回路、ＮＳ４．ＮＳ５．ＮＳ６・・・Ｎ
ＡＮＤ回路。
Claims (1)
- 【特許請求の範囲】 １、送信側の符号器と受信器の符号器とにそれぞれ巡回
２進符号を用いてのデータブロツクガード情報形成によ
る、直列データビツト列伝送におけるデータガード方法
であつて、 前記符号器に、２進符号多項式の項を表わすレジスタと
２進論理結合素子とを設けて、 ２進ブロックガード情報を、１つのデータブロツクのビ
ット列により決められた情報多項式と、巡回２進符号を
表わす、次数Ｇの２進符号多項式との２進計算、および
前記２進計算の際に発生する計算剰余の形の、所定の項
とを用い求め、そして送信側において直列にデータブロ
ツクの終りに付加しそして受信側において、供給された
ブロックガード情報に対して並列に、誤り検出のために
使用されるコンパレータに供給する、 巡回２進符号を用いてのデータブロツクガード情報を形
成することによる、直列データビツト列伝送におけるデ
ータガード方法において、 前記レジスタ（Ｒ）をレジスタ連鎖接続体 （ＲＫ）に縦続して設けまた前記レジスタ連鎖接続体の
数には少なくとも、前記データビツト列（Ｄ）のビット
クロックの、前記符号器の処理クロック（ＶＴ）に対す
る比に相当し、 前記レジスタ（Ｒ）を、それらに対応する、多項式の次
数１ないしＧの上昇順序に相応して巡回的にレジスタ連
鎖接続体（ＲＫ）に割当てるかまたは、Ｋ＞２に選択さ
れている場合には個々にまたは少なくとも部分的に群毎
に前記レジスタ連鎖接続体（ＲＫ）に割当て、前記レジ
スタ連鎖接続体の入力側と、前記レジスタ連鎖接続体の
数と個々のまたは群毎の巡回的な、多項式の次数の割当
とに依存する数の、最高の次数を有する前記レジスタ（
Ｒ）のレジスタ出力側とを、論理結合情報形成装置（Ｅ
ＢＵ）に接続し、 １つの項を表わす前記レジスタ（Ｒ）の後または前記レ
ジスタの間に、２進多項式の素子が存在しない場合に少
なくとも１つの項の存在に依存して論理結合素子を挿入
接続し、 同様に前記レジスタ連鎖接続体の数と個々のまたは群毎
の巡回的な、多項式の次数の割当てとに依存する数の、
前記直列データビツト列（Ｄ）のデータビツトを直列に
前記データビツト列（Ｄ）のビットクロック信号速度 （ＤＴ）で直列−並列変換装置（ＳＰＵ）に書込み、 ブロックガード情報形成のために設けられた低減された
処理クロック（ＶＴ）でデータビツトを前記直列−並列
変換装置から読出し、書込まれたデータビツトの数に相
応する数の線路を介して前記論理結合情報形成装置 （ＥＢＶ）に供給し、 前記論理結合情報形成装置（ＥＢＶ）で、それぞれの論
理結合素子（Ｖ）に対する前記論理結合情報（ＶＩ）を
形成しそして、そのために設けられた接続線路を介して
個々の前記論理結合素子（Ｖ）と前記レジスタ連鎖体入
力側に供給し、 前記論理結合情報（ＶＩ）を、前記レジスタ連鎖接続体
の前記レジスタ（Ｒ）において多項式の次数列で存在し
ない、２進符号多項式の項の個所またはその前における
項の数と位置とに依存して２進計算により、最高の、多
項式の次数を有する前記レジスタ（Ｒ）の出力側から取
出され、データビツトを有する情報により前記処理クロ
ック（ＶＴ）の間に形成する ことを特徴とする、巡回２進符号を用いて のデータブロツクガード情報の形成による、直列データ
ビツト列伝送におけるデータガード方法。 ２、レジスタ連鎖接続体（ＲＫ１、ＲＫ２）毎の縦続接
続されたレジスタ（Ｒ）の数を等しく選択しまたレジス
タ連鎖接続体（ＲＫ１、ＲＫ２）の数Ｋが２進符号多項
式の次数Ｇの整数部分に相応し、また多項式の次数を個
々に巡回的にレジスタ連鎖接続体（ＲＫ１、 ＲＫ２）に割当てるようにした特許請求の範囲第１項記
載の巡回的２進符号を用いてのデータブロックガード情
報の形成による、直列データビツト列伝送におけるデー
タガード方法。 ３、同一の数のレジスタ（Ｒ）を有し２進符号多項式の
次数Ｇの整数の部分数に相応する数Ｋのレジスタ連鎖接
続体（ＲＫ１、ＲＫ２）においてレジスタ連鎖接続体毎
の、多項式の次数をｎ、ｎ＋ｋ、ｎ＋２ｋ…＋ｎ＋（Ｇ
／Ｋ−１）Ｋの順序にしたがつて割当てた特許請求の範
囲第１項または第２項記載の２進符号を用いてのデータ
ブロツクガード情報形成による、直列データビツト列伝
送におけるデータガード方法。 ４、ブロックガード情報形成装置（ＥＢＶ）で、それぞ
れ２つのレジスタ（Ｒ）の第１の方に対応する、２進符
号多項式の項において１つの項が存在する場合または１
つのレジスタ連鎖接続体（ＲＫ１、ＲＫ２）のそれぞれ
２つのレジスタ（Ｒ）の間の２進符号多項式の項が２な
いしｋ個存在しない場合に、前記レジスタ連鎖接続体の
先行するレジスタ（Ｒ）の項と次に現れる項との間の、
第１の項と存在しない項との数により決められる個所に
おいて、第１ないし第ｋのうちの第ｍ の可能なデータビツトの情報を、第１ないし第ｋのうち
の第ｍの可能なレジスタ連鎖接続体（ＲＫ１、ＲＫ２）
の出力側情報により２進除算しそして、このようにして
求められた論理結合情報（ＶＩ）をそれぞれ１つの、１
つ項の位置を表わす、論理結合情報形成装置（ＥＢＶ）
の出力側（Ａ、Ｂ、Ｃ）を介して、前記項が現れた後に
それぞれ続く、それぞれのレジスタ連鎖接続体（ＲＫ１
、ＲＫ２）の論理結合素子（Ｖ）に供給し、 第１の２進符号多項式項と、第２ないし第ｋの存在しな
い２進符号多項式項との間にｎ＞２の項が存在する場合
に２つの項の間またはレジスタ連鎖接続体（ＲＫ１、Ｒ
Ｋ２）の２つのレジスタ（Ｒ）の間に初めの２つの相応
に形成された、項毎に論理結合情報（ＶＩ）をそれらの
存在順序にしたがつて２進除算し、この除算結果を、別
の相応して形成された論理情報（ＶＩ）により、別の項
が存在する場合に順次にそれらの存在順序にしたがつて
２進除算し、 このようにして形成された、複数の存在しない中間項に
対する論理結合情報（ＶＩ）をそれぞれ、１つの項の形
を表わす、論理情報形成装置（ＥＢＶ）の１つの出力側
を介して、相応する論理結合素子（Ｖ）に供給する ようにした特許請求の範囲第２項または第３項記載の２
進符号を用いてのデータブロツクガード情報の形成によ
る、直列データビツト列伝送におけるデータガード方法
。 ５、送信側の符号器で、データビツト列（Ｄ）のデータ
ビツトクロツク（ＤＴ）でレジスタ連鎖接続体（ＲＫ１
、ＲＫ２）の出力側から信号を巡回的に取出すマルチプ
レクス装置 （ＭＵＸ１）により除算剰余をレジスタ連鎖接続体（Ｒ
Ｋ１、ＲＫ２）から読出し、そして直列データブロツク
ガード情報（ＢＳＩ）を第２のマルチプレクス装置（Ｍ
ＵＸ２）を用いてデータブロツク情報の終りに付加する
ようにした特許請求の範囲第２項ないし第４項のいずれ
か１項に記載の２進符号を用いてのデータブロックガー
ド情報の形成による、直列データビツト列伝送における
データガード方法。 ６、送信側において形成されて伝送された情報と、受信
側で形成されたデータブロツクガード情報（ＢＳＩ）を
、受信側の符号器でコンパレータに供給して比較し、 誤りのないまたは単一誤りを有するまたは多重誤りを有
するまたは集合した誤りを有する伝送データビツト列を
表わす比較結果から、伝送品質に相応する情報を形成し
前記コンパレータの出力側から取出す ようにした特許請求の範囲第１項ないし第６項のいずれ
か１項に記載の２進符号を用いてのデータブロツクガー
ド情報の形成による、直列データビツト列伝送における
データガード方法。 ７、受信側の符号器で、受信側で形成されレジスタ連鎖
接続体（ＲＫ１、ＲＫ２）に記憶されたデータブロツク
ガード情報（ＢＳＩ）を、送信側で形成され伝送される
データブロツクガード情報（ＢＳＩ）により２進除算し
、 レジスタ出力側（Ｒ１ないしＲ３２）から取出された除
算剰余情報を評価装置（ＡＥ）に供給し、 前記評価装置ですべてのレジスタ（Ｒ１ないしＲ３２）
の出力側の情報を、２進値０を表わす情報の存在に関し
て評価し、 すべてのレジスタ出力側において２進値０の情報が存在
する場合には、誤りのないデータビツト列の伝送を表示
する情報を、レジスタ出力側から異なる２進情報が取出
された場合には、誤りのあるデータビツト列伝送を表わ
す情報を形成し前記評価装置（ＡＥ）の出力側（ＡＡ）
に供給する ようにした特許請求の範囲第１項ないし第６項のいずれ
か１項に記載の２進符号を用いてのデータブロツクガー
ド情報の形成による、直列データビツト列伝送における
データガード方法。 ８、１つの２進除算を表わす論理素子（Ｖ）と２進除算
素子（Ｖ１ないしＶ３）を論理結合情報形成装置（ＥＢ
Ｖ）において２進排他ＯＲ機能により実現するようにし
た特許請求の範囲第２項ないし第７項のいずれか１項に
記載の２進符号を用いてのデータブロツクガード情報の
形成による、直列データビツト列伝送におけるデータガ
ード方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3624599 | 1986-07-21 | ||
| DE3624599.2 | 1986-07-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6340416A true JPS6340416A (ja) | 1988-02-20 |
| JPH043134B2 JPH043134B2 (ja) | 1992-01-22 |
Family
ID=6305629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62180199A Granted JPS6340416A (ja) | 1986-07-21 | 1987-07-21 | 巡回２進符号を用いてのデ−タブロツクガ−ド情報の形成による、直列デ−タビツト列伝送におけるデ−タガ−ド方法 |
Country Status (6)
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|---|---|
| US (1) | US4852097A (ja) |
| EP (1) | EP0254140B1 (ja) |
| JP (1) | JPS6340416A (ja) |
| AT (1) | ATE62777T1 (ja) |
| AU (1) | AU583739B2 (ja) |
| DE (1) | DE3769390D1 (ja) |
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1987
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- 1987-07-08 AT AT87109882T patent/ATE62777T1/de not_active IP Right Cessation
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- 1987-07-21 JP JP62180199A patent/JPS6340416A/ja active Granted
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|---|---|
| JPH043134B2 (ja) | 1992-01-22 |
| AU583739B2 (en) | 1989-05-04 |
| DE3769390D1 (de) | 1991-05-23 |
| US4852097A (en) | 1989-07-25 |
| EP0254140A1 (de) | 1988-01-27 |
| EP0254140B1 (de) | 1991-04-17 |
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| ATE62777T1 (de) | 1991-05-15 |
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