JP3269415B2 - Ｃｒｃ演算回路 - Google Patents
Ｃｒｃ演算回路Info
- Publication number
- JP3269415B2 JP3269415B2 JP00941397A JP941397A JP3269415B2 JP 3269415 B2 JP3269415 B2 JP 3269415B2 JP 00941397 A JP00941397 A JP 00941397A JP 941397 A JP941397 A JP 941397A JP 3269415 B2 JP3269415 B2 JP 3269415B2
- Authority
- JP
- Japan
- Prior art keywords
- crc
- bit
- output
- bits
- gate circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、データ通信装置に
おける転送データ誤り検出機能部に用いられるＣＲＣ演
算回路に関するものである。
おける転送データ誤り検出機能部に用いられるＣＲＣ演
算回路に関するものである。
【０００２】
【従来の技術】従来より、ディジタルデータの誤り検出
用符号としてＣＲＣ（Cyclic Redundancy Check ：巡回
冗長）符号がデータ通信装置等の分野で広く用いられて
いる。ＣＲＣ検査剰余の演算（以下、ＣＲＣ演算とい
う）は、生成多項式が決まれば簡単なシフトレジスタで
実現できるため、従来はシフトレジスタと排他的論理和
回路を用いたハードウェアで実現されていた。図４は従
来のＣＲＣ演算回路のブロック図である。ここでは、生
成多項式Ｘ16＋Ｘ12＋Ｘ5 ＋１に従ってＣＲＣ演算に一
般的に利用されているＣＲＣ１６の演算等価回路を示し
ている。
用符号としてＣＲＣ（Cyclic Redundancy Check ：巡回
冗長）符号がデータ通信装置等の分野で広く用いられて
いる。ＣＲＣ検査剰余の演算（以下、ＣＲＣ演算とい
う）は、生成多項式が決まれば簡単なシフトレジスタで
実現できるため、従来はシフトレジスタと排他的論理和
回路を用いたハードウェアで実現されていた。図４は従
来のＣＲＣ演算回路のブロック図である。ここでは、生
成多項式Ｘ16＋Ｘ12＋Ｘ5 ＋１に従ってＣＲＣ演算に一
般的に利用されているＣＲＣ１６の演算等価回路を示し
ている。
【０００３】このＣＲＣ演算回路では、検査されるべき
入力データＤ１〜Ｄ８を下位ビット（ＬＳＢ）側からビ
ットシリアルに入力すると、生成多項式Ｘ16＋Ｘ12＋Ｘ
5 ＋１に従って１ビットずつ演算が行われ、８ビット全
て入力が行われた後には、シフトレジスタＲ０〜Ｒ１５
には、新しいＣＲＣ剰余が生成されることになる。な
お、図４において、ＥＧは排他的論理和回路であり、Ｒ
ＭはＣＲＣ新剰余の上位側８ビット、ＲＬは同じくＣＲ
Ｃ新剰余の下位側８ビットである。８ビットの入力デー
タＤ１〜Ｄ８として＄８３（以後、先頭に＄が付いてい
る値は１６進表記による値とする）が入力された場合の
ＣＲＣ演算出力は、ＣＲＣ初期値が＄ＦＦＦＦであった
なら、＄Ｂ９１４（２進表記で「１０１１１００１００
０１０１００」）となる。これを表１の状態ビット表に
示す。
入力データＤ１〜Ｄ８を下位ビット（ＬＳＢ）側からビ
ットシリアルに入力すると、生成多項式Ｘ16＋Ｘ12＋Ｘ
5 ＋１に従って１ビットずつ演算が行われ、８ビット全
て入力が行われた後には、シフトレジスタＲ０〜Ｒ１５
には、新しいＣＲＣ剰余が生成されることになる。な
お、図４において、ＥＧは排他的論理和回路であり、Ｒ
ＭはＣＲＣ新剰余の上位側８ビット、ＲＬは同じくＣＲ
Ｃ新剰余の下位側８ビットである。８ビットの入力デー
タＤ１〜Ｄ８として＄８３（以後、先頭に＄が付いてい
る値は１６進表記による値とする）が入力された場合の
ＣＲＣ演算出力は、ＣＲＣ初期値が＄ＦＦＦＦであった
なら、＄Ｂ９１４（２進表記で「１０１１１００１００
０１０１００」）となる。これを表１の状態ビット表に
示す。
【０００４】
【表１】
【０００５】ところで、近年のＬＳＩ技術の発展に伴っ
てマイクロプロセッサやメモリが充実したが、これらマ
イクロプロセッサ等ではバイト単位の処理が一般的で、
ＣＲＣ演算をビットシリアルに行う必要がなくなった。
シフトレジスタを用いる図４のＣＲＣ演算回路では、入
力データＤ１〜Ｄ８を下位ビット側からビットシリアル
に入力する必要があるため、上記のようなバイト単位の
処理に速度を合わせようとすると、８倍のクロック周波
数でシフトさせざるを得ず、もともとが高速なクロック
で処理されるバイト単位の処理を更に高くしなければな
らず、実現が困難になる。
てマイクロプロセッサやメモリが充実したが、これらマ
イクロプロセッサ等ではバイト単位の処理が一般的で、
ＣＲＣ演算をビットシリアルに行う必要がなくなった。
シフトレジスタを用いる図４のＣＲＣ演算回路では、入
力データＤ１〜Ｄ８を下位ビット側からビットシリアル
に入力する必要があるため、上記のようなバイト単位の
処理に速度を合わせようとすると、８倍のクロック周波
数でシフトさせざるを得ず、もともとが高速なクロック
で処理されるバイト単位の処理を更に高くしなければな
らず、実現が困難になる。
【０００６】そこで、バイト単位でＣＲＣ演算を行うこ
とができるＣＲＣ演算回路が提案されている（例えば、
特開昭５７−２５０４６号公報、特開平４−２８４５４
１号公報）。しかしながら、シフトレジスタを使用する
ＣＲＣ演算回路も、バイト単位でＣＲＣ演算する回路
も、データの先頭位置が予め判別され、この判別により
データの末尾（つまり、ＣＲＣビットの位置）も予め予
測されていることを前提にして、ＣＲＣ値の初期設定等
が行われ、ＣＲＣ演算が行われていた。
とができるＣＲＣ演算回路が提案されている（例えば、
特開昭５７−２５０４６号公報、特開平４−２８４５４
１号公報）。しかしながら、シフトレジスタを使用する
ＣＲＣ演算回路も、バイト単位でＣＲＣ演算する回路
も、データの先頭位置が予め判別され、この判別により
データの末尾（つまり、ＣＲＣビットの位置）も予め予
測されていることを前提にして、ＣＲＣ値の初期設定等
が行われ、ＣＲＣ演算が行われていた。
【０００７】
【発明が解決しようとする課題】以上のように従来のＣ
ＲＣ演算回路では、上記の前提で回路構成されデータの
先頭位置を知る手段を有していないので、ＣＲＣ部分も
含めてデータが連続し、かつデータの先頭位置が確定で
きないデータ列に対しては、ＣＲＣ値の初期設定を行う
契機が無く、ＣＲＣ演算を行うことができないという問
題点があった。本発明は、上記課題を解決するためにな
されたもので、ＣＲＣ部分を含む連続したデータ列の正
常性を即座に検出することができるＣＲＣ演算回路を提
供することを目的とする。
ＲＣ演算回路では、上記の前提で回路構成されデータの
先頭位置を知る手段を有していないので、ＣＲＣ部分も
含めてデータが連続し、かつデータの先頭位置が確定で
きないデータ列に対しては、ＣＲＣ値の初期設定を行う
契機が無く、ＣＲＣ演算を行うことができないという問
題点があった。本発明は、上記課題を解決するためにな
されたもので、ＣＲＣ部分を含む連続したデータ列の正
常性を即座に検出することができるＣＲＣ演算回路を提
供することを目的とする。
【０００８】
【課題を解決するための手段】本発明のＣＲＣ演算回路
は、請求項１に記載のように、ＣＲＣ検査データ領域に
見合う数だけ直列に接続され更にＣＲＣビット分に見合
う数だけ直列に接続された、任意のビット単位で論理展
開したＣＲＣ生成多項式を満足するＣＲＣ演算手段を備
え、ＣＲＣ新剰余パラレル出力と次段のＣＲＣ演算手段
のＣＲＣ旧剰余パラレル入力とを接続することで同一構
成のＣＲＣ演算手段を直列に接続したものである。この
ように、任意のビット単位で論理展開したＣＲＣ演算手
段をＣＲＣ検査データ領域に見合う数だけ直列に接続
し、さらにＣＲＣビットに見合う数だけ直列に接続する
ことにより、小規模の論理展開でＣＲＣ演算回路を実現
することができる。また、請求項２に記載のように、Ｃ
ＲＣ検査データ領域に見合う数だけ直列に接続され更に
ＣＲＣビット分に見合う数だけ直列に接続された、ＣＲ
Ｃ生成多項式を満足する８ビットパラレルデータ入力、
１６ビットＣＲＣ旧剰余パラレル入力及び１６ビットＣ
ＲＣ新剰余パラレル出力のＣＲＣ演算手段と、初段のＣ
ＲＣ演算手段のＣＲＣ旧剰余パラレル入力の全てに正論
理値「１」を与える手段と、終段のＣＲＣ演算手段のＣ
ＲＣ新剰余パラレル出力が全て正論理値「０」となるか
どうかを判定する論理手段とを備え、１６ビットＣＲＣ
新剰余パラレル出力と次段のＣＲＣ演算手段の１６ビッ
トＣＲＣ旧剰余パラレル入力とを接続することで同一構
成のＣＲＣ演算手段を直列に接続したものである。この
ように、ＣＲＣ演算手段、初段のＣＲＣ演算手段のＣＲ
Ｃ旧剰余パラレル入力の全てに正論理値「１」を与える
手段、終段のＣＲＣ演算手段のＣＲＣ新剰余パラレル出
力が全て正論理値「０」となるかどうかを判定する論理
手段を設けることにより、論理手段により終段のＣＲＣ
演算手段のＣＲＣ新剰余パラレル出力が全て正論理値
「０」となったと判定されたとき、データ列が正常と判
断できる。
は、請求項１に記載のように、ＣＲＣ検査データ領域に
見合う数だけ直列に接続され更にＣＲＣビット分に見合
う数だけ直列に接続された、任意のビット単位で論理展
開したＣＲＣ生成多項式を満足するＣＲＣ演算手段を備
え、ＣＲＣ新剰余パラレル出力と次段のＣＲＣ演算手段
のＣＲＣ旧剰余パラレル入力とを接続することで同一構
成のＣＲＣ演算手段を直列に接続したものである。この
ように、任意のビット単位で論理展開したＣＲＣ演算手
段をＣＲＣ検査データ領域に見合う数だけ直列に接続
し、さらにＣＲＣビットに見合う数だけ直列に接続する
ことにより、小規模の論理展開でＣＲＣ演算回路を実現
することができる。また、請求項２に記載のように、Ｃ
ＲＣ検査データ領域に見合う数だけ直列に接続され更に
ＣＲＣビット分に見合う数だけ直列に接続された、ＣＲ
Ｃ生成多項式を満足する８ビットパラレルデータ入力、
１６ビットＣＲＣ旧剰余パラレル入力及び１６ビットＣ
ＲＣ新剰余パラレル出力のＣＲＣ演算手段と、初段のＣ
ＲＣ演算手段のＣＲＣ旧剰余パラレル入力の全てに正論
理値「１」を与える手段と、終段のＣＲＣ演算手段のＣ
ＲＣ新剰余パラレル出力が全て正論理値「０」となるか
どうかを判定する論理手段とを備え、１６ビットＣＲＣ
新剰余パラレル出力と次段のＣＲＣ演算手段の１６ビッ
トＣＲＣ旧剰余パラレル入力とを接続することで同一構
成のＣＲＣ演算手段を直列に接続したものである。この
ように、ＣＲＣ演算手段、初段のＣＲＣ演算手段のＣＲ
Ｃ旧剰余パラレル入力の全てに正論理値「１」を与える
手段、終段のＣＲＣ演算手段のＣＲＣ新剰余パラレル出
力が全て正論理値「０」となるかどうかを判定する論理
手段を設けることにより、論理手段により終段のＣＲＣ
演算手段のＣＲＣ新剰余パラレル出力が全て正論理値
「０」となったと判定されたとき、データ列が正常と判
断できる。
【０００９】また、請求項３に記載のように、ＣＲＣ演
算手段は、８ビットデータ入力の各ビットとＣＲＣ旧剰
余入力の下位８ビットとの排他的論理和をとる第１の論
理ゲート回路と、この第１の論理ゲート回路出力の下位
４ビットと上位４ビットとの排他的論理和をとる第２の
論理ゲート回路と、第１の論理ゲート回路出力の下位３
ビットと第２の論理ゲート回路出力の上位３ビットとの
排他的論理和をとる第３の論理ゲート回路と、第２の論
理ゲート回路出力の最下位ビットとＣＲＣ旧剰余入力の
最上位ビットとの排他的論理和をとる第４の論理ゲート
回路と、第１の論理ゲート回路出力の下位４ビットとＣ
ＲＣ旧剰余入力の上位より２〜５ビット目の各ビットと
の排他的論理和をとる第５の論理ゲート回路と、第２の
論理ゲート回路出力の下位３ビットとＣＲＣ旧剰余入力
の上位より６〜８ビット目の各ビットとの排他的論理和
をとる第６の論理ゲート回路と、第２の論理ゲート回路
出力の最上位ビットと第５の論理ゲート回路出力の最下
位ビットとの排他的論理和をとる第７の論理ゲート回路
とからなり、第６の論理ゲート回路出力の各ビットをＣ
ＲＣ新剰余出力の下位より１〜３ビット目とし、第７の
論理ゲート回路出力をＣＲＣ新剰余出力の下位より４ビ
ット目とし、第５の論理ゲート回路出力の下位より２〜
４ビット目をＣＲＣ新剰余出力の下位より５〜７ビット
目とし、第４の論理ゲート回路出力をＣＲＣ新剰余出力
の下位より８ビット目とし、第３の論理ゲート回路出力
の各ビットをＣＲＣ新剰余出力の下位より９〜１１ビッ
ト目とし、第１の論理ゲート回路出力の下位より４ビッ
ト目をＣＲＣ新剰余出力の下位より１２ビット目とし、
第２の論理ゲート回路出力の各ビットをＣＲＣ新剰余出
力の下位より１３〜１６ビット目とするようにしたもの
である。
算手段は、８ビットデータ入力の各ビットとＣＲＣ旧剰
余入力の下位８ビットとの排他的論理和をとる第１の論
理ゲート回路と、この第１の論理ゲート回路出力の下位
４ビットと上位４ビットとの排他的論理和をとる第２の
論理ゲート回路と、第１の論理ゲート回路出力の下位３
ビットと第２の論理ゲート回路出力の上位３ビットとの
排他的論理和をとる第３の論理ゲート回路と、第２の論
理ゲート回路出力の最下位ビットとＣＲＣ旧剰余入力の
最上位ビットとの排他的論理和をとる第４の論理ゲート
回路と、第１の論理ゲート回路出力の下位４ビットとＣ
ＲＣ旧剰余入力の上位より２〜５ビット目の各ビットと
の排他的論理和をとる第５の論理ゲート回路と、第２の
論理ゲート回路出力の下位３ビットとＣＲＣ旧剰余入力
の上位より６〜８ビット目の各ビットとの排他的論理和
をとる第６の論理ゲート回路と、第２の論理ゲート回路
出力の最上位ビットと第５の論理ゲート回路出力の最下
位ビットとの排他的論理和をとる第７の論理ゲート回路
とからなり、第６の論理ゲート回路出力の各ビットをＣ
ＲＣ新剰余出力の下位より１〜３ビット目とし、第７の
論理ゲート回路出力をＣＲＣ新剰余出力の下位より４ビ
ット目とし、第５の論理ゲート回路出力の下位より２〜
４ビット目をＣＲＣ新剰余出力の下位より５〜７ビット
目とし、第４の論理ゲート回路出力をＣＲＣ新剰余出力
の下位より８ビット目とし、第３の論理ゲート回路出力
の各ビットをＣＲＣ新剰余出力の下位より９〜１１ビッ
ト目とし、第１の論理ゲート回路出力の下位より４ビッ
ト目をＣＲＣ新剰余出力の下位より１２ビット目とし、
第２の論理ゲート回路出力の各ビットをＣＲＣ新剰余出
力の下位より１３〜１６ビット目とするようにしたもの
である。
【００１０】
【発明の実施の形態】図１は本発明の第１の実施の形態
を示すＣＲＣ演算回路のブロック図である。このＣＲＣ
演算回路は、ＣＲＣ生成多項式Ｘ16＋Ｘ12＋Ｘ5 ＋１を
満足する８ビットパラレルデータ入力、１６ビットＣＲ
Ｃ旧剰余パラレル入力及び１６ビットＣＲＣ新剰余パラ
レル出力のＣＲＣ演算部１−１〜１−(m+2) 、ＣＲＣビ
ットを含む多ビットのデータ列を入力とし、これをＣＲ
Ｃ演算部１−１〜１−(m+2) に対して８ビットごとにパ
ラレルに出力するシフトレジスタ２、初段のＣＲＣ演算
部１−１のＣＲＣ旧剰余パラレル入力の全てに正論理値
「１」を与えるインバータ３、終段のＣＲＣ演算部１−
(m+2) のＣＲＣ新剰余パラレル出力が全て正論理値
「０」となるかどうかを判定する論理和回路４とから構
成されている。
を示すＣＲＣ演算回路のブロック図である。このＣＲＣ
演算回路は、ＣＲＣ生成多項式Ｘ16＋Ｘ12＋Ｘ5 ＋１を
満足する８ビットパラレルデータ入力、１６ビットＣＲ
Ｃ旧剰余パラレル入力及び１６ビットＣＲＣ新剰余パラ
レル出力のＣＲＣ演算部１−１〜１−(m+2) 、ＣＲＣビ
ットを含む多ビットのデータ列を入力とし、これをＣＲ
Ｃ演算部１−１〜１−(m+2) に対して８ビットごとにパ
ラレルに出力するシフトレジスタ２、初段のＣＲＣ演算
部１−１のＣＲＣ旧剰余パラレル入力の全てに正論理値
「１」を与えるインバータ３、終段のＣＲＣ演算部１−
(m+2) のＣＲＣ新剰余パラレル出力が全て正論理値
「０」となるかどうかを判定する論理和回路４とから構
成されている。
【００１１】ＣＲＣ演算部１−１〜１−(m+2) は、８ビ
ットパラレルデータ入力端子、１６ビットＣＲＣ旧剰余
パラレル入力端子、上記データ入力端子に入力されるデ
ータとＣＲＣ旧剰余入力端子に入力されるＣＲＣ旧剰余
とのＣＲＣ演算結果であるＣＲＣ新剰余を出力するため
の１６ビットＣＲＣ新剰余パラレル出力端子をそれぞれ
備え、データ入力端子に８ビットのデータ信号列をパラ
レルに入力すると、ＣＲＣ新剰余パラレル出力端子から
１６ビットのＣＲＣ演算結果が即座に得られる８ビット
並列入力型のＣＲＣ演算手段である。図２にこのＣＲＣ
演算部１−１〜１−(m+2) のブロック図を示す。
ットパラレルデータ入力端子、１６ビットＣＲＣ旧剰余
パラレル入力端子、上記データ入力端子に入力されるデ
ータとＣＲＣ旧剰余入力端子に入力されるＣＲＣ旧剰余
とのＣＲＣ演算結果であるＣＲＣ新剰余を出力するため
の１６ビットＣＲＣ新剰余パラレル出力端子をそれぞれ
備え、データ入力端子に８ビットのデータ信号列をパラ
レルに入力すると、ＣＲＣ新剰余パラレル出力端子から
１６ビットのＣＲＣ演算結果が即座に得られる８ビット
並列入力型のＣＲＣ演算手段である。図２にこのＣＲＣ
演算部１−１〜１−(m+2) のブロック図を示す。
【００１２】なお、図１、図２において、８ビットの入
力データＤ１〜Ｄ８については、Ｄ８が最上位ビット、
Ｄ１が最下位ビットである。また、ＣＲＣ旧剰余の下位
側８ビットＣＬ１〜ＣＬ８については、ＣＬ８が上位ビ
ット、ＣＬ１が下位ビット、同じくＣＲＣ旧剰余の上位
側８ビットＣＭ１〜ＣＭ８については、ＣＭ８が上位ビ
ット、ＣＭ１が下位ビットである（よって、ＣＲＣ旧剰
余全体としては、ＣＭ８が最上位ビット、ＣＬ１が最下
位ビットである）。
力データＤ１〜Ｄ８については、Ｄ８が最上位ビット、
Ｄ１が最下位ビットである。また、ＣＲＣ旧剰余の下位
側８ビットＣＬ１〜ＣＬ８については、ＣＬ８が上位ビ
ット、ＣＬ１が下位ビット、同じくＣＲＣ旧剰余の上位
側８ビットＣＭ１〜ＣＭ８については、ＣＭ８が上位ビ
ット、ＣＭ１が下位ビットである（よって、ＣＲＣ旧剰
余全体としては、ＣＭ８が最上位ビット、ＣＬ１が最下
位ビットである）。
【００１３】また、ＣＲＣ新剰余の下位側８ビットＲＬ
１〜ＲＬ８については、ＲＬ８が上位ビット、ＲＬ１が
下位ビット、同じくＣＲＣ新剰余の上位側８ビットＲＭ
１〜ＲＭ８については、ＲＭ８が上位ビット、ＲＭ１が
下位ビットである（よって、ＣＲＣ新剰余全体として
は、ＲＭ８が最上位ビット、ＲＬ１が最下位ビットであ
る）。
１〜ＲＬ８については、ＲＬ８が上位ビット、ＲＬ１が
下位ビット、同じくＣＲＣ新剰余の上位側８ビットＲＭ
１〜ＲＭ８については、ＲＭ８が上位ビット、ＲＭ１が
下位ビットである（よって、ＣＲＣ新剰余全体として
は、ＲＭ８が最上位ビット、ＲＬ１が最下位ビットであ
る）。
【００１４】最初に、第１の論理ゲート回路５ａ〜５ｈ
は、８ビットの入力データＤ１〜Ｄ８とＣＲＣ旧剰余の
下位８ビットＣＬ１〜ＣＬ８との排他的論理和をそれぞ
れとる。第２の論理ゲート回路６ａ〜６ｄは、論理ゲー
ト回路５ａ〜５ｈの出力の下位４ビット（回路５ａ〜５
ｄの出力）と上位４ビット（回路５ｅ〜５ｈの出力）と
の排他的論理和をそれぞれとる。
は、８ビットの入力データＤ１〜Ｄ８とＣＲＣ旧剰余の
下位８ビットＣＬ１〜ＣＬ８との排他的論理和をそれぞ
れとる。第２の論理ゲート回路６ａ〜６ｄは、論理ゲー
ト回路５ａ〜５ｈの出力の下位４ビット（回路５ａ〜５
ｄの出力）と上位４ビット（回路５ｅ〜５ｈの出力）と
の排他的論理和をそれぞれとる。
【００１５】そして、第３の論理ゲート回路７ａ〜７ｃ
は、論理ゲート回路５ａ〜５ｈの出力の下位３ビット
（回路５ａ〜５ｃの出力）と論理ゲート回路６ａ〜６ｄ
の出力の上位３ビット（回路６ｂ〜６ｄの出力）との排
他的論理和をそれぞれとる。第４の論理ゲート回路８
は、論理ゲート回路６ａ〜６ｄの出力の最下位ビット
（回路６ａの出力）とＣＲＣ旧剰余の最上位ビットＣＭ
８との排他的論理和をとる。
は、論理ゲート回路５ａ〜５ｈの出力の下位３ビット
（回路５ａ〜５ｃの出力）と論理ゲート回路６ａ〜６ｄ
の出力の上位３ビット（回路６ｂ〜６ｄの出力）との排
他的論理和をそれぞれとる。第４の論理ゲート回路８
は、論理ゲート回路６ａ〜６ｄの出力の最下位ビット
（回路６ａの出力）とＣＲＣ旧剰余の最上位ビットＣＭ
８との排他的論理和をとる。
【００１６】第５の論理ゲート回路９ａ〜９ｄは、論理
ゲート回路５ａ〜５ｈの出力の下位４ビット（回路５ａ
〜５ｄの出力）とＣＲＣ旧剰余の上位より５〜２ビット
目の各ビットＣＭ４〜ＣＭ７との排他的論理和をそれぞ
れとる。第６の論理ゲート回路１０ａ〜１０ｃは、論理
ゲート回路６ａ〜６ｄの出力の下位３ビット（回路６ａ
〜６ｃの出力）とＣＲＣ旧剰余の上位より８〜６ビット
目の各ビットＣＭ１〜ＣＭ３との排他的論理和をそれぞ
れとる。
ゲート回路５ａ〜５ｈの出力の下位４ビット（回路５ａ
〜５ｄの出力）とＣＲＣ旧剰余の上位より５〜２ビット
目の各ビットＣＭ４〜ＣＭ７との排他的論理和をそれぞ
れとる。第６の論理ゲート回路１０ａ〜１０ｃは、論理
ゲート回路６ａ〜６ｄの出力の下位３ビット（回路６ａ
〜６ｃの出力）とＣＲＣ旧剰余の上位より８〜６ビット
目の各ビットＣＭ１〜ＣＭ３との排他的論理和をそれぞ
れとる。
【００１７】そして、第７の論理ゲート回路１１は、論
理ゲート回路６ａ〜６ｄの出力の最上位ビット（回路６
ｄの出力）と論理ゲート回路９ａ〜９ｄの出力の最下位
ビット（回路９ａの出力）との排他的論理和をとる。
理ゲート回路６ａ〜６ｄの出力の最上位ビット（回路６
ｄの出力）と論理ゲート回路９ａ〜９ｄの出力の最下位
ビット（回路９ａの出力）との排他的論理和をとる。
【００１８】以上のようなＣＲＣ演算部に対して、ＣＲ
Ｃ旧剰余が＄ＦＦＦＦであったときに、８ビットの入力
データＤ１〜Ｄ８として＄８３を与えると、ＣＲＣ演算
結果であるＣＲＣ新剰余として＄Ｂ９１４が出力され
る。このことは、８ビットのパラレル入力データに対し
て即座にＣＲＣ演算が行われたことを意味する。
Ｃ旧剰余が＄ＦＦＦＦであったときに、８ビットの入力
データＤ１〜Ｄ８として＄８３を与えると、ＣＲＣ演算
結果であるＣＲＣ新剰余として＄Ｂ９１４が出力され
る。このことは、８ビットのパラレル入力データに対し
て即座にＣＲＣ演算が行われたことを意味する。
【００１９】本実施の形態では、このようなＣＲＣ演算
部をＣＲＣ検査データ領域（ＣＲＣビットを除いたデー
タブロックの長さ）に見合う数ｍだけ直列に接続し、更
にＣＲＣビットに見合う数だけ直列に接続している。本
実施の形態では、ＣＲＣ演算部を８ビット入力型として
いるので、ＣＲＣ検査データ領域が２５６ビットであれ
ば、上記ｍは２５６／８＝３２となる。また、ＣＲＣビ
ットは１６ビットなので、ＣＲＣ検査データ領域に見合
う数ｍに１６／８＝２を加えたｍ＋２個だけＣＲＣ演算
部を直列に接続していることになる。
部をＣＲＣ検査データ領域（ＣＲＣビットを除いたデー
タブロックの長さ）に見合う数ｍだけ直列に接続し、更
にＣＲＣビットに見合う数だけ直列に接続している。本
実施の形態では、ＣＲＣ演算部を８ビット入力型として
いるので、ＣＲＣ検査データ領域が２５６ビットであれ
ば、上記ｍは２５６／８＝３２となる。また、ＣＲＣビ
ットは１６ビットなので、ＣＲＣ検査データ領域に見合
う数ｍに１６／８＝２を加えたｍ＋２個だけＣＲＣ演算
部を直列に接続していることになる。
【００２０】なお、ＣＲＣ演算部を直列に接続すると
は、ＣＲＣ新剰余出力端子と次段のＣＲＣ演算部のＣＲ
Ｃ旧剰余入力端子を接続することを意味する（つまり、
ＣＲＣ新剰余ＲＬ１〜ＲＬ８を次段のＣＲＣ演算部のＣ
ＲＣ旧剰余ＣＬ１〜ＣＬ８とし、同じくＣＲＣ新剰余Ｒ
Ｍ１〜ＲＭ８を次段のＣＲＣ演算部のＣＲＣ旧剰余ＣＭ
１〜ＣＭ８とする）。
は、ＣＲＣ新剰余出力端子と次段のＣＲＣ演算部のＣＲ
Ｃ旧剰余入力端子を接続することを意味する（つまり、
ＣＲＣ新剰余ＲＬ１〜ＲＬ８を次段のＣＲＣ演算部のＣ
ＲＣ旧剰余ＣＬ１〜ＣＬ８とし、同じくＣＲＣ新剰余Ｒ
Ｍ１〜ＲＭ８を次段のＣＲＣ演算部のＣＲＣ旧剰余ＣＭ
１〜ＣＭ８とする）。
【００２１】シフトレジスタ２は、データ列がＳＦＩＮ
端子にビットシリアルに入力されると、このデータ列を
８ビットずつに区切ってパラレルに出力するものであ
る。なお、シフトレジスタ２に入力されるデータ列は、
最終位置にＣＲＣビットが付加された所定長のデータを
１区切りとし、このようなデータブロックが連続してい
るものである。このようなシフトレジスタ２の出力のう
ち、Ｑ1 が最下位ビットであり、Ｑn+16が最上位ビット
である。
端子にビットシリアルに入力されると、このデータ列を
８ビットずつに区切ってパラレルに出力するものであ
る。なお、シフトレジスタ２に入力されるデータ列は、
最終位置にＣＲＣビットが付加された所定長のデータを
１区切りとし、このようなデータブロックが連続してい
るものである。このようなシフトレジスタ２の出力のう
ち、Ｑ1 が最下位ビットであり、Ｑn+16が最上位ビット
である。
【００２２】そして、シフトレジスタ２とＣＲＣ演算部
１−１〜１−(m+2) は、シフトレジスタ２の最下位の８
ビットＱ1 〜Ｑ8 が初段のＣＲＣ演算部１−１のデータ
入力端子に入力され（最下位ビットＱ１がＤ１とな
る）、シフトレジスタ２の最上位の８ビットＱn+9 〜Ｑ
n+16が終段のＣＲＣ演算部１−(m+2) のデータ入力端子
に入力されるように（最上位ビットＱn+16がＤ８とな
る）接続される。
１−１〜１−(m+2) は、シフトレジスタ２の最下位の８
ビットＱ1 〜Ｑ8 が初段のＣＲＣ演算部１−１のデータ
入力端子に入力され（最下位ビットＱ１がＤ１とな
る）、シフトレジスタ２の最上位の８ビットＱn+9 〜Ｑ
n+16が終段のＣＲＣ演算部１−(m+2) のデータ入力端子
に入力されるように（最上位ビットＱn+16がＤ８とな
る）接続される。
【００２３】一方、ＣＲＣの初期値は＄ＦＦＦＦなの
で、インバータ３によって初段のＣＲＣ演算部１−１の
ＣＲＣ旧剰余入力端子の全てに正論理値「１」を入力す
る。また、終段のＣＲＣ演算部１−(m+2) のＣＲＣ新剰
余出力端子には、１６ビットのＣＲＣ新剰余のすべてが
正論理値「０」であることを検出するために、１６ビッ
ト入力の論理和回路４を接続する。
で、インバータ３によって初段のＣＲＣ演算部１−１の
ＣＲＣ旧剰余入力端子の全てに正論理値「１」を入力す
る。また、終段のＣＲＣ演算部１−(m+2) のＣＲＣ新剰
余出力端子には、１６ビットのＣＲＣ新剰余のすべてが
正論理値「０」であることを検出するために、１６ビッ
ト入力の論理和回路４を接続する。
【００２４】このような構成により、終段のＣＲＣ演算
部１−(m+2) から出力されるＣＲＣ新剰余の全てのビッ
トが正論理値「０」であれば、論理和回路４の出力が正
論理値「０」となり、このときデータ列が正常と判断す
る。本実施の形態のＣＲＣ演算回路は、データ列が固定
長であることを前提としたとき、最大の能力を示し、論
理和回路４の出力が正論理値「０」となった時点でのシ
フトレジスタ２の出力データが正常性を保ったデータ列
である。
部１−(m+2) から出力されるＣＲＣ新剰余の全てのビッ
トが正論理値「０」であれば、論理和回路４の出力が正
論理値「０」となり、このときデータ列が正常と判断す
る。本実施の形態のＣＲＣ演算回路は、データ列が固定
長であることを前提としたとき、最大の能力を示し、論
理和回路４の出力が正論理値「０」となった時点でのシ
フトレジスタ２の出力データが正常性を保ったデータ列
である。
【００２５】したがって、この正論理値「０」の判定情
報を契機として、以後は該当データブロック長ごとにＣ
ＲＣ演算出力の判定を行えば、データブロックが連続し
て到来する状況下においても、データの正常性を同様に
判定しつつ、ビット位置を整えた状態でデータブロック
を順次取り出すことが可能となる。ここで、唯一の初期
設定条件は、データ列がデータブロック長の数以上到来
した後に、判定を行うだけでよく、データとデータの切
れ目を意図的に発生させる必要がなく、データ転送効率
を最大にすることができる。
報を契機として、以後は該当データブロック長ごとにＣ
ＲＣ演算出力の判定を行えば、データブロックが連続し
て到来する状況下においても、データの正常性を同様に
判定しつつ、ビット位置を整えた状態でデータブロック
を順次取り出すことが可能となる。ここで、唯一の初期
設定条件は、データ列がデータブロック長の数以上到来
した後に、判定を行うだけでよく、データとデータの切
れ目を意図的に発生させる必要がなく、データ転送効率
を最大にすることができる。
【００２６】つまり、データ転送の効率を上げようとす
れば、ＣＲＣを含むデータの中に同期用領域を設け、一
括転送されるデータ転送方式が採用される。しかし、デ
ータ転送効率を上げようとすればするほど、全てを有効
データ領域としなければならず、結果としてＣＲＣを含
むデータ列の先頭位置を検出する方法がない。これに対
して本発明では、同期用領域によってデータとデータの
切れ目を意図的に発生させる必要がなく、同期用領域を
必要としないので、データ転送効率を最大にすることが
できる。
れば、ＣＲＣを含むデータの中に同期用領域を設け、一
括転送されるデータ転送方式が採用される。しかし、デ
ータ転送効率を上げようとすればするほど、全てを有効
データ領域としなければならず、結果としてＣＲＣを含
むデータ列の先頭位置を検出する方法がない。これに対
して本発明では、同期用領域によってデータとデータの
切れ目を意図的に発生させる必要がなく、同期用領域を
必要としないので、データ転送効率を最大にすることが
できる。
【００２７】また、データブロック長の全ビット論理展
開では、膨大な論理構成となるが、本発明のように任意
のビット単位（本実施の形態では、メモリやＣＰＵと親
和性のある８ビット単位）で区切って、それらを直列接
続し、さらに入力及び出力に該当区切りビット分でＣＲ
Ｃ演算出力値を得るように構成することで、論理展開を
小規模化させることを可能としたＣＲＣ演算回路が提供
できる。
開では、膨大な論理構成となるが、本発明のように任意
のビット単位（本実施の形態では、メモリやＣＰＵと親
和性のある８ビット単位）で区切って、それらを直列接
続し、さらに入力及び出力に該当区切りビット分でＣＲ
Ｃ演算出力値を得るように構成することで、論理展開を
小規模化させることを可能としたＣＲＣ演算回路が提供
できる。
【００２８】図３は本発明の参考例を示すＣＲＣ演算回
路のブロック図である。本参考例は、図２と同様のＣＲ
Ｃ演算部２１を用いて、バイト単位のデータ取り出しが
容易な場合のＣＲＣ演算回路を構成したものである。こ
のＣＲＣ演算回路では、リセット信号ＲＳＴに応じて出
力端子バーＱより正論理値「１」を送出するフリップフ
ロップ回路２２を設ける。この正論理値「１」により、
論理和回路２３，２４の出力が全て正論理値「１」とな
り、ＣＲＣ演算部２１のＣＲＣ初期値として、ＣＲＣ旧
剰余入力端子の１６ビット全てに正論理値「１」が入力
される。
路のブロック図である。本参考例は、図２と同様のＣＲ
Ｃ演算部２１を用いて、バイト単位のデータ取り出しが
容易な場合のＣＲＣ演算回路を構成したものである。こ
のＣＲＣ演算回路では、リセット信号ＲＳＴに応じて出
力端子バーＱより正論理値「１」を送出するフリップフ
ロップ回路２２を設ける。この正論理値「１」により、
論理和回路２３，２４の出力が全て正論理値「１」とな
り、ＣＲＣ演算部２１のＣＲＣ初期値として、ＣＲＣ旧
剰余入力端子の１６ビット全てに正論理値「１」が入力
される。
【００２９】８ビットの入力データＤ１〜Ｄ８をＣＲＣ
演算部２１にパラレルに入力し、該当生成多項式に基づ
くＣＲＣ新剰余出力がＣＲＣ演算部２１より得られたと
き、フリップフロップ回路２２に保持信号Ｈを与えるこ
とにより、１６ビットのＣＲＣ新剰余出力をフリップフ
ロップ回路２５，２６で保持する。
演算部２１にパラレルに入力し、該当生成多項式に基づ
くＣＲＣ新剰余出力がＣＲＣ演算部２１より得られたと
き、フリップフロップ回路２２に保持信号Ｈを与えるこ
とにより、１６ビットのＣＲＣ新剰余出力をフリップフ
ロップ回路２５，２６で保持する。
【００３０】そして、保持信号Ｈがなくなったとき、フ
リップフロップ回路２２の出力バーＱを正論理値「０」
にすることで、次データ入力Ｄ１〜Ｄ８と同時に入力さ
れるフリップフロップ回路２５，２６の出力（ＣＲＣ新
剰余）を論理和回路２３，２４を介してＣＲＣ演算部２
１のＣＲＣ旧剰余入力に入力し、順次同じ動作を繰り返
しながら、ＣＲＣ演算部２１のＣＲＣ新剰余出力が全て
正論理値「０」になることを論理和回路２７、フリップ
フロップ回路２８を通して判定出力することで、ＣＲＣ
を含むデータ列が正常であることを判定することができ
る。こうして、バイト単位のデータ取り出しが可能な場
合には、図３のようなＣＲＣ演算回路を構成することも
できる。
リップフロップ回路２２の出力バーＱを正論理値「０」
にすることで、次データ入力Ｄ１〜Ｄ８と同時に入力さ
れるフリップフロップ回路２５，２６の出力（ＣＲＣ新
剰余）を論理和回路２３，２４を介してＣＲＣ演算部２
１のＣＲＣ旧剰余入力に入力し、順次同じ動作を繰り返
しながら、ＣＲＣ演算部２１のＣＲＣ新剰余出力が全て
正論理値「０」になることを論理和回路２７、フリップ
フロップ回路２８を通して判定出力することで、ＣＲＣ
を含むデータ列が正常であることを判定することができ
る。こうして、バイト単位のデータ取り出しが可能な場
合には、図３のようなＣＲＣ演算回路を構成することも
できる。
【００３１】
【発明の効果】本発明によれば、請求項１に記載のよう
に、任意のビット単位で論理展開したＣＲＣ演算手段を
ＣＲＣ検査データ領域に見合う数だけ直列に接続し、さ
らにＣＲＣビットに見合う数だけ直列に接続することに
より、ＣＲＣ部分も含めてデータが連続し且つデータの
先頭位置が確定できないデータ列に対してＣＲＣ演算を
行うことができ、データ列を正確に取り出すことができ
る。また、任意のビット単位で論理展開することによ
り、論理展開が膨大になる欠点を抑えることができる。
に、任意のビット単位で論理展開したＣＲＣ演算手段を
ＣＲＣ検査データ領域に見合う数だけ直列に接続し、さ
らにＣＲＣビットに見合う数だけ直列に接続することに
より、ＣＲＣ部分も含めてデータが連続し且つデータの
先頭位置が確定できないデータ列に対してＣＲＣ演算を
行うことができ、データ列を正確に取り出すことができ
る。また、任意のビット単位で論理展開することによ
り、論理展開が膨大になる欠点を抑えることができる。
【００３２】また、請求項２に記載のように、ＣＲＣ検
査データ領域に見合う数だけ直列に接続され更にＣＲＣ
ビット分に見合う数だけ直列に接続された、８ビットパ
ラレルデータ入力、１６ビットＣＲＣ旧剰余パラレル入
力及び１６ビットＣＲＣ新剰余パラレル出力のＣＲＣ演
算手段と、初段のＣＲＣ演算手段のＣＲＣ旧剰余パラレ
ル入力の全てに正論理値「１」を与える手段と、終段の
ＣＲＣ演算手段のＣＲＣ新剰余パラレル出力が全て正論
理値「０」となるかどうかを判定する論理手段とを設け
ることにより、ＣＲＣ部分も含めてデータが連続し且つ
データの先頭位置が確定できないデータ列に対してＣＲ
Ｃ演算を行うことができ、データ列を正確に取り出すこ
とができる。
査データ領域に見合う数だけ直列に接続され更にＣＲＣ
ビット分に見合う数だけ直列に接続された、８ビットパ
ラレルデータ入力、１６ビットＣＲＣ旧剰余パラレル入
力及び１６ビットＣＲＣ新剰余パラレル出力のＣＲＣ演
算手段と、初段のＣＲＣ演算手段のＣＲＣ旧剰余パラレ
ル入力の全てに正論理値「１」を与える手段と、終段の
ＣＲＣ演算手段のＣＲＣ新剰余パラレル出力が全て正論
理値「０」となるかどうかを判定する論理手段とを設け
ることにより、ＣＲＣ部分も含めてデータが連続し且つ
データの先頭位置が確定できないデータ列に対してＣＲ
Ｃ演算を行うことができ、データ列を正確に取り出すこ
とができる。
【００３３】また、請求項３に記載のように、ＣＲＣ演
算手段を第１〜第７の論理ゲート回路から構成すること
により、８ビットパラレルデータ入力、１６ビットＣＲ
Ｃ旧剰余パラレル入力及び１６ビットＣＲＣ新剰余パラ
レル出力のＣＲＣ演算手段を簡単な構成で実現すること
ができる。
算手段を第１〜第７の論理ゲート回路から構成すること
により、８ビットパラレルデータ入力、１６ビットＣＲ
Ｃ旧剰余パラレル入力及び１６ビットＣＲＣ新剰余パラ
レル出力のＣＲＣ演算手段を簡単な構成で実現すること
ができる。
【図１】 本発明の第１の実施の形態を示すＣＲＣ演算
回路のブロック図である。
回路のブロック図である。
【図２】 ＣＲＣ演算部のブロック図である。
【図３】 本発明の参考例を示すＣＲＣ演算回路のブロ
ック図である。
ック図である。
【図４】 従来のＣＲＣ演算回路のブロック図である。
１−１〜１−(m+2) …ＣＲＣ演算部、２…シフトレジス
タ、３…インバータ、４…論理和回路、５ａ〜５ｈ…第
１の論理ゲート回路、６ａ〜６ｄ…第２の論理ゲート回
路、７ａ〜７ｃ…第３の論理ゲート回路、８…第４の論
理ゲート回路、９ａ〜９ｄ…第５の論理ゲート回路、１
０ａ〜１０ｃ…第６の論理ゲート回路、１１…第７の論
理ゲート回路。
タ、３…インバータ、４…論理和回路、５ａ〜５ｈ…第
１の論理ゲート回路、６ａ〜６ｄ…第２の論理ゲート回
路、７ａ〜７ｃ…第３の論理ゲート回路、８…第４の論
理ゲート回路、９ａ〜９ｄ…第５の論理ゲート回路、１
０ａ〜１０ｃ…第６の論理ゲート回路、１１…第７の論
理ゲート回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 G06F 11/10 330
Claims (3)
- 【請求項１】 ＣＲＣ検査データ領域に見合う数だけ直
列に接続され更にＣＲＣビット分に見合う数だけ直列に
接続された、任意のビット単位で論理展開したＣＲＣ生
成多項式を満足するＣＲＣ演算手段を備え、ＣＲＣ新剰
余パラレル出力と次段のＣＲＣ演算手段のＣＲＣ旧剰余
パラレル入力とを接続することで同一構成のＣＲＣ演算
手段を直列に接続し、ＣＲＣビットを含む多ビットのデ
ータ列の正常性を即座に検査することを特徴とするＣＲ
Ｃ演算回路。 - 【請求項２】 ＣＲＣ検査データ領域に見合う数だけ直
列に接続され更にＣＲＣビット分に見合う数だけ直列に
接続された、ＣＲＣ生成多項式を満足する８ビットパラ
レルデータ入力、１６ビットＣＲＣ旧剰余パラレル入力
及び１６ビットＣＲＣ新剰余パラレル出力のＣＲＣ演算
手段と、 初段のＣＲＣ演算手段のＣＲＣ旧剰余パラレル入力の全
てに正論理値「１」を与える手段と、 終段のＣＲＣ演算手段のＣＲＣ新剰余パラレル出力が全
て正論理値「０」となるかどうかを判定する論理手段と
を備え、１６ビットＣＲＣ新剰余パラレル出力と次段の
ＣＲＣ演算手段の１６ビットＣＲＣ旧剰余パラレル入力
とを接続することで同一構成のＣＲＣ演算手段を直列に
接続し、ＣＲＣビットを含む多ビットのデータ列の正常
性を即座に検査することを特徴とするＣＲＣ演算回路。 - 【請求項３】 請求項２記載のＣＲＣ演算回路におい
て、 前記ＣＲＣ演算手段は、前記８ビットデータ入力の各ビ
ットとＣＲＣ旧剰余入力の下位８ビットとの排他的論理
和をとる第１の論理ゲート回路と、 この第１の論理ゲート回路出力の下位４ビットと上位４
ビットとの排他的論理和をとる第２の論理ゲート回路
と、 第１の論理ゲート回路出力の下位３ビットと第２の論理
ゲート回路出力の上位３ビットとの排他的論理和をとる
第３の論理ゲート回路と、 第２の論理ゲート回路出力の最下位ビットとＣＲＣ旧剰
余入力の最上位ビットとの排他的論理和をとる第４の論
理ゲート回路と、 第１の論理ゲート回路出力の下位４ビットとＣＲＣ旧剰
余入力の上位より２〜５ビット目の各ビットとの排他的
論理和をとる第５の論理ゲート回路と、 第２の論理ゲート回路出力の下位３ビットとＣＲＣ旧剰
余入力の上位より６〜８ビット目の各ビットとの排他的
論理和をとる第６の論理ゲート回路と、 第２の論理ゲート回路出力の最上位ビットと第５の論理
ゲート回路出力の最下位ビットとの排他的論理和をとる
第７の論理ゲート回路とからなり、 第６の論理ゲート回路出力の各ビットをＣＲＣ新剰余出
力の下位より１〜３ビット目とし、第７の論理ゲート回
路出力をＣＲＣ新剰余出力の下位より４ビット目とし、
第５の論理ゲート回路出力の下位より２〜４ビット目を
ＣＲＣ新剰余出力の下位より５〜７ビット目とし、第４
の論理ゲート回路出力をＣＲＣ新剰余出力の下位より８
ビット目とし、第３の論理ゲート回路出力の各ビットを
ＣＲＣ新剰余出力の下位より９〜１１ビット目とし、第
１の論理ゲート回路出力の下位より４ビット目をＣＲＣ
新剰余出力の下位より１２ビット目とし、第２の論理ゲ
ート回路出力の各ビットをＣＲＣ新剰余出力の下位より
１３〜１６ビット目とすることを特徴とするＣＲＣ演算
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00941397A JP3269415B2 (ja) | 1997-01-22 | 1997-01-22 | Ｃｒｃ演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00941397A JP3269415B2 (ja) | 1997-01-22 | 1997-01-22 | Ｃｒｃ演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209880A JPH10209880A (ja) | 1998-08-07 |
| JP3269415B2 true JP3269415B2 (ja) | 2002-03-25 |
Family
ID=11719713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00941397A Expired - Fee Related JP3269415B2 (ja) | 1997-01-22 | 1997-01-22 | Ｃｒｃ演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3269415B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3930479B2 (ja) * | 2002-04-22 | 2007-06-13 | 富士通株式会社 | 誤り検出符号化及び復号装置並びに除算装置 |
| KR100937031B1 (ko) | 2007-10-15 | 2010-01-15 | 한국과학기술원 | 순환잉여검사 시스템 및 방법 |
| JP2010016751A (ja) * | 2008-07-07 | 2010-01-21 | Rohm Co Ltd | Ｃｒｃ演算回路、シリアルインタフェイス装置、画像形成装置 |
| JP6162429B2 (ja) * | 2013-02-28 | 2017-07-12 | 株式会社メガチップス | 階層構造の演算回路 |
| US9350385B2 (en) * | 2013-03-15 | 2016-05-24 | Xilinx, Inc. | Modular and scalable cyclic redundancy check computation circuit |
-
1997
- 1997-01-22 JP JP00941397A patent/JP3269415B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10209880A (ja) | 1998-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4723243A (en) | CRC calculation machine with variable bit boundary | |
| US6192498B1 (en) | System and method for generating error checking data in a communications system | |
| JPS62133825A (ja) | Ｃｒｃビット計算装置およびｃｒｃビット計算方法 | |
| US4720831A (en) | CRC calculation machine with concurrent preset and CRC calculation function | |
| JP3269415B2 (ja) | Ｃｒｃ演算回路 | |
| US6370667B1 (en) | CRC operating calculating method and CRC operational calculation circuit | |
| US7528748B2 (en) | Serial data receiving circuit and serial data receiving method | |
| US11392452B2 (en) | Serializing and deserializing stage testing | |
| US5588010A (en) | Parallel architecture error correction and conversion system | |
| CN112612638A (zh) | 基于usb3.2协议16比特循环冗余校验的硬件实现方法 | |
| JP3579039B2 (ja) | 巡回符号を用いた誤り訂正回路 | |
| CN113919256A (zh) | 一种布尔可满足性验证方法、系统、cnf生成方法及存储装置 | |
| JP2822928B2 (ja) | Ｃｒｃ符号演算方法および回路 | |
| US7024618B2 (en) | Transmission error checking in result forwarding | |
| JP3052848B2 (ja) | フレーム同期保護回路 | |
| JP2768287B2 (ja) | 一致検出回路 | |
| CN117785543A (zh) | 一种crc校验系统和校验方法 | |
| CN112596944A (zh) | 基于usb3.0协议16比特循环冗余校验的硬件实现方法 | |
| US6484288B1 (en) | Statistics signature generation and analysis | |
| JPH0650478B2 (ja) | デ−タ圧縮記憶方式 | |
| JPH05327780A (ja) | 通信インタフェース回路 | |
| JPS6340416A (ja) | 巡回２進符号を用いてのデ−タブロツクガ−ド情報の形成による、直列デ−タビツト列伝送におけるデ−タガ−ド方法 | |
| JP2001350675A (ja) | シリアルインターフェイス回路及びその試験方法 | |
| JP2001211083A (ja) | Ｃｒｃ出力演算装置 | |
| JPS6049441A (ja) | デ−タ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080118 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090118 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100118 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |