JPS62133825A

JPS62133825A - Ｃｒｃビット計算装置およびｃｒｃビット計算方法

Info

Publication number: JPS62133825A
Application number: JP61286556A
Authority: JP
Inventors: スニル・ピー・ジョシ; ベンカトラマン・イェール
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1985-12-02
Filing date: 1986-12-01
Publication date: 1987-06-17
Anticipated expiration: 2011-03-27
Also published as: ATE97276T1; JPH0831802B2; DE3689285D1; DE3689285T2; EP0230730A2; ES2046172T3; US4712215A; EP0230730B1; EP0230730A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は通信リンクにわたって直列データの伝送のエ
ラーを検出る、ための周期冗長コード計算回路の分野に
関る、ものである。特に、この発明はチップの面積を１
良費しないための集積回路のＣＲＣ計算装置のある改良
に関る、ものである。

コードおよびチェックビットを用いるエラー検出および
修正は回路網上の装置またはディスクあるいは主要メモ
リのようなコンピュータシステム内の装置と中央処理装
置の間のデータ伝送の信頼性を改良る、ために長い間用
いられてぎた。最も一般的な機構はパリティチェックで
ある。この機構では、バリティチェックビットは情報ビ
ットに加えられ、バイトの中の論理「１」であるビット
の合計数を既知の数に等しくさぼる。しかしながらこの
機構は情報ビットの数が高くなると、必要とされるチェ
ックビットで冗長のレベルが過度に高くなるといった周
知の欠点を有る、。

別のチェック機構には、多項式または周期的コーディン
グと呼ばれるものが存在る、。この機構はより高い効率
で、すなわちパリティチェック機構より少ない冗長で行
なわれるように設計され得る。これらの機構の高い効率
は設計者がそれらをより頻繁に用いることを引き起こす
。

周期コーディング機構の一般の概念は、いくつかの精神
的な助けを用いると最も簡単に理解される。Ｋピッ１〜
からなる直列フォーマット内のデータのビットの流れを
思いつく便利な方法は、それをに項を持ったダミー変数
Ｘの多項式として思いつくことである。メツセージのビ
ットは多項式の係数である。こうして、もし１００１０
００１１０１１がビットの流れのメツセージならば、多
項式は以下のように害かれる：（１）　　Ｎ（Ｘ）＝１．Ｘ”＋Ｏ，Ｘ”＋Ｏ。

ｘ９＋１．ｘ８＋ｏ、ｘ’−ｔ−０，ｘ６＋０．ｘ’＋
１．ｘ’−←１．Ｘ　’　＋Ｏ，Ｘ　２＋１．Ｘ　’　
＋１゜またはＮ（Ｘ）＝Ｘ”＋Ｘ”＋Ｘ’　＋ｘ３＋ｘ＋１メツセー
ジで周期コードチェックビット（これより後ＣＲＣビッ
ト）を計算る、ために、生成多項式＜Ｑｅｎｅｒａｔｒ
ｎｇｐＯｌｌａｍｉａｌ　）と呼ばれる別の多項式Ｐ（
ｘ）が選択される。この多項式の程度、すなわちその最
も高い指数値はＯより大きいが、Ｍ（×）の程度よりは
少ない。生成器多項式（＋１ｅｎｅｒａｔｏｒ　ｐｏｌ
ｙｎｏｌａｌ）は×０項に０でない係数を有る、。所与
の長さのメツセージでは、１つより多い生成多項式が特
定され１ｒＩる。いくつかの一般に受入れられた標準の
生成多項式が存在る、。標準の３２ビット生成多項式は
自動ディジタルネットワーク（Ａｕｔｏｄｉｎ）　（ｒ
およびエサ−ネット（Ｅ　ｔｈｅｒｎｅｔ　　）　Ｍ準
で規定される。この生成多項式は１９８４年６月１日の
最新のＦＤＤ　Ｉ媒体アクセス制ｔＩｌ（Ｍｅｔｌｉａ
　　ＡＪｃｅｓｓ　Ｃｏｎｔｒｏｌ）　Ｘ３Ｔ９．５／
８３−１６のためのアメリカ国家規格（Ａｎ＋ｅｒｉｃ
ａｎ　ＮａＮｏｎａｌ　３ｔａｎｄａｒｄ　）に提案さ
れた草案に見られる。この標準の生成器多項式は（２）
　　　　　　Ｐ（Ｘ）＝Ｘ　　　３　２　−）Ｘ　　　
２　６　　＋Ｘ”’　　　−トｘ２２＋ｘ１１ｉ＋ｘ１
２＋ｘｌｌ＋ｘ１６　　＋Ｘ１１十ｘ’＋ｘ’＋ｘ’＋
ｘ’＋ｘ＋１ひある。

周期チェックすなわらＣＲＣビット計算はメツセージ多
項式を生成器多項式で除算し、商の多項式と残余の多項
式を発生る、ことを含む。商の多項式は捨てられ、そし
て残余の多項式の係数がＣＲＣチェックビットとしてメ
ツセージ多項式に付加される。

組合わせたメツセージおよびチェックビットはそれから
通信リンク上に伝達され、そして伝達の間にエラーが発
生したかどうかに依存して修正されたりまたは修正され
ないでレシーバに到着る、。

一般に、受取り装置はチェックビットを含む受取られた
全メツセージをリンクの送信’１Ｍ　Ｄａ部でチェック
ビットを発生る、ために用いられたのと同じ生成器多項
式で除算る、。この除算の結果は、もし伝達の間にエラ
ーが起こらないならば残余が０の多項式である。残余が
０でない場合はエラーのｒｆ在を示す。

一ヒて説明された計算を直列フォーマット入力データで
行なうために用いられる装置の型は第１図に示される。

第１図はＣＲＣチェックビット計算器のブロック図であ
る。ＣＲＣ検査合計レジスタ３０はＣＲＣヂエックビッ
トをストアる、複数個のメモリセルからなる。これらの
メモリセルの出力はシフトリンクのアレイ３２の入力に
結合され、これらのいくつかは第２図に最良に見られる
排他的ＯＲゲートである。

第２図は第１図のブロック図の詳細な回路図である。検
査合計レジスタ３０からの最上位出力ビットはメツセー
ジ多項式の入ってくる直列データの流れとともに入力ゲ
ート３４によって排他的にＯＲ処理され、そしてこの機
能を行なう排他的ＯＲゲート３４の出力はアレイの他の
すべての排他的ＯＲゲートの入力に結合される。排他的
ＯＲゲートでないアレイシフトリンクは簡単な導体であ
って、これは単に入来データを最上位ビット位置の左に
すなわちそれに向かって１ビツト位置シフトる、だけで
ある。アレイのシフトリンクの出力はバス３６によって
検査合計レジスタ３０のデータ入力に戻って結合される
。アレイ３２の排他的ＯＲゲートおよび盲貫通導体はそ
れらの出力が、検査合計レジスタからの各シフトリンク
で入力ビツト位置のビット位置に関連して次の最上位ビ
ット位置の検査合計レジスタの入力に結合される。

ライン３８のビットクロック信号はメツセージ多項式の
生直列フォーマット入力を入力ゲート３４へとクロック
動作させ、そして検査合計レジスタがデータをバス３６
からそのメモリセルにロードる、ことを引き起こす。メ
ツセージの生入力データビットのザベてがクロック動作
された掛、検査合計レジスタ３０の内容物はメツセージ
ビットがそのように処理されたＣＲＣチェックビットで
ある。

第３図はチェックビットの計算侵伝送される合成のデー
タパケットのフォーマットを例示る、。

セグメント４ｏはそれでＣＲＣビットが計算されたメツ
セージ多項式である。これらのメツセージ多項式ビット
は、ビットがゲート３４の入力である度にそれが同時に
伝送されるという点で、ＣＲＣビットの計算と同時に伝
送される。セグメント４２はセグメント４０のすべての
ビットが処理された後に検査台シルレジスタ３０にスト
アされるＣＲＣビットの補数である。セグメント４２は
補数のＣＲＣビットからなり、そのためＣＲＣビットが
組合わされたセグメント４０および４２の受取り端部で
計算されるとき、残余はＯとなるであろう。いくつかの
プロトコールでは、検査合計レジスタはＣＲＣ計算が始
まる前にすべて論理「１」にプリセットされる。そのよ
うな場合、ＣＲＣチェックビットがセグメント４ｏおよ
び４２からなる組合わされたパケットで計算されるどき
、残余はすべて０ではないが、標準の残余の多項式を表
わすであろう。この残余の多項式はＣＲＣチェックビッ
トが組合わされたセグメント４０および４２でメツセー
ジ多項式４０のビットパターンに関係なく計算されると
き、常に結果として生じるであろう。

セグメント４０に続いて、セグメント４２のＣＲＣチェ
ックビットはうイン４７上の選択信号でマルチプレクサ
４４を切換えることによって送られ、直列データ入力ラ
イン４６の選択を解除し、そしてインバータ５０の出力
ライン４８を選択る、。インバータ５０の入力は検査合
計レジスタの最上位ビット位置のメモリセルの出力に結
合される。インバータ５０は、チェックビットがライン
３８のビットクロツタ信号によって直列様式でクロック
動作されるとそれらを反転る、。ＣＲＣチェックビット
４２が次に続くセグメント４０からなる合成のパケット
は直列出力ライン５２上に現われる。

少入力データを入力ゲート３４にクロック動作させるた
めのビットクロック信号が胃られない第１図のアーキテ
クチャでは問題が生じる。いくつかのシステムはバイト
指向で、そして単に各８ビツトで１バイトのクロック信
号を与えるだけである。そのようなシステムは１度に少
入力データの１バイトを受取りかつ同時に生入力データ
バイトの各ビットの影響を考慮してＣＲＣビットを計算
る、ことによって、ＣＲＣビットをＳ１算る、ことがで
きなくてはならない。この並列のＣＲＣ計算を達成る、
ためのアーキテクチャが第４図に示される。

第４図では、シフトリンクのアレイは各行が生入力デー
タバイトのビットの１つを処理る、ために割当てられた
、シフトリンクの複数個の行からなる。生入力データバ
イトは左の入力ゲートに結合されたビットＤ７ないしＤ
ｏとして示される。

これらの入力データビットの各々は入力排他的ＯＲゲー
ト６６．６８．７０，７２．７４．７６．７８および８
０の１つの入力に結合される。これらの入力ゲートの各
々はその出力がその行の各排他的ＯＲゲートの入力に結
合され、そして次の行の最下位のビット位置のシフトリ
ンクの入力に結合される。こうして、アレイ５６の各行
はその出力が次の行の入力に結合されることを除いて、
第１図のシフトリンクの行３２のような働きをる、。

第１の行はその入力が検査合計レジスタ３０の出力に結
合され、そしてその最後の行はその出力が検査合計レジ
スタの入力に結合される。各行はその入力ゲートの１つ
の入力が検査合計レジスタの最も高いオーダバイトのビ
ットの１つの出力に結合され、第１の行は最も高いオー
ダビットに結合され、そして第２の行は２番目の最上位
ピッ１−に接続され、以下すべての行で同様である。各
行の各シフトリンクはその入力ビットを１ビツト位置検
査合計レジスタの最上位ビット位置に向かってシフトる
、。それゆえ第４図のアーキテクチャは１度に生入力デ
ータの８ビツトを処理る、ことによってＣＲＣビットを
計算る、。

もし第４図のアーキテクチャが集積されるなら、第１図
のアーキテクチャではなされ１ｑないチップ面積を節約
し、かつアーキテクチャがいくつかの機能を行なうこと
を可能にる、いくつかの改良がなされ得る。たとえば、
ＣＲＣビットを第１図または第４図のアーキテクチャの
並列フォーマットで検査合計レジスタ３０から得るため
には、導体が検査合計レジスタ３０の各出力に接続され
ることが必要である。３２ビット検査合計レジスタでは
、これは出力バス導体によって非常に広いチップ面積が
′ａ貸されてしまうことが必要となるであろう。もしＣ
ＲＣ出力の最高位のオーダバイトのみが出力バスに接続
され、ＣＲＣデータの他のバイトが出力で最高位のオー
ダバイトにシフトされさえすれば、有用であろう。これ
は出力バスの導体の数を３２から８に切りつめ、それに
よってチップ面積を非常に節約る、。

いくつかのシステムは、第１のデータパケットで第１の
組のＣＲＣビットを、そして第２のデータバケツ１〜で
第２の組のＣＲＣビットを第１のデータパケットに直ら
に引き続いて、または第１のデータパケットで計算され
たＣＲＣチェックビットの伝送に直ちに引き続いて計算
る、ことが必要である。多くのＣＲＣ計算器ではＣＲＣ
計算が始まる直前にすべての論３１１３「１」に検査合
計レジスタの内容物をプリセットる、ことが慣例である
。

これは、論理「０」の長いストリングを有る、入力デー
タストリングは検査合計レジスタの内容物に以前どして
影響を及ぼし、そのためもし検査合計レジスタまたは検
査アレイに機能不全があるとその機能不全が直ちに検出
されるという点で、ＣＲＣｆｆｔ　ｉｌｌ器の性能を改
良る、。もし検査合計レジスタがすべて「１」にプリセ
ットされなかったなら、検査合計レジスタまたは検査ア
レイの欠陥はそのような環境では検出されないかもしれ
ない。

別々のＣＲＣチェックビットが２つの配向パケットで６
１算されるべきとき、第１および第２のパケットの間に
クロックサイクルはなく、その間検査合計レジスタはす
べて論理「１」をメモリセルに入力る、ことよってプリ
セットされ得る。第１のパケットと第２のパケットの間
にスペアのクロックサイクルがない場合には第２のデー
タパケットでＣＲＣ計算機をプリセットる、方法を提供
る、ことが有益であろう。

ヘッダビットを有る、データパケットを公式化る、こと
がコンピュータの回路網で一般的であり、これは回路網
およびその回路網の特定のノードを規定し、それに対し
てヘッダビットに付加されたデータメツセージがアドレ
スされる。そのような状況では、２つの方法のいずれか
でＣＲＣビットの計算をる、ことができることが望まし
い。第１の方法は、ヘッダＣＲＣをヘッダビットで計算
る、ことであり、そしてそれからデータＣＲＣをデータ
メツセージで計算る、ことである。第２の方法は、ヘッ
ダＣＲＣをヘッダビットで計算し、そしてそれからデー
タＣＲＣをヘッダビット、ヘッダＣＲＣヂエックビット
およびデータメツセージを含む全体のパケットで計算る
、ことである。これらの２つの方法のいずれかを用いて
ＣＲＣチェックビットをｉｔ　ｎできるＣＲＣ計算器を
提供る、ことが有益であろう。

回路網のすべてのノードが単一のケーブルによってリン
グ内に一緒に接続されるトークシリングコンピュータ回
路網環境では、第１のバイトが回路網のいかなるノード
によっても飛んでで変化できる成る最初のビットを有る
、回路網に沿って送られるマルチバイトメツセージを有
る、ことが一般的である。ＣＲＣ計算でエラーではない
予期できない変化を受けるこれらの最初のビットを含む
ことは所望されない。そのような変化は、もし伝達と受
取りノードの間のノードを通過る、間にこれらのビット
の１つで変化が発生したなら、ＣＲＣチェックビットの
中でエラーとして現われるであろう。１バイトのクロッ
クしか用いずにデータパケットでＣＲＣを計算できて、
そしてさらにＣＲＣ計算から第１のバイトのメツセージ
の最初のビットのいかなる数も除外る、ことができる、
ＣＲＣ計算器を提供る、ことが有益であろう。

この発明は、ＣＲＣチェックビットをヘッダパケットと
データパケットの両方で別々に計算る、ことができるＣ
ＲＣ計算器に対る、要求を満し、そこでは、データパケ
ットのためのＣＲＣチェックビットは、データパケット
のみでかまたは、データパケットに、ヘッダパケットを
加えたものに、ヘッダパケットのためのＣＲＣビットを
加えたもので計算される。この発明は、検査合計レジス
タとシフトリンクのアレイからなる。好ましい実施例で
は、シフトリンクのアレイは各入力バイトの各ビットで
１行である、複数個の行である。検査合計レジスタのメ
モリセルのクロック入力は、検査合計レジスタの入力で
データを周期的にロードる、ことを引き起こす、バイト
クロック信号に結合される。検査合計レジスタの入力は
、入力マルチプレクサを介してシフトリンクのアレイの
最後の行の出力に結合される。検査合計レジスタの出力
は、シフトリンクの第１の行のデータ入力に結合される
。各行は検査合計レジスタの各ビットで１列またはシフ
トリンクを有る、。シフトリンクのいくつかは、一方の
入力が入力ゲートの出力に結合される排他的ＯＲゲート
である。各排他的ＯＲゲートのシフトリンクの他方の入
力は、その特定のゲートの列で検査合計レジスタの出力
ビットに結合される。各行の入力ゲートは、一方の入力
が生入力データの１ビツトに結合され、１つの入力が最
上位バイトの検査合計レジスタの１つの出力に結合され
る。第１の行の入力ゲートは、もしデータが直列のフォ
ーマットで入力されるならば第１に到着る、であろう生
入力データビットに１つの入力が結合される。第１の行
の人かゲートの別の入力は、検査合計レジスタの最上位
ビット位置のメモリセルの出力に結合される。第２の行
の入力ゲートは、もしデータが直列フォーマットで入力
されたなら第２に到着る、であろう生入力データビット
に１つの入力が結合される。第２の行の入力ゲートの別
の入力は検査合計レジスタの第２の最上位ビット位置の
メモリセルの出力に結合される。このパターンは、アレ
イの各行で繰返される。各入力ゲートは、生入力データ
バイトの１つのビットと検査合計レジスタにストアされ
る最上位バイトの１つのビットとの間で排他的ＯＲｆｌ
能を果たす。

各排他的ＯＲゲートのシフトリンクの出力は、次の最上
位ビット位置の次の行のシフトリンクの入力に結合され
る。排他的ＯＲゲートではないシフトリンクは、次の最
上位ビット位置の次の行のシフトリンクの入力に、それ
らの入力のビットを伝える、すなわちそれらは単に１ビ
ツトのシフト１能を果たしそれ以外は何もし４にい。

好ましい実施例は、その出力が検査合計レジスタのデー
タ入力に結合され、３つの入力を有る、入力マルチプレ
クサを用いる。１つの入力はアレイの最後の行のシフト
リンクの出力に結合される。

別の入力は検査合計レジスタのデータ出力に結合される
。第３の入力は予め定められたビットパターンに結合さ
れる。このビットパターンは、いずれかのデータパケッ
トに対してすべて論理「１」にプリセットされた検査合
計レジスタから始まるデータパケットで以前に計算され
たＣＲＣ検査ビットを、加えたものでＣＲＴ計算が行な
われるとき、結果として生じるＣＲＣチェックビットパ
ターンを示す。入力マルチプレフナは、どの入力がマル
チプレクサの出力に結合る、ために特定の時間で選択さ
れるかを制御る、信号を受取るための制御入力を有る、
。マルチプレクサの制御入力を適切に操作る、ことによ
って、機械は、孤立しているヘッダおよびデータパケッ
トでＣＲＣビットを計算る、ことを引き起こされてもよ
く、またはデータパケットに対してヘッダを加えたもの
でＣＲＣビットを、およびヘッダＣＲＣビットを計算る
、ことを強制されてもよい。この優者の機能を行なうた
めに、残余のビットパターンに接続された入力マルチプ
レクサの入力は、ヘッダでＣＲＣビットが計算され、そ
してこれらのＣＲＣビットがシフトされてしまった侵、
およびデータパケットがアレイに入力される合間の第１
のクロックサイクルの直前に、選択される。

他の実施例では、スナップショットレジスタはアレイの
最後の行の出力と、アレイの最後の行のデータ出力に通
常通り結合されるマルチプレクサのデータ入力との間に
結合される。スナップショットレジスタは、それらが計
算された後ヘッダで計算されるＣＲＣビットのコピーを
る、ために、クロック動作される。データパケットでＣ
ＲＣビットを計算る、ための所望の方法に依存して、ヘ
ッダのためのＣＲＣビットは、それから出力されるか、
または生入力データかまたはスナップショットレジスタ
からのデータのいずれかを、アレイのデータ入力にチャ
ンネルづける、マルチプレクサを介してアレイのデータ
入力に戻ってマルチプレクス動作される。

上の実施例のいずれかで、アレイはシフトリンクの単一
の行であってもよい。生入力データはそれから直列様式
で１度に１ビツト入力される。

この発明のこれらおよびその他の局面はこの発明の以下
の詳細な説明および簡単な説明が以下に続いている添付
の図面を検討る、ことでよりよく理解されるであろう。

［バイト幅の出力バス］第５図および第７図に移ると、複数のＣＲＣバイトを８
１算しそしてそれらを単一バイト幅の出力バス上に出力
る、ためのＣＲＣＩＩＩ械の好ましい実施例のそれぞれ
ブロック図と論理図が示されている。第５図の実施例は
複数個のメモリセルからなる検査合計レジスタ３０を用
い、そのメモリセルの各々はデータ入力とデータ出力と
バイトクロック信号を受取るためのクロック入力とを有
る、。

バイトクロック信号を受取ると、メモリセルの入力のい
かなるデータもセルにラッチされ、セルのデータ出力に
反映される。各メモリセルはその左と右の調節セルから
独立して動作る、。検査合計レジスタは第５図のバイト
０ないし３で示されるＣＲＣデータの複数個のバイトに
論理的にセグメント化される。好ましい実施例では、バ
イト３が最上位バイトである検査合計レジスタには１バ
イトにつき８ビツトあり、合計で３２ビツトとなる。

第５図では、バイト３はメモセリセル２４ないし３１か
らなる。

検査合計レジスタのデータ出力は第７図に示されるシフ
トリンク６０のアレイの入力に結合される。シフトリン
クのこのアレイは、左側でアレイに入るデータビットＤ
ｏないしＤ７からなる生入力データバイトの各ビットで
、シフトリンクの１行からなる。これらの生入力データ
ビットはそれに関してＣＲＣｇｔ算が所望されるメツセ
ージのデータバイトである。各主入カデータビットは入
力ゲートの１つの入力に結合される。各行ごとに指定さ
れる１つの入力ゲートがあり、そしてそれにはその行と
その入力ゲートに対し指定される生入力データビットが
ある。第１の行では、示される生入力データビットはＤ
７であり、指定される入力ゲートは排他的ＯＲゲート６
２である。第２の行では、指定される生入力データビッ
トはＤ６で指定される入力ゲートは排他的ＯＲゲート６
４である。同様の状況が各行および生入力データバイト
のすべてのビットで存在る、。もしデータビットが第１
に最上位ビットの直列フォーマットで到着しく任意の仮
定）、そしてＤ７が最上位ビットで指定されるならく別
の任意の仮定）、第１の行で指定される生入力データビ
ットが各ビットの最上位ビットとなるかまたは、もしビ
ットが逐次的に到着したなら第１の到着ビットとなるで
あろう。

第２の行で指定されるビットは、もしそのビットが直列
フォーマットで到着したなら、第２の最上位ビットまた
は到着すべき第２のビットとなるであろう。第３の行は
その指定されるビットとして、第３の最上位ビットまた
は時間的に第３番目に到着る、ビットを有し、これはす
べての行で同様である。

各入力ゲートは別の入力が最上位ＣＲＣバイトのビット
の１つのデータ出力の一方に結合される。

第１の行で入力ゲートであるゲート６２はその他方の入
力が最上位ＣＲＣビットのビット３１のデータ出力に結
合される。第２の行の入力ゲートはその他方の入力が第
２の最上位ＣＲＣビットのビット３０に結合され、以下
すべての行で同様である。

シフトリンクの各行は、複数個の直置通導体からなり、
これらは次の最上位ビット位置のシフトリンクの次の行
の入力に接続される出力にそれらの入力のビットをシフ
トる、以外は何もしない。

これらの直り４通導体はそれらの入力ビットを１ビット
位置左にシフトる、以外は何もしない。各行のシフトリ
ンクのバランスは排他的ＯＲゲートであり、これらのゲ
ートは検査合計レジスタまたは先行の行からのＣＲＣビ
ットのビット−人力として一方の入力を有し、かつ他方
の入力がその行で示される入力ゲートの出力に結合され
る。この後者の入力は直接には入力ゲートの出力に結合
されないが、特定の行で指定されるＡＮＤゲートの出力
に結合される。このＡＮＤゲートの一つの入力は排他的
ＯＲゲートの出力に結合され、別の入力はＳ　ｌ−Ｉ　
Ｉ　Ｆ　Ｔ否定信号の受取りのためであって、この目的
は以下に説明されるであろう。各行でＡＮＤゲートの出
力はまた、次の行の最下位のシフトリンクの入力に結合
される。各行で１つの示されるＡＮＤゲートがあり、た
とえばゲート６６は第１の行に、そしてゲート６８は第
２の行にある。

各排他的ＯＲゲートシフトリンクの出力は次の行の次の
最上位ビット位置のシフトリンクの入力に結合され、す
なわち各排他的ＯＲゲートはその上で排他的ＯＲ動作を
行なった後にその入力ビットを１ピッＩ〜位置左にシフ
トる、。

排他的ＯＲゲートシフトリンクの相対的な位置は、用い
られる特定の生成器の多項式に依存る、。

上の公式（２）で与えられた自動ディジタルネットワー
クＩＩおよびエサ−ネット基準の生成器多項式では排他
的ＯＲゲートはそれらの入力が検査台ｔｔレジスタ３０
のビット０１１．３．４．６．７．９．１０，１１．１
５．２１．２２．２５および３１に結合されるように位
置決めされなくてはならない。この理由はＣＲＣ計算の
当業者には周知であり、簡潔さのためにここでは説明さ
れない。各行は同じビット位置にその排他的ＯＲゲート
を有る、。第１の行の入力はそれが先行る、行であるか
のように検査合計レジスタの出力に結合され、そして最
後の行の出力はそれが次の行であるかのように検査合計
レジスタの入力に結合される。

ＣＲＣレジスタの最上位バイトのデータ出力は、ＣＲＣ
出力バスフｏの個々の導体にもまた結合される。好まし
くは、各メモリセルは補数の出力を有し、そして最上位
バイトのこれらの出力が出力バスフ０に結合される。そ
の代わりに、伝送に先立ってＣＲＣビットを反転る、た
めにインバータが各ラインに用いられ得る。

ＡＮＤゲートのおよびＳ　ＨＩ　Ｆ　Ｔ否定信号の目的
は、シフトリンクのアレイが検査合計レジスタの出力で
のデータが変化されないでアレイを通過し、そして処理
の中で１バイトだけ左にシフトされ、そして検査合計レ
ジスタに再入力る、ように透明にされることを可能にる
、。ＳＨＩ　ＦＴ否定信号が、すなわち論理「Ｏ」を断
定されるなら、ゲート６６および６８のようなすへての
ＡＮＤゲートは論理ｒＯＪ出力を有る、。ライン７２な
いし７９の論理「０」はシフトリンクの行の排他的ＯＲ
ゲートを透明にし、そのためそれらは先行る、行からの
それらの入力データを、次の行に結合されるそれらの出
力に変化なく送る。各行はその入力データを１ビツト左
にシフトる、ので、そしてそこには８行があるので、結
果はｓ　ＨＩ　Ｆ　Ｔ否定信号が断定されると、検査合
計レジスタのデータはバイトクロック信号の各サイクル
で１バイトだけ左にシフトされる。これはＣＲＣデータ
のすべてのバイトが単一のバイト幅の出力バスフ０を介
してアクセスされることを可能にる、。

第５図の実施例はまた、いくつかの修正をした直列のフ
ォーマットで用いられてもよい。もしシフトリンク８４
のアレイがシフトリンクの単一の行であるなら、第７図
のＡＮＤゲートは各バイトクロック信号で単一のバイト
の左のシフトを引き起こすようには動かないであろう。

直列データ入力環境では、アレイ８４への生データ入力
はビットクロック信号と同期に直列フォーマットで１度
に１ビツトであろう。生入力データビットがすべて処理
された債、メツセージのＣＲＣチェックビットが検査合
計レジスタ３０に属る、。最上位バイトは出力バスフ０
上で即座に読出され得る。残余のバイトは各ＣＲＣビッ
トデータ出力を次の最上位ＣＲＣビット入力の入力、す
なわら左に隣接しているセルの入力に付加的に結合させ
ることによって、１度に１ビツト左にシフトされるであ
ろう。この結合は一方の入力がバス３６に結合され、そ
して他方の入力が右側のＣＲＣビットデータ出力に結合
されているマルチプレクサを各ビットで通るであろう。

マルチプレクサの出力は左隣りのデータ入力に接続され
るであろう。ＣＲＣバイト２．１および０を出力る、と
き、これらのマルチプレクサは各セルの右隣りに結合る
、入力を選択る、ようにセットされるであろう。付加の
論理回路はそれから検査合計レジスタの各セルのクロッ
ク入力に接続されるビットクロツタ信号の８ザイクルの
門出力バスフ０を不能化し、そしてバイト２がバイト３
すなわち最上位バイト位置にシフトされたときそれを可
能化る、。同様の処理がすべてのバイトが読出されるま
で各バイトで行なわれる。

第６図を参照る、と、ＣＲＣ計算器の出力バス構造の別
の実施例が示される。この実施例は４つの入力を有る、
マルチプレクサを用い、それの各々は１バイト幅のバス
によってＣＲＣデータの１バイトをストアる、メモセル
の１グループの補数のデータ出力に結合される。バス７
４上のＣＲＣ否定バイト選択信号は４つの入力のどれが
８ビツト出力バスフ０に結合る、かを選択る、。ＣＲＣ
計算は上で説明されたように行なわれ、そしてＣＲＣデ
ータを出力る、ことに関して、シフトリンク８４のアレ
イが直列アレイであるかまたは並列アレイであるか、ま
たはビットクロックかまたはバイトクロック信号がアレ
イおよびクロック信号の型が一貫していなければならな
いことを除いてデータをクロックる、のに用いられかど
”）かは重要ではない。

［プリセット実施例］ −りで述べられたように、検査合計レジスタをＣＲＣチ
ェックビットの計算の開始の前にすべて論理「１」にプ
リセットる、ことが一般に受入れられた実務である。第
８図ないし第１２図は２つの異なる方法でおよび直列お
よび並列の両方の計算環境でプリセット機能を果たすた
めの種々の実施例を例示る、。第８図は少なくとも１ク
ロツクケイクルＣＲＣ計算の第１のクロックサイクルよ
り前に駆動されなくてはならないプリセット装置を用い
るＣＲＣ計算器の実施例を示す。ＣＲＣ装置はそのデー
タ出力が上に説明された実施例でのように排他的ＯＲお
よびシフトアレイ８４のデータ入力に結合される検査合
計レジスタ３０からなる。

アレイ８４は第１図および第２図のアレイ３２のように
直列または第４図または第７図のアレイ６０のように並
列であり１ｑる。実際これらのアレイのどれも、これか
ら後に説明されるシフトリンクの他のいかなるアレイも
そうであるように発明のこの局面を実施る、目的のため
には十分である。

上の説明された実施例のように、アレイの最後の行はマ
ルチプレクサ８６を介して検査合計レジスタ３ｏのデー
タ入力に、３２ビット幅であるデータバス３６によって
結合される。

マルチプレフナ８６は△、ＢおよびＣと記される３つの
３２ビット幅の入力と、前記検査合計しジスタのデータ
入力に結合される３２ビツト幅の出力バス８８を有る、
。マルチブレフナは入力選択信号を受取るための３つの
選択入力を有る、。

どの特定の時間でも活動状態にある特定の選択信号は、
入力ＡないしＣに対応る、ものが出力バス８８に結合さ
れることを引き起こす。への入力は３２の論理「１」で
、そしてＢの入力は一括してバス９０と呼ばれる検査合
計レジスタの３２のデータ出力である。Ｃの入力はアレ
イ８４の最後の行からデータ出力を運んでくる３２ビツ
トのバス３６″Ｃ−ある。

入力選択信号ＰＲＥＳＥＴ　　５ＥＬＥＣＴはＣＲＣ計
算の第１のクロックサイクルの１つまたは２つ以上のク
ロックサイクル前に活性化される。

これは入力バスＡからの３２の論理「１」がバス８８に
結合され、そして検査合計レジスタ３０のセルにロード
されることを引き起こす。次に、ＣＯＭＰＵＴＥ　　５
ＥＬＥＣＴ入力が断定されて、Ｃ入力すなわちバス３６
をバス８８に結合させる。

この状態が存在る、一方で、ＣＲＣ計算は、そのために
チェックビットが発生されるメツセージのデータが、ア
レイ８４にクロック動作されると進む。もしいかなると
きでもＣＲＣｉｉ４　！ｉを停止る、ことが所望である
なら、ＨＯＬＤ　　５ＥＬＥＣＴ入力が断定されてもよ
く、それによって検査合計レジスタの出力をバス９０お
よび８８を介して入力に戻って接続される。

第９図ないし第１２図は、プリセット装置がプリセット
論理「１」がＣＲＣ計算の第１のクロックサイクルの間
ロードされることを可能にる、ＣＲＣ計算器の種々の実
施例を例示る、。第１７図のバス１３０のようなフィー
ドバックバスを用いないこれらの実施例の各々およびこ
こで説明される他の実施例のすべてはクロックラインに
ＡＮＤゲート１００を用いる。これらのＡＮＤゲートは
クロック信号と、ＣＲＣチェックビットを針筒る、こと
が所望であるとき論理「１」として断定されるＣＯＭＰ
ＵＴＥ信号の間で論理的ＡＮＤ動作を行なう。ＣＯＭＰ
ＵＴＥが論理「１」であるとき、ＣＲＣ計算は進むこと
ができる。ＣＯＭＰＵＴＥが論理「０」であるとき、Ｃ
ＲＣ計算は発生せず、そして検査合計レジスタの内容物
は一定である。

第９図および第１０図はプリセット機能を実施る、ため
にＯＲゲートを用いて、それぞれ直列のアレイと並列の
アレイの実施例を示す。第１１図および第１２図はプリ
セット機能を実施る、ためにマルチプレクサを用いてそ
れぞれ直列および並列のアレイの実施例を示す。これら
の実施例の中で第１０図が好ましい実施例である。これ
らの実施例のすべては、要素と種々の要素の動作Ｊ３よ
びＣＲＣ計算の形がすべての実施例で同じであるので、
プリセット装置に関して同時に論じられるであろう。こ
れらの要素は上で論じられた発明の他の局面の直列およ
び並列のアレイの実施例と同じ態様で動作る、。さらに
、アレイは発明のこの局面の動作に逆に影響る、ことな
しにＣＲＣ計算の第１のクロックサイクルの間のプリセ
ットに関して、発明の局面を実施る、目的でここに説明
された直列または並列アレイのいかなるものでらあり得
る。

第９図ないし第１２図の実施例の各々での重要な要素は
、検査合計レジスタのデータ出力を回路を通ってシフト
リンクのアレイのデータ入力に結合させることで、これ
はシフトリンクのアレイのデータ入力のすべてをＣＲＣ
計算が開始されるのと同じクロックサイクルの間、論理
「１」状態に強制的にる、。第９図および第１０図の実
施例は所望の０４間で論理「１」に強制る、この機能を
実施る、ためにＯＲゲートを用い、一方第１１図および
第１２図の実施例はマルチプレクサを用いる。

第９図および第１０図では４つのＯＲゲート９゜ないし
９３の各々は８個のＯＲゲートを表わし、そして各々は
検査合計レジスタ３０にストアされたＣＲＣデ〜りの１
つのバイトのビット上でＯＲ論理機能を行なう。ゲート
９０ないし９３の各々によって示される８個のＯＲゲー
トの各々は、対応る、ＯＲゲート９０ないし９３に結合
される検査合計レジスタの特定のグループのセルのメモ
リセルのデータ出力の１つに入力が結合される。各ＯＲ
ゲートの出力はアレイの第１の行のシフトリンクの１つ
の入力に結合される。各ＯＲゲートは別の入力がＮＥＷ
　　ＰＲＥＳＥＴ信号に結合される。この信号が論理ｒ
１Ｊとして断定されるとき、ずぺてのＯＲゲートの出力
は「１」の値に仮定し、これによってＣＲＣ計算の第１
のクロックサイクルの間、シフトリンクのアレイの入力
でｍ理ｒ１Ｊを強制る、。この状況は、もし検査合計レ
ジスタ３０が以前のクロツクナイクルで論理「１」でロ
ードされ、そしてこれらの論理「１」がＣＲＣ計算の第
１のクロツクナイクルでシフトリンクのアレイの第１の
行の入力に伝達されるならば存在る、であろう状況と等
しい。

ＣＲＣ計算の第１のクロックサイクルの後、ＮＥＷ　　
ＰＲＥＳＥＴ信号は論理ｒＯＪ状態に戻り、それによっ
てＯＲゲートを透明にる、。その後、検査合計レジスタ
のいかなるデータもＯＲゲート９０ないし９３を通って
変化せず伝送され、そしてＣＲＣ計算は通常通りに進む
。

第１１図および第１２図はマルチプレクサ９４ないし９
７を用いてシフトリンクのアレイの第１の行の入ノ〕に
同様に論理「１」を強制し、アレイ３２または６ｏのシ
フトリンクの第１の行の入力を３２の論理「１」のソー
スに向は直す。マルチプレクサ９４ないし９７は２つの
３２ビツト入力を右る、１つのマルチプレクサとして示
され１ｑる。

一方の入力は検査合計レジスタ３０のセルの３２のデー
タ出力の各々に接続され、そして他方の入力は入力の導
体の各々に結合される電圧源のような３２の論理「１」
のソースに結合されるためのものであろう。マルチプレ
クサの出力はアレイのシフトリンクの第１の行のデータ
入力に結合される３２ビツトバスであろう。マルチプレ
クサはＮＥＷ　　ＰＲＥＳＥＴ　　５ＥＬＥＣＴ信号を
受取るための入力を有る、であろう。この信号はＣＲＣ
計算の第１のクロック計算の間に断定され、そしてマル
チプレクサが論理「１」のソースに結合される入力を選
択し、かつこれらの論理「１」をアレイのシフトリンク
の第１の行の入力に結合させることを引き起こす。ＣＲ
Ｃ計算の第１のクロック丈イクルの後、ＮＥＷ　　ＰＲ
ＥＳＥＴ　　５ＥＬＥＣＴ信号は、マルチプレクサが検
査合計レジスタ３０のデータ出力をアレイのデータ入力
に結合る、状態に戻す。その後ＣＲＣ計埠は通常通り進
む。

第１３図は第８図ないし第１２図の実施例のクロック信
号とすべての制御信号の関係を示すタイミング図を示す
。この図はＣＲＣ計算の第１のクロックサイクルに対る
、プリセット信号の関係が上の論議で与えられているの
で自明である。

［ヘッダＣＲＣ計算］直列データの伝送のための多くの応用では、ヘッダパケ
ットが用いられる。これらのヘッダパケットはアドレス
されたノードを規定る、ピッ［・であり、そのためにヘ
ッダパケットに取付けられるデータパケットが意図され
る。そのようなメツセージ機構はコンピュータ、端末お
よび周辺装置の回路網を作る際に一般に用いられる。第
１４Ａ図はＣＲＣＨｌｏｌがへラダビラ上１００で計ｎ
されたＣＲＣチェックヒツトの集まりで、そしてＣＲＣ
Ｄ１０３はデータメツセージ１０２で計算されたＣＲＣ
チェックビットの集まりである典型的なメツセージ編成
の記号の図である。

ＣＲＣＤチェックビットを計算る、２つの異なる方法が
一般に用いられている。第１の方法はＣＲＣＤチェック
ビットがデータメツセージ１０２だけで計算される第１
４Ａ図に示されている。第２の方法はＣＲＣＤチェック
ビットがヘッダ１００．ＯＲＣＤチエツクピツト１０１
およびデータビット１０２を含む全体のパケットで計算
される第１４Ｂ図に示される。２つの方法のいずれかで
別々のＣＲＣＨおよびＣＲＣＤチェックビットパケット
を計ｎる、ことができるＣＲＣ計算器を有る、ことが有
用である。

フィードバックバス３６にゲートを有し、または検査合
計レジスタ３ｏの出力からその入力へと入力マルチプレ
クサ８６を介したバス９１のような保持バスを有る、、
上に説明されたかまたはこれから説明される実施例のい
ずれも第１４Δ図の方法に従ってＣＲＣＨ１３よびＣＲ
ＣＤチェックビットパケット・を計算る、ことができる
。これは以下のようにして行なわれ、すなわち、ヘッダ
パケットが処理された後にＣＲＣ計算を停止し、検査台
ｔルジスタ３０の存在している内容物をＣＲＣＨパケッ
トとして出力し、それから検査合計レジスタをプリセッ
トし、ＣＲＣ計算がデータメツセージ１０２が到着し始
めるとき再び始まることを可能にる、ことによって行な
われる。

第１５図の実施例は、シフトリンクの直列フォーマット
アレイ３２を用いて第１４Ｂ図の方法に従って別々のＣ
ＲＣＨおよびＣＲＣＤチェックビットパケットを計算る
、ことができるＣ　ＲＣｉｔ　算器の１つの実施例であ
る。第１６図の実施例はシフトリンクの並列フォーマッ
トアレイ３２を用いて第１４Ｂ図の方法に従って別々の
ＣＲＣ）−１およびＣＲＣＤチェックビットパケットを
計算る、ことができるＣＲＣ計算器の１つの＊施例であ
る。

これらの実施例の両方は第１４Ｂ図の方法を実現る、た
めに別々のスナップショットレジスタ１０６およびマル
チプレクサ１０８を用いる。これらの実施例の共通部分
は、シフトリンクの直列または９ｆ列のアレイのどちら
が用いられるかといった間に区別なく以下に説明される
であろうが、これはこれが発明のこの局面の動作と無関
係であるからである。

構造、動作および目的が他の実施例で上に説明された検
査合計レジスタと同一である検査合計レジスタ３０はそ
のデータ入力が３２ビット幅のバス８８によって入力マ
ルチプレクサ８６のデータ出力に結合される。マルチブ
レフナ８６は３つの入力を有し、これらは同じ入力でそ
して上で論じられた第８図のマルチプレクサ８６のため
の入りの目的と同じ役割を果たす。

検査合計レジスタ３０の出力は第１５図のように直接に
または第１６図に示されるようにプリセット手段１０９
を介してシフトリンクのアレイの入力に結合される。第
１５図の実施例は論理「１」がＣＲＣ計算が開始される
前のクロックサイクルの間検査合計レジスタ３０にロー
ドされるプリセット方法を用いる。これは、検査合計レ
ジスタ３○に３２の論理「１」をＯ−ドる、ためにＣＲ
Ｃ計算の始まる前のクロックサイクルの間、マルチプレ
クサ８６の入力Ｃを選択る、ようにＩＮＰＵＴ　　５Ｅ
ＬＥＣＴ信号を断定る、ことににつでなされる。第１６
図の実施例は、第９図ないし第１２図と関連して上に説
明されたＣＲＣ計算方法の第１のクロックサイクルの間
、シフトリンクのアレイの入力に論理「１」を強制る、
プリセット方法を用いる。プリセット手段１０９は第９
図および第１０図のＯＲゲート９０ないし９３のような
ＯＲゲートかまたは、第１１図および第１２図に示され
るマルチプレクサ９４ないし９７のようなマルチブレフ
ナのどちらでもあり得る。いずれかのプリセット方法お
よび装置は第１５図または第１６図の実施例のどちらに
でも用いられてもよい。

シフトリンク３２または６０のアレイはここに説明され
るシフトリンクのアレイのいずれであってもよい。アレ
イ３２または６０が直列のフォーットデータメッセージ
のどちらを処理る、かに関係なく、アレイの出力はＣＲ
ＣＨチェックビットのコピーのための記憶ロケーション
としての役割を果たすスナップショットレジスタ１０６
の３２のデータ入力に結合される。スナップショットレ
ジスタは検査合計レジスタで用いられたもののような少
数個のメモリセルからなるが、当業者は他の型のメモリ
セルが用いられてもよいことを認めるであろう。スナッ
プショットレジスタ１０６のメモリセルのクロック入力
は、ＥＮＤ　　ＯＦ　　ＨＥＡＤＥＲクロック信号に結
合る、ためのものであり、この信号はすべてのヘッダビ
ットが処理された侵にシフトリンク３２または６０のア
レイの出力をスナップショットレジスタ１０６にロード
る、ように働き、そしてバス３６上のアレイの出力はＣ
ＲＣ）−１ビツトからなる。これらのＣＲＣ）−１ビツ
トは第６図のマルチプレクサ７２のようなマルチプレク
サを用いるか、または当業者にとって明らかであろう他
の方法でバイト単位でＣＲＣｌ−１出力バス１１０上に
出力され得る。

第１４Ｂ図のＣＲＣＤ計算方法を実現る、ために、ＣＲ
Ｃ：Ｈビットは生入力どしてシフトリンクのアレイに供
給され戻されなくてはならず、そのためＣＲＣビットは
ＣＲＣｌ−１ビツトで計算されてもよい。これがマルチ
プレクサ１０８およびそれに接続される回路の目的であ
る。この回路の構造はここで簡単に説明され、それに続
いて第１４Ａ図の方法を実現る、際の、１ｌ１５よび第
１４Ｂ図の方法を実現る、際のその動作の説明がなされ
る。

第１５図の実施例では、スナップショットレジスタ１０
６はシフトレジスタとして接続され、そのためＣＲＣＨ
ビットはライン１１２上で直列様式でマルチプレクサ１
０８の１つの入力にシフトされてもよい。マルチプレク
サ１０８の他方の入力は直列生入力データのソースに結
合される。ライン１１４の選択信号はマルチプレクサ１
０８がライン１１６のメツセージの生データかまたはラ
イン１１２のＣＲＣＨデータのいずれかをアレイ３２の
生データ入力１１８に結合る、ことを引き起こず。

スナップショットレジスタ１０６がマルチプレクサ１１
６の４つの入力ボートに結合される４つの１バイト幅の
出力バス１１８ないし１２１を有る、ことを除いて、同
様の状況が第１６図の実施例で存在る、。並列フォーマ
ット入力データビットＤ７ないしＤｏはバス１２２によ
ってマルチプレクサ１１６の入力ボートに結合され、そ
してライン１２４上のＢＹＴＥ　　５ＥＬＥＣＴ信号は
マルチプレクサ１１６の入力のどれがシフトリンクのア
レイの生データ入力１２６に結合されるべきかを制御る
、。

第１５図および第１６図の実施例は第１４Ａ図の態様で
ＣＲＣＤチェックビットを計算る、のに用いられ得る。

まず、プリセット動作がなされなくてはならない。第１
５図の実施例に関して特定に、入力Ｃを選択る、ために
ＴＮＰＵＴ　　５ＥＬＥＣＴ信号を断定る、ことによっ
て、３２の論理「１」はＣＲＣ計算の準備のために検査
合計レジスタ３０にロードされるであろう。もし入力マ
ルチプレクサ８６が第１５図の入力を有る、ように第１
６図で修正されるなら、第１６図の実施例は同じ態様で
プリセットを行なうことができ、そしてプリセット動作
は同じ態様で行なわれるであろう。第１５図または第１
６図のいずれかの実施例は、以前に説明された態様でラ
イン１２６上にＮＥＷ　　ＰＲＥＳＥＴ信号を断定る、
ことによって新しいプリセット手段１０９゛を用いてプ
リセットされ得る。次に、六入力を選択る、ためにＩＮ
ＰＬＪＴ　　５ＥＬＥＣＴ信号を断定る、ことによって
ＣＲＣ計算は始められ１ｑる。入力ＡはＣＲＣ計算の間
ヘッダビット１００で選択されるであろう。

ヘッダビットの処理の後、もし第１４Ａ図の方法がＣＲ
ＣＤチェックビットを計算る、ために用いられるべきな
ら、入力ＢはＣＲＣＨビットが検査合計レジスタ３０か
ら出力されるときクロックサイクルの間選択されるであ
ろう。ＣＲＣＨを出力る、ためのこの出力処理は、スナ
ップショットレジスタに結合される出力バス構造の型に
依存して直列または並列のシフトアレイのための上で説
明された方法のいずれによってでも可能である。

ＣＲＣＨビットが出力された後、検査合計レジスタは、
もし第１４Ａ図の方法が行なわれるなら再びすべて「１
」にプリセットされる。データメツセージ１０２の生入
力データはそれからアレイ３２または６０に入力され、
そしてＣＲＣＤチェックビットを計算る、ために処理さ
れる。

第１４８図の方法がもし行なわれるべきなら、プリセッ
ト段階および計算段階はＣＲＣＩ−１を計算る、ための
上と同じである。しかしながら、ＣＲＣＨヂエックビッ
トの計算を完了る、と、それらはスナップショットレジ
スタ１０６にコピーされなくてはならず、そのためそれ
らは出力される一方、同時にシフトリンクのアレイの生
データ入力に供給され戻される。これを行なうために、
ＥＮＤ　ＯＦ　ＨＥＡＤＥＲ信号が断定され、これはＣ
ＲＣＨビットがスナップショットレジスタ１０６にロー
ドされることを引き起こす。ＥＮＤ　　ＯＦ　　＋−（
Ｅ　Ａ　Ｄ　Ｅ　Ｒクロック信号は検査合計レジスタに
供給されるクロック信号、すなわらＢＩＴＣＬＯＣＫ信
号であり得、これはヘッダの端部が検出されるときそれ
を通過させることを可能にる、だけのゲートを介してゲ
ートされる。これはＣＲＣＨビットのコピーがスナップ
ショットレジスタ１０６でなされ、そしてバス１１２上
で１度に１ビツト外にシフトされることを引き起こす。

ＣＲＣＨビットの別のコピーはヘッダの端部でバス３６
を介して検査合計レジスタ３０に入力されるであろう。

第１５図の実施例の場合、マルチプレクサ１１６はライ
ン１１４上の５ＥＬＥＣＴ信号によってライン１１２上
の直列データの流れを生データ入力１１８に結合る、こ
とを引き起こされる。こうして、ＣＲＣＨチェックビッ
トはアレイに入力され、そして以前に説明された様式で
動作される。すべてのＣＲＣＨチェックビットが処理さ
れた後、マルチプレクサ１０８は５ＥＬＥＣＴ信号によ
ってその出力１１８をライン１１７上のデータメツセー
ジビット１０２に切換え戻すことを引き起こされる。メ
ツセージ１０２のデータビットのすべてが処理された後
、ＣＲＣＤチェックビットは検査合計レジスタ３０に属
し、上に説明されたいずれかの態様で出力され得る。

ＣＲＣＨおよびＣＲＣＤチェックビット計算を行なうた
めの好ましい実施例は、直列のアレイフォーマットで第
１７図にそして並列のアレイフォーマットで第１８図に
示されている。各実施例はそのデータ出力がバス８８に
よって検査合計レジスタ３２のデータ入力に結合されて
いる入力マルチプレクサ８６を用いる。各マルチプレク
サ８６は八人力がシフトリンク３２または６０のアレイ
の出力に結合されている。各マルチプレクサはまた人力
Ｃがバス１３０によって検査合計レジスタ３０のデータ
出力に結合されている。最後に、各マルチプレクサ８６
は８人力が残余の多項式のビットパターンに結合される
。このビットパターンはＣＲＣチェックビットがデータ
メツセージで計算され、そしてそのチェックビットがす
べて論理「１」のプリセット状態から始まるとき、結果
として生じる標準の残余の多項式の係数を表わす。

シフトリンクのアレイはここで説明されるアレイの構造
のいかなるものでもあり得る。シフトリンクのアレイの
出力は入力マルチプレクサ８６を介してフィードバック
バス３６によって検査合計レジスタ３ｏの入力に結合さ
れる。アレイ３２または６０の入力は以前に説明された
プリセット手段と同じ構造、動作Ｊ３よび目的を有る、
プリセット手段１０９を通って検査合計レジスタ３０の
データ出力に結合される。検査合計レジスタ３０のデー
タ出力はまた出力バス１３２に結合され、これはいずれ
の構造も有る、ことができ、ＣＲＣデータを検査合計レ
ジスタから出力る、ために上に述べられたいずれの態様
でも用いられ得る。

第１７図および第１８図の実施例がＣＲＣＨチェックビ
ットを計算し、そしてＯＲＣＤチエツクピツトを計算る
、ように働く態様は第１９図のタイミング図を参照る、
ことよって最良に理解される。

［第１４Ａ図の方法］第１４Ａ図の態様でＣＲＣＨおよびＯＲＣＤを計算る、
ために、第１７図Ｊ３よび第１８図の実施例のシフトリ
ンクのアレイは同じクロックサイクルの間ＮＥＷ　　Ｐ
ＲＥＳＥＴ信号を断定る、ことによってすべて論理「１
」にプリセットされ、ヘッダパケットの第１のビットま
たはバイトは第１９図の時間ライン２で示されるように
到着る、。

でれに代わる型のプリセット装置を用いる他の実施例で
は、入力選択信号ＯＬＤ　　ＰＲＥＳＥＴは３２の論理
「１」のソースに結合される入力マルチプレクサの入力
を選択る、ように断定される。

次に、ＣｏＭＰＵ丁Ｅ入力選択信号は入力Ａが選択され
ることを引ぎ起こすように主張され、そしてＣＲＣＨチ
ェックビットはヘッダビットで計算される。ヘッダパケ
ット１００のすべてのビットが処理された後、ＣＲＣ）
−１チエツクビツトは検査合計レジスタに属し、そして
第１７図の実施例の場合ＣＲＣ出力バスにシフトして出
されてもよく、またはここで初期に説明された装置を用
いて１度に１バイト出力されてもよい。この処理は第１
９図の時間ライン４上の信号ＭＵＸまたは５ＨＩＦＴを
断定る、ことによって記号化される。その代わりの実施
例では、すべての３２ビツトのＣＲＣＨチェックビット
は並列に出力されてもよい。

ＣＲＣ）−１ビツトが出力されている間、入力マルチプ
レクサ８６は時間ライン６で例示されるｌ−１０ＬＤ信
号の断定によって検査合計レジスタ入力に結合る、ため
の入力Ｃを選択る、ことを引き起こされる。これはＣＲ
ＣＨビットが第１４Ａ図の方法を実現る、ために出力さ
れる時間の間、検査合計レジスタの内容吻を一定に維持
る、。

ＣＲＣＨビットの出力が完了る、と、検査合計レジスタ
は、第１９図の時間ライン７に示されるＮＥＷ　　ＰＲ
ＥＳＥＴ信号を断定る、かまたは第１９図の時間ライン
８に示されるデータメツセージが始まる前のクロックサ
イクルの間、０ＬＤＰＲＥＳＥＴ信号を断定る、ことに
よってすべて「１」で再びプリセットされる。その後、
入力マルチプレクサはＣＯＭＰＬＩＴＥ信号の断定によ
って検査合計レジスタ３０の入力に結合る、ための六入
力を再び選択る、ことを引き起こされる。これはＣＲＣ
計算が生データ人力１１８および１２６で到着る、デー
タメツセージ１０２の生入力データビットで再び始まる
ことを引き起こす。メツセージ１０２のすべてのデータ
ビットが処理された侵、ＣＲＣＤチェックビットは検査
合おレジスタ３０で提示されるであろう。それは第１４
Ａ図の方法につきＣＲＣＨおよびＣＲＣＤチェックビッ
トの計算の方法を終える。

［第１４８図の方法］第１４Ｂ図の方法に従ってＣＲＣＨおよびＣＲＣＤチェ
ックビットを計算る、ために、第１７図および第１８図
の実施例が以下のように動作される。ＮＥＷ　　ＰＲＥ
ＳＥＴ信号は以前のようにそして第１９図の時間ライン
２で示されるようにヘッダの第１のクロックサイクルの
間断室される。

ＣＯＭＰＵＴＥ入力選択信号は第１９図の時間ライン１
で示されるように同時に断定される。これはＣＲＣ検査
合計レジスタの入力に結合る、ための入力マルチプレク
サの入力バスＡを選択る、。

ＣＲＣ：Ｈ計算はそれから以前に説明されたように進む
。ＣＲＣＨチェックビットはすべてのヘッダビットが処
理された後に検査合計レジスタに呈示されるであろう。

以前のように、これらのＣＲＣＨチェックビットは、そ
れらが出力される間検査合計レジスタ３０で一定に保持
されなくてはならない。しかしながら、それらのコピー
を保持る、ためのスナップショットレジスタがないので
、入力マルチプレクサ８６がＨＯＬＤ信号の断定によっ
て入力Ｃを選択る、ことを強制されなくてはならず、そ
のため検査合計レジスタ３０のＣＲＣＨビットはそれら
がすべて出力されるまで変化なく再び循環される。

ＣＲＣＨバイトのための出力処理は以前に説明された処
理と同一であり、そして第１９図の時間ライン４に示さ
れる信号の断定によって記号化される。

いくつかのクロックサイクルは、ＣＲＣＨビットでのい
かなるＣＲＣＤチェックビット・計算もなされることな
しに、ＣＲＣＨビットを出力る、この処理の間通過して
いるだろう。第１４Ｂ図の方法を実現る、ために、ＣＲ
Ｃ：Ｄチェックビットはヘッダ１００．ＣＲＣ）−１ビ
ツト１０１およびデータパケット１０２を含む全体のパ
イケラトで計算されなくてはならない。これを達成る、
ために、入力マルチプレクサはメツセージ９つのデータ
部分１０２の入力の第１のクロックサイクルの直前のク
ロックサイクルの間、すべてのＣＲＣＨビットを出力る
、Ｒ俊で入力Ｂを選択る、ように強制される。これは第
１９図の時間ライン５で例示されるＩＮＩＴＩＡＴＥ　
　ＲＥＭΔＩ　ＮＤＲ信号の断定によってなされる。こ
れは、そのビットパターンがもしＣＲＣＤデータビット
の計算がヘッダの第１のビット以来ずっと持続していた
なら、検査合計レジスタ内にやはり存在しているであろ
う時と全く同じ時に検査合計レジスタ３０に残余の多項
式ビットパターンをロードる、。言い換えれば、もし入
力Ｃがそれの出力の間、検査合計レジスタ内のＣＲＣＨ
ビットを一定に保持る、ためにヘッダの端部で選択され
なかったならば、すべてのＣＲＣＨチェックビットが処
理されてしまうまでに検査合計レジスタ内に結果として
生じたであろうビットは、残余の多項式ビットパターン
のビットであろう。このビットパターンは正確に予測可
能であることが周知であり、なぜなら、メツセージのみ
で計算されるＣＲＣビットを加えたＣＲＣ計算がデータ
メツセージで行なわれるときはいつでも、結果として生
じるＣＲＣビットは自動ディジタルネットワークＩＩお
よびエサ−ネット基準のための生成器多項式を規定る、
、ここで引用により援用された基準で公表される周知の
多項式％式％いかなるプリセットもこの方法でデータパケット１０２
のビットを処理る、前に行なわれない。

データパケット１０２のすべてのビットが処理された後
、ＣＲＣＤチェックビットは検査合計レジスタ内に属し
、そしてここで説明されたいずれかの態様で出力され得
る。

［可変ビット境界ＣＲＣ計ｎ］多数のバイトメツセージを回路網の他のノードに送るこ
とがコンピュータ回路網で一般的であり、そこでは第１
のバイトの第１のいくつかのビットがシステムの種々の
ノードによって飛んで変化されることを被る。これは特
にトークンリング回路網で一般的である。これらのビッ
トは飛んで変化を受（ブるので、それらは間違ってエラ
ーであると仮定されないようにＣＲＣ計算に含まれては
ならない。

データメツセージの第１のバイトの可変の数のビットで
ＣＲＣチェックビットを計算る、ための１つの並列フォ
ーマット実施例は、シフトリンクの第１のいくつかの行
を透明にる、べきであろう。

これは検査合計レジスタをすべて論理「１」にプリセッ
トした後に行なわれるであろう。論理「１」は、ＣＲＣ
ｔｌ粋に含まれるべき生入力データの第１のビットに結
合されるシフトリンクの第１の活動している行に送られ
る。しかしながら、シフトリンクの透明な行のシフト作
用は、この実施例を用いるためには不能化されなくては
ならず、そのため透明な行の最下位ビットは、論理ｒＩ
Ｊが透明な行の左にシフトされ、論理「０」では満され
ない。この実施例は次に説明される実施例より実現る、
のは難しい。

この発明の１つの重要な局面は、融通性のある手段を掟
供る、ことであり、それによって、それでＣＲＣビット
の計算が所望されるメツセージの第１のバイトの１つま
たは２つ以上のビットが無視されてもよい。いくつかの
初期のビットが無視されるべきバイトクロックを用いた
並列のフォーマット４算での問題は、シフトリンクの適
当な行をすべて「１」にプリセットる、ことである。適
当な行とは（第７図のゲート６２のような）その入力ゲ
ートの入力として、メツセージの第１のバイトの生入力
データの第１のデータビットを有る、行であり、これは
ＣＲＣ計算に含められるべきである。第２０図はこの発
明の他の重要な機能を実現る、装置とともにこの機能を
達成る、ための装置を例示る、。

可変ビット境界機能はＯＲゲート１１０ないし１つＦ　
Ｌ−）　−Ｉ　Ｔ中Ｔ目：Ｖ　＋＋　Ｘ　　、＋　ｈ　
Ｑ（１１（’Ｉ　Ｑ　／ｙ”　−ｋがビットに結合され
るシフトリンクの行が無視されて透明になることを引き
起こす態様が具体例によって最良に例示されている。読
者は同時に第２１図を参照すべきで、この図は可変ビッ
ト境界機能を実現る、のに必要な制御信号のタイミング
図である。第２０図に例示される他の装置を制御し、第
２０図の実施例が実施できるこの発明の他の機能を達成
る、ために必要な制御信号が以前のようにここで説明さ
れる。

プリセット論理「１」を次の行に送るように排他的ＯＲ
ゲートの行を透明にる、ために、論理ｒＯＪは影響を受
けた行、ずなわら無視されるべきビットに結合される行
のこれらの排他的ＯＲゲートの入力の１つに与えられな
くてはならない。

これはＯＲゲート１１０ないし１１７およびこれらのＯ
Ｒゲートの各々に結合されるＩＧＮＯＲＥ信号の機能で
ある。第１の３つのデータビットＤ７ないし０５はＣＩ
’（Ｃ計算で無視されるべきであると仮定る、。ＣＲＣ
計算の第１のクロックサイクルは第２１図の時間【。と
ｔ、の間にあると任意に仮定される。第２１図の時間ラ
イン１に例示されるＢＹＴＥ　　ＣＬＯＣＫ信号の遷移
１３０で始まるＣＲＣ計尊の第１のクロックサイクルの
間、入力マルチプレクサ８６のためのＣＡＬＣＩＪＬＡ
ＴＥ制御信号は入力△を選択る、ために断定され、ＣＲ
Ｃ計算が時間ライン３で例示されるように始まることを
可能にる、。第１のクロックサイクルの間ではまた、時
間ライン２で例示されるＮＥＷＰ　ＲＥ　Ｓ　Ｅ　Ｔ信
号が断定され、すべての論理「１」を入力ゲート６２を
介して入力データビットＤ７に結合されるシフトリンク
の第１の行のデータ入力に強制る、。ＣＲＣ計算の第１
のクロックサイクルの間もまた、第１のクロックサイク
ル（７）Ｉｊｌ（７）ミテアルが、［ＧＮＯＲＥ７、［
ＧＮＯＲＥ６およびＩＧＮＯＲＥ５信号が断定される。

データビットＤ７、ＤｏおよびＤ５の論理状態に関係な
く、論理「１」はライン１３２．１３４および１３６で
存在る、であろう。こうして入力ゲート６２．６４およ
び６５はそれらの入力で２つの論理「１」を受取り、こ
れはプリセットゲート１３８．１４０および１４２がそ
れらの出力をＮＥＷ　　ＰＲＥＳＥＴ信号の論理「１」
の状態によって論理「１」に強制る、からである。これ
はこのときの検査台δルジスタ３０の内容物に関係なく
正しい。それゆえ、排他的ＯＲゲート６２．６４および
６５の出力ラインはＣＲＣ計算の第１のクロックサイク
ルの間、論理「０」であろう。プリセットゲート１０９
はそれに対してそれらが論理「１」状態に接続される、
シフトリンクの第１の行のすべてのデータ入力を強制る
、。これらの論理「１」は、それらの共通の入力ライン
１５０の論理「０」による逆転をせずに、ワイヤである
すべてのシフトリンクによって第２の行に直接に送られ
、そして排他的ＯＲゲートである寸べてのシフトリンク
に送られる。この共通の入力ラインは、第２１図の時間
ライン４で示されるすべてのＣＲＣ計算の間、論理「１
」状態であるＳＨＩ　ＦＴ否定信号でＡＮＤ処理された
後の入力ゲート６２からの出力信号を保持る、。

第１の行の共通の入力ライン１５０はまた、第２の行の
最下位のビット位置のシフトリンクのための入力データ
ビットを保持る、。このビットもまた適切に動くだめの
配置では論理「１」でなくてはならないので、別のＯＲ
ゲート１１８は共通のライン１５０と第２の行の最下位
ビットの位置のシフトリンクのデータ入力との間に置か
れる。

このＯＲゲート１１８は一方の入力が共通の入力ライン
１５０に結合され、そして別の入力はＩＧＮＯＲＥ７信
号を所持る、ラインに結合される。

このＯＲゲートの出力はシフトリンクの第２の行の最下
位ビット位置のシフトリンクの入力に結合される。［Ｇ
ＮＯＲＥ７信号はＣＲＣ計鋒の第１のクロックサイクル
の間論理「１」であるので、第２の行の最下位ビット位
置のシフトリンクの入力に「１」が強制されるであろう
。

アレイのシフトリンクの各行はゲート１１８のようなＯ
Ｒゲートを有る、。すべてのこれらのＯＲゲート、すな
わらゲート１１９ないし１２５の出力は、次の行の１４
下位ビット位置のシフトリンクの入力に結合され、そし
て各ゲートは一方の入力がその行でＩＧＮＯＲＥ信号に
結合され、そして別の入力はその行で共通の入力ライン
に結合される。こうして、いかなる数の行もその行でＩ
ＧＮＯＲＥ信号を断定る、ことによって、それらの最下
位ビット位置のシフトリンクに論理「１」を強制る、こ
とができる。同様に、いかなる数の行も、透明にされる
べき行で、それらの出力が入力ゲートの入力に結合され
ているＯＲゲート１１０ないし１１７に結合されるＩＧ
ＮＯＲＥ信号を断定る、ことによって、透明にされ１り
る。

手元の特定の具体例では、ＩＧＮＯＲＥ７ないしＩＧＮ
ＯＲＥ５信号は第２１図の時間ライン５ないし７で示さ
れるＣＲＣ計算の第１のクロックサイクルの間に断定さ
れる。これは、アレイ６０の第１の３つの行が透明にな
り、そしてすべての論理「１」をシフトリンクの第４の
行のデータ入力に送ることを引き起こす。こうして、Ｃ
ＲＣ計算の第１のクロックサイクルの間、ＣＲＣチェッ
クビットはデータビットＤ７ないしＤ５を除いて第１の
入力バイトＤ７ないしＤｏのすべてのビットで計算され
るであろう。これが発生ずるのはプリセット「１」がデ
ータビットＤ７ないしＤ５に結合されるシフトリンクの
行を介して直接に伝送されるからで、そしてそのためデ
ータビットＤ４に結合されるシフトリンクの行はそれが
アレイの最初の行のように作用る、。ＣＲＣ計算の第１
のクロツクナイクルが終了る、ど、ＩＧＮＯＲＥ７ない
しＩＧＮＯＲＥ５信号は不活性化され、そしてＣＲＣ計
算は通常通りに進行る、。

この発明は好ましい実施例で説明されてきたが、当業者
はこの発明の精神および範囲から逸脱る、ことな〈発明
を実施る、ように働くであろう修正またはそれに代わる
ものを認めてもよい。そのようなすべての修正および代
用となるものはここに添付の特許請求の範囲の範囲内に
含まれることが意図される。

【図面の簡単な説明】

第１図はビットクロックを用いる直列フォーマットＣＲ
Ｃ計算器のブロック図である。第２図は第１図の機械の論理図である。第３図はそのＣＲＣビット〜が付加された典型的なデー
タメツセージのためのデータフォーマットの図である。第４図はバイトクロックを用いた並列フォーマットＣＲ
ＣＩＩ械のための論理図である。第５図はＣＲＣバイトを出力る、ためにバイト幅の出力
バスを用いたＣＲＣ計ｉ器の好ましい実施例のブロック
図である。第６図はマルチプレクサを通ってＣＲＣデータの各バイ
トに接続される１バイト幅の出力バスを用いたＣＲＣ計
算器の別の実施例のブロック図である。第７図は、より低いオーダのＣＲＣバイトを出力のため
に最上位バイト位置にシフトる、ことを引き起こすため
にシフトリンクのアレイで用いられるＡＮＤゲートを示
す第５図の実施例の論理の論理図である。第８図は、入力マルチプレクチを用いてすべて「１」で
検査合計レジスタをプリセットし、そしてＣＲＣ計算の
第１のクロックサイクルの前のクロックナイクルでプリ
セットる、ためのこの発明の実施例のブロック図である
。第９図は、ＯＲゲートを用いてすべて「１」で検査合計
レジスタをプリセットし、そしてＣＲＣ計算の第１のク
ロックサイクルでプリセットる、ためのこの発明の直列
入力データフォーマットの実施例のブロック図である。第１０図は、ＯＲゲートを用いてすべて「１」で検査合
計レジスタをプリセットし、そしてＣＲＣ計算の第１の
クロックサイクルでプリセットる、ためのこの発明の並
列入力データフォーマットの実施例のブロック図である
。第１１図は、マルチブレフナを用いてすべて「１」で検
査合計レジスタをプリセットし、そしてＣＲＣ計算の第
１のクロックサイクルでプリセットる、ためのこの発明
の直列入力データフォーマット実施例のブロック図であ
る。第１２図は、マルチプレクサ°を用いてすべて「１」で
検査合計レジスタをプリセットし、そしツトる、ための
この発明の並列入力データフォーマット実施例のブロッ
ク図である。第１３図は、直列または並列のフォーマット入力データ
フォーマットで第８図ないし第１２図の実施例と、プリ
セットがＣＲＣ計算の第１のクロックナイクルに先行る
、クロツクナイクルでなされるか、またはＣＲＣ計算の
第１のクロックサイクルの間になされる実施例とのプリ
セット機能を制御づる制御信号のタイミング図である。第１４Ａ図および第１４Ｂ図は、典型的な回路網メツセ
ージのデータパケットフォーマツ１〜を例示し、そして
ヘッダでＣＲＣＨチェックビットを、そして全体のメツ
セージかまたはデータパケットのみでＣＲＣＤヂ１ツク
ビットを計算る、２つの異なる方法を例示る、。第１５図は、第１４図に例示される方法のいずれかに従
ってＣＲＣＨおよびＯＲＣＤチエツクピツトを計算る、
ための１つの直列フォーマット入力データ実施例を例示
る、。 ’；＊１Ｑｒ；？ｒ寸＜１ＡＩｉｉ７１１−ｍｌ二＝−
←（１１９：ントｎ）ＩＮ、Ｐれかに従ってＣＲＣｌ−
１およびＣＲＣＤチェックビットをｉＴｔ　ｌｉる、た
めの１つの並列フォーマット入力データ実施例を例示る
、。第１７図は、第１４図に例示される方法のいずれかに従
ってＣＲＣＨおよびＯＲＣＤチエツクピツトを計算る、
ための好ましい直列のフォーマット入力データ実施例を
例示る、。第１８図は、第１４図に例示される方法のいずれかに従
ってＣＲＣＨおよびＣＲＣＤチェックビットを計算る、
ための好ましい並列フォーマット入力データ実施例を例
示る、。第１９図は、第１４図に例示される方法に従ってＣＲＣ
ＨおよびＣＲＣＤチェックビットを計算る、際の第１７
図および第１８図の実施例を制御る、制街１信号のため
のタイミングを例示る、。第２０図は、この発明の可変ビット境界特徴およびこの
発明のいくつかの他の特徴を含んだものを例示る、。第２１図は、この発明の可変ビット境界機能の動作を例
示る、第２０図の実施例のためのタイミング図である。図に＋３いて、３ｏは検査合計レジスタ、３２はアレイ
、３６はバス、４０および４２はセグメント、４／ｌは
マルチブレフナ、５ｏはインバータ、５６はアレイ、６
０はシフトリンク、６２．６４．６５．１１０，１１１
．１１２．１１３．１１４．１１５．１１６．１１７．
１１８．１１９．１２０．１２１．１２２．１２３．１
２４　（＋５よび１２５は排他的ＯＲゲート、６６およ
び６８はＡＮＤゲート、７０は１バイト幅の出力バス、
７４はバス、８４は排他的ＯＲおよびシフトアレイ、８
６はマルチブレフナ、８８は３２ビット幅の出力バス、
９０はバス、９０．９１．９２および９３はＯＲゲート
、９４．９５．９６および９７はマルチプレクサ、９つ
はメツセージ、１００はＡＮＤゲート、１００はヘッダ
、１０１はＣＲＣＨビット、１０２はデータパケット、
１０３はＣＲＣＤ、１０６はスナップショットレジスタ
、１０８はマルチプレクサ、１０９はプリセット手段、
１１０はＣＲＣｌ−１出力バス、１１８．１１９．１２
０および１２１は１バイト幅の出力バス、１１６はマル
チプレクサ、１２６は生データ入力、１３０および１３
２はバス、１３８．１４０および１４２はプリセットゲ
ートである。特許出願人　アドバンスト・マイクロ・デイバイシズ・
インコーボレーテツド −０−００−０Ｑ　　　　Ｏ−’０ Δど ○Ｏ■■０００

Claims

【特許請求の範囲】

（１）複数個のＣＲＣビットをストアし、各ＣＲＣビッ
トを受取るためのデータ入力を有し、そして各ストアさ
れたＣＲＣビットのためのデータ出力を有するＣＲＣ検
査合計レジスタと；データ出力が前記ＣＲＣ検査合計レ
ジスタの前記データ入力に結合され、データ入力が前記
ＣＲＣ検査合計レジスタの前記データ出力に結合され、
生データ入力を有する計算手段とを含み、前記計算手段
は前記ＣＲＣ検査合計レジスタからの入力データと、前
記生データ入力で生入力データとを受取り、そして前記
生入力データを予め定められた２進の数で除算し、そし
て前記除算の残りを前記ＣＲＣ検査合計レジスタに前記
ＣＲＣチェックビットとしてストアし；ＥＮＤ　ＯＦ　ＨＥＡＤＥＲクロック信号を受取るため
の入力を有するスナップショットレジスタを含み、前記
スナップショットレジスタは、前記ＥＮＤ　ＯＦ　ＨＥ
ＡＤＥＲクロック信号を受取ると前記第１の複数個のＣ
ＲＣビットをストアし、そして複数個の入力が前記計算
手段の前記データ出力に結合され、前記ＣＲＣビットの
ためのデータ出力を有し；第１の入力が前記スナップショットレジスタの前記デー
タ出力に結合され、生入力データのソースに結合するた
めの第２の入力を有し、データ出力が前記計算手段の前
記生データ入力に結合され、そして前記第１または第２
の入力のどちらが前記計算手段の前記生データ入力に結
合されるべきかを制御する制御信号を受取るための制御
入力を有するマルチプレクサを含む、ＣＲＣビットを計
算するための装置。
（２）出力が前記ＣＲＣ検査合計レジスタの前記データ
入力に結合され、第１の入力が前記計算手段の前記デー
タ出力に結合され、第２の入力が前記ＣＲＣ検査合計レ
ジスタの前記データ出力に結合され、そして前記第１ま
たは第２の入力のどちらが前記ＣＲＣ検査合計レジスタ
の前記データ入力に結合されるかを制御する信号を受取
るための制御入力を有する、入力マルチプレクサをさら
に含む、特許請求の範囲１項に記載の装置。
（３）入力および出力を有するプリセット手段をさらに
含み、各前記入力は前記ＣＲＣ検査合計レジスタのデー
タ出力に結合され、各前記出力は前記計算手段のデータ
入力に結合され、前記プリセット手段はＮＥＷ　ＰＲＥ
ＳＥＴ信号を受取ると、論理「１」が前記計算手段の各
前記データ入力によって受取られることを強制する、特
許請求の範囲第２項に記載の装置。
（４）前記入力マルチプレクサは、第３の入力が各前記
ＣＲＣビットで１つの前記論理「１」である複数個の論
理「１」のソースに結合され、そして前記制御信号は前
記第１、第２または第３の入力のいずれか前記ＣＲＣ検
査合計レジスタの前記データ入力に結合されるかを制御
する、特許請求の範囲第２項に記載の装置。
（５）前記計算手段が、各々のシフトリンクが入力と出
力とを有する複数個のシフトリンクの行を含み、そして
前記生入力データは並列フォーマットで、前記計算手段
は各入力データビットで１つの前記行を有し、そして各
シフトリンクの行はその入力が以前の行の次の最下位シ
フトリンクの出力に結合されるが、この場合、入力が先
行する行の最上位シフトリンクの出力に結合される各行
の最下位のシフトリンクと、その入力が、それがあたか
もシフトリンクの先行する行であったかのように前記Ｃ
ＲＣ検査合計レジスタの前記データ出力に結合される第
１の行を除き、そしてシフトリンクの最後の行はそのデ
ータ出力が前記ＣＲＣ検査合計レジスタの前記データ入
力に結合され、そして予め定められたシフトリンクはそ
れらの入力ビットと予め定められた信号の間で排他的Ｏ
Ｒ論理演算を行なうゲートである、特許請求の範囲第１
項に記載の装置。
（６）前記シフトリンクの各前記行で予め定められた信
号があり、各前記予め定められた信号は、前記ＣＲＣビ
ットの予め定められたものと前記入力データバイトから
のデータビットとの間で予め定められた論理演算を行な
う、その特定の行に対応する入力ゲートによって発生さ
れる、特許請求の範囲第５項に記載の装置。
（７）第１の行に対応する入力ゲートが、前記ＣＲＣ検
査合計レジスタにストアされる最上位ＣＲＣビットと、
もし生入力データが直列様式で入力されたならば到着す
るであろう第１のデータビットとの間で排他的ＯＲ論理
演算を行なうゲートであり、そして第２の行に対応する
入力ゲートが前記ＣＲＣ検査合計レジスタにストアされ
る次の最上位ＣＲＣビットと、もし前記生入力データが
直列様式で入力されたなら到着するであろう第２のビッ
トとの間で排他的ＯＲ演算を行なうゲートであり、前記
シフトリンクの各行で以下同様である、特許請求の範囲
第６項に記載の装置。
（８）前記計算手段が、各シフトリンクが入力および出
力とを有するシフトリンクの複数個の行を含み、そして
前記生入力データは並列のフォーマットであり、前記計
算手段は各入力データビットで１つの前記行を有し、そ
してその入力が先行する行の最上位シフトリンクの出力
に結合される各行の最下位シフトリンクと、その入力が
それがあたかもシフトリンクの先行する行であったかの
ように前記ＣＲＣ検査合計レジスタの前記データ出力に
結合される第１の行とを除いて、各シフトリンクの行は
その入力が以前の行の次の最下位シフトリンクの出力に
結合され、そしてシフトリンクの最後の行はそのデータ
出力が前記ＣＲＣ検査合計レジスタの前記データ入力に
結合され、そして予め定められたシフトリンクはそれら
の入力ビットと予め定められた信号の間で排他的ＯＲ論
理演算を行なうゲートである、特許請求の範囲第２項に
記載の装置。
（９）前記シフトリンクの各前記行で予め定められた信
号があり、そして各前記予め定められた信号は、前記Ｃ
ＲＣビットの予め定められたものと、前記入力データバ
イトからのデータビットとの間で予め定められた論理演
算を行なうその特定の行に対応する入力ゲートによって
発生される、特許請求の範囲第８項に記載の装置。
（１０）第１の行に対応する入力ゲートが、前記ＣＲＣ
検査合計レジスタにストアされた最上位ＣＲＣビットと
、もし生入力データが直列様式で入力されたならば到着
するであろう第１のデータビットとの間で排他的ＯＲ論
理演算を行なうゲートであり、そして第２の行に対応す
る入力ゲートは前記ＣＲＣ検査合計レジスタにストアさ
れた次の最上位ＣＲＣビットと、もし前記生入力データ
が直列の様式で入力されたならば到着するであろう第２
のビットとの間で排他的ＯＲ演算を行なうゲートであり
、前記シフトリンクの各行で以下同様である、特許請求
の範囲第９項に記載の装置。
（１１）前記スナップショットレジスタが複数個の出力
を有し、各前記出力は前記スナップショットレジスタに
ストアされたＣＲＣデータの１バイトに結合され、そし
て各前記出力は前記マルチプレクサの別々の入力バスに
結合され、そして前記制御入力は前記マルチプレクサの
手段に結合され、前記計算手段の前記生データ入力に結
合するための前記マルチプレクサの前記入力のいずれか
１つの選択を引き起こす、特許請求の範囲第５項に記載
の装置。
（１２）前記計算手段は、入力が前記ＣＲＣ検査合計レ
ジスタの前記出力に結合され、出力が前記ＣＲＣ検査合
計レジスタの前記データ入力に結合されるが、最上位Ｃ
ＲＣビットに向かって１ビット位置シフトされる、シフ
トリンクの行からなり、前記シフトリンクのいくつかは
、第１の入力が前記ＣＲＣ検査合計レジスタのデータ出
力に結合される排他的ＯＲゲートであり、前記ＣＲＣ検
査合計レジスタの最上位ＣＲＣビットデータ出力は、デ
ータ入力排他的ＯＲゲートの１つの入力に結合され、前
記データ入力排他的ＯＲゲートは、入力データの直列の
流れに結合するための別の入力を有し、そしてその出力
がシフトリンクの各前記行の各前記排他的ＯＲゲートの
第２の入力に結合される、特許請求の範囲第１項に記載
の装置。
（１３）前記第１および第２のデータ入力が直列のデー
タ入力で、そして前記マルチプレクサの前記出力は直列
のデータ出力で、そして前記スナップショットレジスタ
の前記データ出力は直列データ出力である、特許請求の
範囲第１２項に記載の装置。
（１４）前記計算手段は、入力が前記ＣＲＣ検査合計レ
ジスタの前記出力に結合され、そして出力が前記ＣＲＣ
検査合計レジスタの前記データ入力に結合されるが、最
上位ＣＲＣビットに向かって１ビット位置シフトされる
、シフトリンクの行からなり、前記シフトリンクのいく
つかは、第１の入力が前記ＣＲＣ検査合計レジスタのデ
ータ出力に結合され、前記ＣＲＣ検査合計レジスタの最
上位ＣＲＣビットデータ出力はデータ入力排他的ＯＲゲ
ートの１つの入力に結合され、前記データ入力排他的Ｏ
Ｒゲートは入力データの直列の流れに結合するための別
の入力を有し、その出力がシフトリンクの前記行の各前
記排他的ＯＲゲートの第２の入力に結合される、特許請
求の範囲第２項に記載の装置。
（１５）前記第１および第２のデータ入力が直列データ
入力であり、前記マルチプレクサの前記出力は直列デー
タ出力であり、そして前記スナップショットレジスタの
前記データ出力は直列のデータ出力である、特許請求の
範囲第１４項に記載の装置。
（１６）バイトクロック入力でバイトクロック信号を受
けとると、複数個の入力で存在する複数個のビットのデ
ータをストアし、複数個のデータ出力でストアされたデ
ータを提示する第１の手段と；前記データ出力でデータを受取り、ＮＥＷ　ＰＲＥＳＥ
Ｔ信号がそのとき前記データ出力は論理「１」状態に強
制される予め定められた論理状態である場合を除いて、
複数個のデータ出力にそれを通過させるための第２の手
段と；前記第２の手段からデータビットと、生データ入力で生
入力データビットを受取り、そして予め定められた様式
で予め定められたビットをシフトし、一方予め定められ
たシフトの間、予め定められた信号で予め定められたビ
ットの間で排他的ＯＲ演算を行ない、そして前記ＣＲＣ
検査合計レジスタのデータ入力に結合される複数個のデ
ータ出力でその結果を提示するための計算手段と；ＥＮ
Ｄ　ＯＦ　ＨＥＡＤＥＲクロック信号を受取るためのク
ロック入力を有し、そして複数個の入力が前記計算手段
の前記データ出力に結合され、データ出力を有するスナ
ップショットレジスタとを含み、前記ＥＮＤ　ＯＦ　Ｈ
ＥＡＤＥＲクロック信号を受取ると前記第１の複数個の
ＣＲＣビットをストアし；第１の入力が前記スナップショットレジスタの前記デー
タ出力に結合され、生入力データのソースに結合するた
めの第２の入力を有し、データ出力が前記計算手段の前
記生データ入力に結合され、前記第１または第２の入力
のどちらが前記計算手段の前記生データ入力に結合され
るべきかを制御する信号を受取るための制御入力を有す
るマルチプレクサを含み、前記計算手段は前記第２の複
数個のＣＲＣビットを計算し；出力が前記第１の手段の前記データ入力に結合され、第
１の入力が前記計算手段の前記データ出力に結合され、
第２の入力が前記第１の手段の前記データ出力に結合さ
れ、前記第１または第２の入力のどれが前記第１の手段
の前記データ入力に結合されるかを制御する信号を受取
るための制御入力を有する入力マルチプレクサとを含む
、ヘッダパケットの第１の複数個のＣＲＣビットと第２
の複数個のＣＲＣビットを計算するための装置。
（１７）複数個のＣＲＣビットをストアし、各ＣＲＣビ
ットを受取るためのデータ入力を有し、各ストアされた
ＣＲＣビットのためのデータ出力を有し、クロック信号
を受取るためのクロック入力を有するＣＲＣ検査合計レ
ジスタと；データ入力が前記ＣＲＣ検査合計レジスタの前記データ
出力に結合され、生データ入力を有し、データ出力を有
する計算手段とを含み、前記計算手段はそれでＣＲＣ計
算が行なわれるべき前記生データ入力の生入力データを
受取り、それを予め定められた２進の数で除算し、前記
ＣＲＣ検査合計レジスタに前記除算の残りを前記ＣＲＣ
ビットとしてストアし；さらに第１の入力が前記計算手段の前記データ出力に結合され
、第２の入力が予め定められたビットパターンに結合さ
れ、データ出力が前記ＣＲＣ検査合計レジスタの前記デ
ータ入力に結合され、前記第１または第２の入力のどれ
が前記マルチプレクサデータ出力に結合されるべきかを
示すための制御信号を受取るための制御入力を有する入
力マルチプレクサを含む、複数個のＣＲＣビットを計算
するための装置装置。
（１８）前記予め定められたビットパターンが、データ
のブロックに対し当該データの前記ブロックで以前に計
算されたＣＲＣビットを加えたものについてＣＲＣビッ
トが計算されるとき、結果として生じる多項式を表わす
標準の残余の２進の数を示す、特許請求の範囲第１７項
に記載の装置。
（１９）入力と出力とを有するプリセット手段をさらに
含み、各前記入力は前記ＣＲＣ検査合計レジスタのデー
タ出力に結合され、各前記出力は前記計算手段のデータ
入力に結合され、前記プリセット手段はＮＥＷ　ＰＲＥ
ＳＥＴ信号を受取ると論理「１」が、前記計算手段の各
前記データ入力で受取られることを強制する、特許請求
の範囲第１８項に記載の装置。
（２０）前記ＣＲＣ検査合計レジスタのＣＲＣビットの
最上位バイトのみのデータ出力に結合されるＣＲＣ出力
バスをさらに含む、特許請求の範囲第１９項に記載の装
置。
（２１）前記計算手段が、各シフトリンクが入力および
出力を有するシフトリンクの複数個の行を含み、前記生
入力データは並列フォーマットで複数個のデータビット
であり、前記計算手段は各入力データビットで１つの前
記行を有し、そしてその入力が先行する行の最上位シフ
トリンクの出力に結合されている各行の最下位のシフト
リンクと、その入力がそれがあたかもシフトリンクの先
行する行であったかのように前記ＣＲＣ検査合計レジス
タの前記データ出力に結合される第１の行を除いて、各
シフトリンクはその入力が以前の行の次の最下位シフト
リンクの出力に結合され、そしてシフトリンクの最後の
行はそのデータ出力が前記ＣＲＣ検査合計レジスタの前
記データ入力に結合され、そして予め定められたシフト
リンクはそれらの入力ビットと、予め定められた信号の
間で排他的ＯＲ論理演算を行なうゲートである、特許請
求の範囲第１８項に記載の装置。
（２２）前記シフトリンクの各前記行で予め定められた
信号があり、各前記予め定められた信号は前記ＣＲＣビ
ットの予め定められたものと、前記入力データバイトか
らのデータビットの間で予め定められた論理演算を行な
う、その特定の行に対応する入力ゲートによって発生さ
れる、特許請求の範囲第２１項に記載の装置。
（２３）第１の行に対応する入力ゲートが、前記ＣＲＣ
検査合計レジスタにストアされる最上位ＣＲＣビットと
、もしその生入力データが直列様式で入力されたなら到
着するであろう第１のデータビットとの間で排他的ＯＲ
論理演算を行なうゲートであり、そして第２の行に対応
する入力ゲートが、前記ＣＲＣ検査合計レジスタにスト
アされる次の最上位ＣＲＣビットと、もし前記生入力デ
ータが直列様式で入力されたなら到着するであろう第２
のビットとの間で排他的ＯＲ演算を行なうゲートであり
、前記シフトリンクの各行で以下同様である、特許請求
の範囲第２２項に記載の装置。
（２４）前記ＣＲＣ検査合計レジスタクロック入力が、
バイトクロック信号を受取り、そして前記ＣＲＣ検査合
計レジスタに結合され、前記バイトクロック信号と同期
して１度で１バイト前記ＣＲＣバイトを、前記ＣＲＣ検
査合計レジスタの最高位のオーダのバイト位置にシフト
することによって、１度に１バイト前記ＣＲＣ出力バス
でＣＲＣデータの前記バイトを出力するためのシフト手
段をさらに含む、特許請求の範囲第２３項に記載の装置
。
（２５）前記シフト手段が、前記シフトリンクの各行で
１つの、複数個のＡＮＤゲートであり、各ＡＮＤゲート
は１つの入力が特定の行で入力ゲートの出力に結合され
、その出力がシフトリンクの特定の対応する行の排他的
ＯＲゲートの入力に結合され、そして各ＡＮＤゲートは
、いかなるＣＲＣ計算も行なわれるべきでなく、そして
前記検査合計レジスタの前記ＣＲＣビットのシフトのみ
が行なわれるべきときを示す、ＳＨＩＦＴ否定信号のソ
ースに結合するための別の入力を有し、前記シフトは、
前記ＣＲＣ検査合計レジスタの最上位バイトに向かって
１バイトだけシフトされる、特許請求の範囲第２４項に
記載の装置。
（２６）前記計算手段が、複数個の行のシフトリンクを
含み、各シフトリンクは入力および出力を有し、そして
前記生入力データは並列フォーマットで複数個のデータ
ビットであり、前記計算手段は各入力データビットで１
つの前記行を有し、そしてその入力が先行する行の最上
位シフトリンクの出力に結合される各行の最下位シフト
リンクと、その入力が、それがあたかもシフトリンクの
先行する行であるかのように、前記ＣＲＣ検査合計レジ
スタの前記データ出力に結合される第１の行とを除いて
、各シフトリンクの行はその入力が以前の行の次の最下
位シフトリンクの出力に結合され、そしてシフトリンク
の最後の行は、そのデータ出力が前記ＣＲＣ検査合計レ
ジスタの前記データ入力に結合され、そして予め定めら
れたシフトリンクは、それらの入力ビットと予め定めら
れた信号の間で排他的論理ＯＲ演算を行なうゲートであ
る、特許請求の範囲第２０項に記載の装置。
（２７）前記シフトリンクの各前記行で予め定められた
信号があり、各前記予め定められた信号は、前記ＣＲＣ
ビットの予め定められたものと前記入力データバイトか
らのデータビットとの間で予め定められた論理演算を行
なう、特定の行に対応する入力ゲートによって発生され
る、特許請求の範囲第２６項に記載の装置。
（２８）第１の行に対応する入力ゲートが、前記ＣＲＣ
検査合計レジスタにストアされる最上位ＣＲＣビットと
、もし生入力データが直列様式で入力されたなら到着す
るであろう第１のデータビットとの間で排他的ＯＲ論理
演算を行なうゲートであり、そして第２の行に対応する
入力ゲートが、前記ＣＲＣ検査合計レジスタにストアさ
れる次の最上位ＣＲＣビットと、もし前記生入力データ
が直列様式で入力されたなら到着するであろう第２のビ
ットとの間で排他的ＯＲ演算を行なうゲートであり、前
記シフトリンクの各行で以下同様である、特許請求の範
囲第２７項に記載の装置。
（２９）前記ＣＲＣ検査合計レジスタのクロック入力が
、バイトクロック信号を受取り、そして前記ＣＲＣ検査
合計レジスタに結合され、前記バイトクロック信号と同
期して１度に１バイト前記ＣＲＣバイトを、前記ＣＲＣ
検査合計レジスタの最高位のオーダバイト位置にシフト
することによつて、１度に１バイト前記ＣＲＣ出力バス
でＣＲＣデータの前記バイトを出力するためのシフト手
段をさらに含む、特許請求の範囲第２８項に記載の装置
。
（３０）前記シフト手段が、前記シフトリンクの各行で
１つの、複数個のＡＮＤゲートであり、各ＡＮＤゲート
は１つの入力が特定の行で入力ゲートの出力に結合され
、その出力はシフトリンクの特定の対応する行の排他的
ＯＲゲートの入力の１つに結合され、各ＡＮＤゲートは
、いかなるＣＲＣ計算も行なわれるべきでなく、そして
前記ＣＲＣ検査合計レジスタの前記ＣＲＣビットのシフ
トのみが行なわれるときを示す、ＳＨＩＦＴ否定信号の
ソースに結合するための別の入力を有し、前記シフトは
、前記ＣＲＣ検査合計レジスタの最上位バイトに向かっ
て１バイトだけシフトされる、特許請求の範囲第２９項
に記載の装置。
（３１）前記計算手段が、入力が前記ＣＲＣ検査合計レ
ジスタの前記出力に結合され、出力が前記ＣＲＣ検査合
計レジスタの前記データ入力に結合されるが、最上位Ｃ
ＲＣビットに向かって１ビット位置シフトされる、シフ
トリンクの行からなり、前記シフトリンクのいくつかは
、第１の入力が前記ＣＲＣ検査合計レジスタのデータ出
力に結合される排他的ＯＲゲートであり、前記ＣＲＣ検
査合計レジスタの最上位ＣＲＣビットデータ出力は、デ
ータ入力排他的ＯＲゲートの１つの入力に結合され、前
記データ入力排他的ＯＲゲートは前記生入力データの直
列の流れに結合するための別の入力を有し、その出力が
シフトリンクの前記行の各前記排他的ＯＲゲートの第２
の入力に結合される、特許請求の範囲第１８項に記載の
装置。
（３２）前記計算手段が、入力が前記ＣＲＣ検査合計レ
ジスタの前記出力に結合され、出力が前記ＣＲＣ検査合
計レジスタの前記データ入力に結合されるが、最上位Ｃ
ＲＣビットに向かって１ビット位置シフトされる、シフ
トリンクの行からなり、前記シフトリンクのいくつかは
、第１の入力が前記ＣＲＣ検査合計レジスタのデータ出
力に結合される排他的ＯＲゲートであり、前記ＣＲＣ検
査合計レジスタの最上位ＣＲＣビットデータ出力はデー
タ入力排他的ＯＲゲートの１つの入力に結合され、前記
データ入力排他的ＯＲゲートは前記生入力データの直列
の流れに結合するための別の入力を有し、その出力がシ
フトリンクの前記行の各前記排他的ＯＲゲートの第２の
入力に結合される、特許請求の範囲第２０項に記載の装
置。
（３３）ヘッダパケットおよびデータパケットからなる
データのパケットに関し、ヘッダパケットで、およびヘ
ッダパケットに対しヘッダパケットで計算されたＣＲＣ
ビットを加えたもので、別々にＣＲＣビットを計算する
方法であって：前記入力データビットと前記検査合計レ
ジスタからのビットを受取るために、検査合計レジスタ
およびシフトリンクのアレイを用いてヘッダパケットで
ＣＲＣビットを入力データビットとして計算する段階を
含み、そこでは前記シフトリンクのいくつかは、前記検
査合計レジスタのビットをシフトするための排他的ＯＲ
ゲートであり、そして予め定められたビットと前記入力
データビットとの間で予め定められた信号で予め定めら
れたシフトで排他的ＯＲ演算を行ない；前記ヘッダパケットのすべてのビットが処理された後、
そのように計算されたＣＲＣビットを出力する段階と；前記計算合計レジスタにストアされたビットが、そのデ
ータパケットで計算されるＣＲＣビットを加えたＣＲＣ
ビットがデータパケットで計算されるとき結果として生
じる標準の残余の多項式のビットパターンを仮定するこ
とを強制する段階と；前記検査合計レジスタの強制され
たビットから始まる前記データパケットでＣＲＣビット
計算を続ける段階と；さらに前記データパケットのすべてのビットが処理された後に
、そのように計算されるＣＲＣビットを出力する段階と
を含む、方法。
（３４）ヘッダパケットおよびデータパケットからなる
データのパケットに関して、ヘッダパケットで、および
ヘッダパケットに対しヘッダパケットで計算されたＣＲ
Ｃビットを加えたもので、別々にＣＲＣビットを計算す
る方法であって：前記入力データビットと前記検査合計
レジスタからのビットを受取るために、検査合計レジス
タとシフトリンクのアレイとを用いてヘッダパケットで
ＣＲＣビットを入力データビットとして計算する段階を
含み、そこでは前記シフトリンクのいくつかは、前記検
査合計レジスタのビットをシフトするための排他的ＯＲ
ゲートであつて、予め定められたシフトで予め定められ
た信号で、予め定められたビットと前記入力データビッ
トの間で排他的ＯＲ演算を行ない；前記ヘッダパケットのすべてのビットがスナップショッ
トレジスタに処理された後、そのように計算されるＣＲ
Ｃビットをコピーする段階と；前記スナップショットレ
ジスタにストアされたＣＲＣビットを出力する段階と；前記スナップショットレジスタにストアされたＣＲＣビ
ットを、それらがあたかも前記入力データビットであっ
たかのように前記計算手段に入力する段階と；前記検査合計レジスタにストアされたビットと前記スナ
ップショットレジスタにストアされた前記ＣＲＣビット
を用いて、前記スナップショットレジスタにストアされ
たすべてのＣＲＣビットが処理されるまで前記計算段階
を続ける段階と；前記スナップショットレジスタのすべ
ての前記ＣＲＣビットが処理された後、前記入力データ
を前記データパケットのデータビットを受取るようにシ
フトリンクの前記アレイに切換える段階と；前記データ
パケットのビットがすべて処理されるまで計算段階を続
ける段階と；さらに前記データパケットのすべてのビットが処理された後、
そのように計算されたＣＲＣビットを出力する段階とを
含む、方法。
（３５）ヘッダパケットおよびデータパケットからなる
データのパケットに関して、ヘッダパケットとデータパ
ケットとで別々にＣＲＣビットを計算する方法であって
：前記入力データビットおよび前記計算合計レジスタから
のビットを受取るために、検査合計レジスタとシフトリ
ンクのアレイを用いてヘッダパケットでＣＲＣビットを
入力データビットとして計算する段階を含み、そこでは
前記シフトリンクのいくつかは、前記検査合計レジスタ
のビットをシフトするための排他的ＯＲゲートであり、
予め定められたシフトをして予め定められた信号で、予
め定められたビットと前記入力データビットとの間で排
他的ＯＲ演算を行ない；前記ヘッダパケットのすべてのビットが処理された後、
そのように計算されたＣＲＣビットを出力する段階と；前記ヘッダパケットで計算される前記ＣＲＣビットが出
力される一方、新しいＣＲＣビットの計算を不能化する
段階と；すべてのヘッダＣＲＣビットが出力された後に、ＣＲＣ
ビットの計算を再び可能化し、そして前記データパケッ
トのビットでＣＲＣビットを計算する段階と；さらに前記データパケットのすべてのビットが処理された後、
そのように計算された前記ＣＲＣビットを出力する段階
とを含む、方法。