JPS60206227A - 誤り訂正復号回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はＴＶ信号の垂直帰線消去期間にディジタル信号
としてコード化した文字・図形情報を多重伝送するコー
ド方式文字放送などに好適な符号の誤シ制御に関するも
のであシ、特に伝送路で生じたビット誤シを訂正するこ
とによって最大限回復させようとする誤シ訂正復号回路
に関するものである。

（技術的背景） ＴＶ伝送路を使用するこの種サービスにおける誤シ訂正
方式として１パケツトを２７２ビツトで構成し、データ
ビット２７２ビツト、情報ビット１９０ビツトおよびノ
ぐリティビット８２ビットのデータ信号を形成して伝送
し復号する方式が特願昭５８−６５７９　、特願昭５８
−５４００２および特願昭５８−９００１７に示されて
いる。

ここに開示されている誤シ訂正復号回路の概略構成を第
１図に示す。第１図において１はＣＰＵ（図示しない）
につながるＣＰＵノ９スラインであって、出力ポート２
０入力端子および入力ポート３の出力端子に接続されて
いる。

出力ポート２は訂正前データ５を誤シ訂正回路４に供給
する。誤り訂正回路４は並−直列変換回路、直−並列変
換回路、シンドロームレジスタ。

データレジスタ、多数決回路等を含んでおシ、（２７２
，１９０）符号を訂正する動作を行にい、訂正後データ
６およびレディー信号１０を前記入力ポート３に供給す
る。ＣＰＵから出力ポート２を介してスタート信号７．
ロード信号８．およびコレクト信号９が前記誤シ訂正回
路４に供給されている。

次に第１図の動作を説明する。誤シ訂正を開始するにあ
たって、ＣＰＵはまず、スタート信号７を誤シ訂正回路
４に供給し、シンドロームレノスクをクリアする。次に
所定ビット（例えば８ビツト、もしくは１６ビツト）単
位でＣＰＵがＣＰＵパスライン１および出力ホードを介
して訂正前データを誤シ訂正回路４に供給し、そのつど
ロード信号８を与える。誤シ訂正回路４は８ビツト（す
るいは１６ビツト）のデータを並−直列変換してデータ
レジスタおよびシンドロームレジスタに導入する。従っ
て２７２ビツトのノぐケラトデータを導入するのに８ビ
ット単位であれば３４回（１６ビツト単位であれば１７
回）繰返す。２７２ビツトのデータを導入すると、シン
ドロームレジスタにシンドロームが形成される。次にＣ
ＰＵはＣＰＵパスライン１および出力ポート２を介して
コレクト信号を誤シ訂正回路４に与え、誤シ訂正回路４
は８ビツト（もしくは１６ビツト）単位ずっ誤シ訂正し
て直−並列変換した上、訂正後データ６として入力ポー
ト３およびＣＰＵパスライン１を介してＣＰＵに戻す。

８ビット単位であれば３４回（１６ビツト単位であれば
１７回）繰返すと２７２ビツトがすべて訂正されてＣＰ
Ｕに取シ込まれる。

レディー信号１０はＣＰＵが８ビツト（もしくは１６ビ
ツト）の訂正前データをＣＰＵが読込んでよいか否か、
あるいは８ビツト（もしくは１６ビツト）の訂正後デー
タとＣＰＵが読込んでよいか否かをＣＰＵに知らせるた
めの信号である。

このように、第１図は（２７３，１９１）符号を１ビツ
ト短縮した（２７２，１９０）符号の誤シ訂正を行なう
ことができる。

しかるに、日本以外の文字放送においては１・９ケツト
が２７２ビツトでない方式が検討されておシ、するいは
、その他の用途においても１ノぐケラトとして２７２ビ
ツトでない方式が考えられている。このような用途に対
しては（２７２，１９０）符号では不都合であった。

（発明の目的） この発明の目的は上記従来技術の問題点を解決するため
に、（２７３，１９１）符号から１ビツト短縮した（２
７２，１９０）符号だけでなく他の短縮ビット数の応用
にも適用できるように、情報ビットの短縮数を指定され
て、選択するごとくすることにある。

（実施例） 本発明の第１の実施例の回路図を第２図に示す。

第２図において、２０はＣＰＵ　（図示、せず）のデー
タバス、２１はＣＰＵのアドレスバスである。ＣＰＵの
データバス２０はデータバス制御回路２２の第１の入出
力端子に接続され、前記データバス制御回路２２の第２
の入出力端子はローカルデータバス２３に接続されてい
る。

前記ＣＰＵのアドレスバス２１はアドレス切替回路２４
の第１の入力端子に接続され、アドレス切替回路２４の
第２の入力端子にはアドレス生成回路２５から自動アド
レス信号２６が供給されている。アドレス切替口￥ｇ２
４はタイミング制御回路２７から供給されるパス制御信
号２８によシ第１の入力端子に与えられるＣＰＵのアド
レス信号か、第２の入力端子に与えられる自動アドレス
信号２６か、いずれか一方を選択し、メモリアドレス信
号として、バッファメモリ２９のアドレス入力端子に供
給する。

ローカルデータバス２ｓはｉた、ノぐラフアメモリ２９
のデータ入出力端子およびデータ転送回路３０のデータ
入出力端子にも接続されておシ、このためにＣＰＵとバ
ッファメモリおよびデータ転送回路は相互にデータのや
シ取シをすることができる。データ転送回路３０には文
字コード放送の受信部（図示しない）によって受信され
、抽出されたＡケラト受信データであるシリアル受信デ
ータ３１、文字コード放送のフレーミング信号によシ、
フレーム同期がとられたことを示すフレーミング検出信
号３２、および文字コード放送のクロックシキイ・によ
シフ・２り同期がとられた同期り・。

り３３が供給されている。

３４は・やケラト受信データ（日本の文字コード放送で
あれば２７２ビツト）のうちのＡリティビットを除いた
情報ビット（日本の文字コード放送であれば１９０ビツ
ト）を格納し、シフトするためのデータレジスタ、シン
ドロームレジスタ３６は特願昭５８−’６５７９の第１
０図と同等のものであって、８２ビツトからなシ、２を
法とする加算器３７を介する帰還ループを有している。

ロードゲート回路３８はタイミング制御回路２７から供
給されるロードゲート信号３９によシ、訂正前データ３
５を加算器３７を介してシンドロームレジスタ３６に供
給するか否かを制御する。４０はシンドロームレジスタ
信号、４１は多数決回路、４２は多数決の判定を行なう
ための閾値を与える閾値信号、４３は閾値発生回路、４
４は閾値を更新するための閾値クロック、４５はシンド
ロームレジスタ３６をクリアするためのクリア信号、４
６ハシントロームレジスタ３６にブータラｏ−１’−ｉ
るための第１のロード用クロ、り信号、４７はシンドロ
ームレジスタを１ビット歩進させるためのロードエンド
信号□、４８は第１の訂正用クロック信号、４９はデー
タレジスタ３４にデータをロードするための第２のロー
ド用クロック信号、５０は第２の訂正のクロック信号、
５１は多数決回路４１の結果信号を誤シ訂正信号５３と
して加算器５４に供給するか否かをコレクトダート信号
５２によって制御するためのコレクトゲート回路、５５
は訂正後データ、５６はデータ選択回路、５７はデータ
選択信号、５８は直−並列変換および並−直列変換を行
なわせるためのクロック信号、５９は受信データをバッ
ファメモリ２９に書込むための書込みパルス信号、６０
はバッファメモリ２９に書込みを行なうための書込みパ
ルス信号である。

６１は垂直帰線消去信号、もしくは垂直帰線消去信号に
類似する信号、６２は水平同期信号、もしくは水平帰線
消去信号、６３は動作状態を示すためのステータス信号
である。６４はシンドロームレジスタが０”になった時
にセットされるレジスタであシ、その出力信号であるエ
ラーステータス信号６５が前記タイミング制御回路２７
に供給されている◎ ６６および６７はアドレス更新信号、６８はＣＰＵのデ
ータリクエスト信号である。

６９は（２７２，１９０）符号から短縮するビット数を
指定するための短縮ビット数指定信号、２０は第１の訂
正完了データ、７１は第２の訂正完了データ、７２は第
３の訂正完了データである。

７３は出力データ選択回路であって、タイミング制御回
路２７よシ与えられる出力データ選択信号７４によって
、７０．７１もしくは２２のうちの１つを選択して訂正
出力データ７５としてデータ転送回路３０Ｊ／Ｃ供給す
る。７６は訂正完了データを送出するための送出用クロ
ック信号である。

次に第２図の動作を説明する。

第２図の動作モードは大別して■シリアル受信データを
直−並列交換してバッファメモリに書込む、■バッファ
メモリから訂正前データを読出しデータレジスタとシン
ドロームレジスタにロードする、■データレジスタとシ
ンドロームレジスタを巡回させかつ多数決の判定閾値を
変化させて巡回を繰返すことによシ誤シ訂正を行なう、
■訂正完了したデータをバッファメモリに書込むという
４つの動作からなる。また、第５の動作モードとして、
ＣＰＵが、バッファメモリに格納された訂正完了データ
を読出す。

これら動作の概念のフローチャートを第３図に示す。受
信されたすべてのノ４ケットのデータについて訂正する
のではなく特に指定する（単数もしくは複数の）ノクケ
ットのデータについてだけ訂正するのが合理的である場
合もあるが、この実施例では受信されたすべてのパケッ
トのデータを訂正するものとする。第３図に示されるご
とく第１の動作モードではｌ垂直帰線消去時間の全パケ
ットの受信データを順次バッファメモリに格納する。

第２．第３．および第４の動作モードではｌ　ａ４ケソ
ト単位で処理を行なうので、１パケツトごとに第２．第
３および第４の動作モードを繰返し、全パケットについ
て第゛２．第３および第４の動作モードを遂行すると訂
正終了となる。

かくして全ｄ’ケソトのデータが訂正され、バッファメ
モリに格納されるとステータス信号６３を発してＣＰＵ
がバッファメモリの内容を読出してよいことをＣＰＵに
知らせる。

以下に第１の動作モードから順番に説明していくＯ 第４図は第１の動作モードを説明するためのもので日本
の文字コード放送の場合のパケット受信データのタイミ
ングを示す。第４図において１００は水平同期信号、１
０ノはカラーバースＦ、１０２はクロック同期をとるた
めの１６ビツトのクロックランイン、１０３はフレーム
同期をとるためのフレーミング信号、１０４は２７２ビ
ツトのデータビットであって、シリアル受信データ３ノ
を形成するものである。データ転送回路３０はフレーミ
ング信号１０３によってフレーム同期がとられたことを
示すフレーミング検出信号３２を受け取シシリアル受信
データの開始時期を知ることができ、またクロックラン
イン１０２によって同期がとられた同期クロック３３を
受け取る。

日本以外の文字コード放送もしくは他の用途においては
ノＲケットデータが２７２ビツトに限らず、２７２−ｎ
ピッ）（ｎはＯを含む整数）になるであろうし、パケッ
トデータが必ずしも垂直帰線消去時間に伝送されるもの
ではなく、第４図のようなフォーマットで伝送されてく
るものではないであろう。しかし、これらのいずれの用
途に対しても、シリアル受信データに対してこのシリア
ル受信データの開始時期を示す信号３２と同期クロック
３３は必要である。

上述のように、同期クロック３３が供給される（７）　
テ２７２−　ｎビットのデータビットの時間の間、シリ
アル受信データ３ノを同期クロック３３によって順次数
シ込んで直−並列変換する。ローカルデータバス２３の
容量を８ビツトとすれば、シリアル受信データが８ビツ
ト到来するごとにローカルデータバスに送出する。ある
ノ母ケットの訂正前データを格納するバッファメモリの
エリアの先頭番地をα番地とすれば、８ビツトのデータ
送出を行なうたびに、データ転送回路３０はアドレス更
新信号６７をアドレス生成回路２５に与えるので自動ア
ドレス信号がα＋１．α＋２．α＋３．・・・のどとく
順次歩進していく。またこれら８ビツトのデータ送出ご
とに書込み・やルス信号５９がタイミング制御回路２７
を介して書込みパルス信号６０としてバッファメモリ２
９に供給される。第１の動作モードにおいてはデータバ
ス制御回路２２は２０と２３を分離するように動作する
ので、ＣＰＵのデータバスは他の目的のために使用して
いてよく、他方アドレス切替回路２４は２つの入力信号
のうち、アドレス生成回路２５から供給される自動アド
レス信号２６を選択してバッファメモリ２９のアドレス
入力端子に伝えるように動作する。

かくして１ノぐケラト＝　２７２−　ｎビットのシリア
ル受信データ３１が直−並列交換されて／？ツファメモ
リ２９のα番地から順次書込まれる。１ノやケラト分の
受信データをバッファメモリ２９に格納するための動作
フローを第５図に示す。８ピツト＝１バイトずつ処理し
て書込むものとすれば１ノぐケラト分では（２７２−ｎ
　）　／　８　（（２７２−ｎ）／８が整数でなければ
（２７２−ｎ）／８よシ大きく、かつもっとも近い整数
の値）回、例えばｎ＝０（日本の文字コード放送の場合
）であれば３４回、ｎ＝８であれば３３回、ｎ＝１６で
あれば３２回繰返し、格納される番地はｄ番地からα＋
（２７２−ｎ　）／８（（２７２−ｎ）／８が整数でな
ければ（ｚ７ｚ−ｎ）／８よシ大きく、かつ最も近い整
数値）−１番地までとなる。

日本の文字コード放送においては１垂直帰線消去時間の
間に最大１２ノぐケラ）１でのデータを伝送することが
できる。第２図における６１は日本の文字コード放送の
場合で言えば垂直帰線消去信号であるが、よシ一般的に
は単数もしくは一連の複数のノ母ケットデータがシリア
ルに入力されつつあることを示す信号である。６２は日
本の文字コ−ド放送の場合で言えば水平同期信号（もし
くは水平帰線消去信号）であるがよシ一般的には、パケ
ットデータ時間と次のパケットデータ時間との間を示す
信号、すなわちノＪ？ケットの変シ目を示す信号である
。アドレス生成回路２５は６１に信号が与えられている
間、６２をカウントして自動アドレス信号２６の部分信
号を生成する。１ノぐケラト分のデータ転送が終了する
と、６２が到来するので、これをカウントすることによ
って、次のパケットの訂正前データを格納すべきアドレ
スに切替わる。以下同様にして第５図に示したフローを
所望の回数（日本の文字コード放送では１２回）だけ繰
返して、ひとつの連の複数パケット（日本の文字コード
放送では１２）ぞケラト）分の訂正前データがバッファ
メモリ２９に格納される。日本の文字コード放送の場合
では、ノ母ケット番号とそのノ４ケット番号の訂正前ノ
クケットデータを格納する番地との対応例は第６図のご
とくである。１パケツト分のデータエリアとしては、ｎ
＝０でも３４番地あれば充分であるがアドレス生成回路
の構成を容易にするために第６図では６４番地を確保し
ている。従って、ｌパケットのデータエリア６４番地分
のうち後半３０番地分は未使用である。全ｉ４ケットの
訂正前データをバッファメモリに書込み終ると第２図に
おける６１の信号が終シ、第１の動作モードが終了する
。

６１の信号が終ると第２の動作モードに入る。

第２の動作モードにおいても、第２図におけるデータバ
ス制御回路２２は２０と２３を分離するように動作し、
アドレス切替回路２４はアドレス生成回路から与えられ
る自動アドレス信号を選択シテバッファメモリ２９のア
ドレス入力端子に供給するように動作する。またアドレ
ス生成回路２５はタイミング制御回路２７からのアドレ
ス更新信号によってアドレス更新を行なう。第２の動作
モードではバッファメモリの中に第６図のように格納さ
れているパケット訂正前データをその先頭番地から順番
に８ビツトずつ読出しデータ転送回路３０で並−直列変
換を行なって訂正前データ３５を発生し、データ選択回
路５６の第１のデータ入力端子に供給する。データ選択
回路５６はタイミング制御回路２７から供給されるデー
タ選択信号５７によシ、第１のデータ入力端子に与えら
れる前記訂正前データ３５と第２のデータ入力端子に与
えられる訂正後データ５５のうち一方を選択してデータ
レジスタ３４のデータ入力端子に供給するごとく動作す
るが第２の動作モードにおいては、訂正前データ３５を
選択してデータレジスタ３４に供給する。

また、訂正前データ３５はロードゲート回路３８を介し
て加算器３７の第１の六方端子に供給され、ひいてはシ
ンドロームレジスタ３６に供給される。

バッファメモリ２９がらの１回の読出しで８ピツト、つ
ごう（２７２−ｎ）／８　（（２７２−ｎ）／８が整数
でない場合には、（２７２−ｎ）／８よシ大きく、かつ
最も近い整数）回で１パケツトのデータを並−直列変換
してデータレジスタ３４およびシンドロームレジスタ３
６にロードする。但し、データレジスタ３４に対しては
２７２−ｎビットのデータのうち、１９０−ｎビットの
情報ビットのデータだけをロードする。このようにして
形成されたシンドロームによって誤シ検出を行なうこと
ができる。すなわチ、シンドロームレジスタ信号４０が
すべて“′０″であればデータに誤シがなく、他方、い
ずれかのビットが′ｌ”であればデータに誤シがある。

誤シがない場合には、第３の動作モードを行なわず、第
４の動作モードを行なってもよい。

本実施例の誤シ訂正の基本的な誤シ訂正の方式は特願昭
５８−６５７９において説明される通シであシ、また閾
値を順に下げて訂正を行なうという点については特願昭
５８−５４００２に説明された通シである。

第２の動作モードと第３の動作モードとは手順が連続し
ておシ、第２の動作モードの終了、すなわちデータレジ
スタ３４およびシンドロームレジスタ３６へのデータロ
ードが完了すると自動的に第３の動作モードに入る。

第３の動作モードにおいてはタイミング制御回路２７か
ら２つの訂正用クロック４８と５０とが発生されて、そ
れぞれシンドロームレジスタ３６とデータレジスタ３４
とをシフトする。ロードダート回路３８はオフになシ、
他方、データ選択回路５６は訂正後データ５５を選択し
てデータレジスタに供給する。また、コレクトゲート回
路５ノはオンになる。第１の訂正用クロック４８は１回
の訂正ごとに２７２発のクロックツＪ？ルスを出してシ
ンドロームを巡回させ、第２の訂正用クロック５．０は
１回の訂正ごとに１９０発のクロックパルスを出してデ
ータレジスタを巡回する。

誤シ訂正は排他的論理和回路（２を法とする加算器）５
５によシ行々う。誤シ訂正信号５３はシンドロームレジ
スタの８２個の状態を１７個の線形結合とし、その１７
個の中で多数決回路４１によって閾値（最初の閾値は１
７）と比較することによシ出力されるものである。ただ
し、この誤シ訂正信号５３はコレクトゲート信号５２に
応答して誤シ訂正動作のときにのみ通過するように構成
されている。さらに誤シ訂正信号５３はそのビットに誤
９がある時にはそのビットの影響を除去するようにシン
ドロームレジスタ３６を修正する。

訂正された訂正後データ５５はデータ選択回路５６を介
して再びデータレジスタ３４のデータ入力端子に帰還さ
れる。

なお、訂正に先立つて、シンドロームレジスタ３６を１
ビツトだけ歩進させる。これは誤シ訂正の符号として（
２７３，１９１）多数決符号を選び１ビツト減少して（
２７２，１９０）符号にしたことによる。

このようにしてシンドロームレジスタにおいては２７３
ビツト、データレジスタにおいては１９０ビツトのシフ
トが打力われるとｌ　ｉｅケット２７２ビットのデータ
ビットのうち、パリティビット８２ビツトを除いた情報
ピッ）１９０ビツトが復元される。この時、エラーステ
ータス信号６５を調べることによシ正しく誤シ訂正がな
されたか否かを判断することができる。シンドロームレ
ジスタ３６のすべてのビットが０”でないときは、未だ
いずれかのビット位置に誤シが存在することであるから
、再び誤シ訂正動作を行なう。ただし、このときはタイ
ミング制御回路２２から閾値クロック４４が与えられて
、閾値発生回路４３がこれを減算カウントするので閾値
はｌだけ減じられる。すなわち閾値を１６として、前回
の閾値１７で誤シ訂正を行なった後のデータを用いる。

以上の操作を閾値９が終了するまで行なう。ただし、途
中でシンドロームレジスタ３６のすべてのビットが０″
になったときに誤シ訂正動作を完了したことになる。す
なわち、その時点におけるデータは正しい値であるから
、それ以後は誤シ訂正回路を通過させる必要がない。

以上説明したように第３の動作モードが終了すると訂正
されたデータ（情報ビット）がデータレジスタ３４に確
保されている。第３の動作モードが終了すると自動的に
第４の動作モードに入る。

第４の動作モードでは訂正されたデータを直−並列変換
してバッファメモリ２９に格納する。第２図において７
０はデータレジスタの１９０ビツト目の信号でアシ、ま
た７１は例えば１８２ビツト目の信号であシ、また７２
は例えば１７４ビツト目の信号である。出力データ選択
信号２４は短縮ビット数指定信号６９に呼応するもので
あシ、指定された短縮ビット数によって７０　、７１　
、７２のいずれかを選択するだめの信号である。かシに
短縮ビット数ｎ−０（すなわちデータビットが２７２ビ
ツトの符号）と指定された場合には、出力データ選択回
路２３は７０を選択してデータ転送回路３０に供給し、
あるいは短縮ビット数ｎ−８（すなわち、データビット
が２６４ビツトの符号）と指定された場合には、２１が
選択されてデータ転送回路３０に供給され、あるいは短
縮ビット数ｎ　＝　１６　（すなわち、データビットが
２５６ビツトの符号）と指定された場合には７２が選択
されてデータ転送回路３０に供給される。このようにす
るのは、１９０ビツトのデータレジスタには、訂正完了
した情報が１ビツト目から１９０−ｎビット目までしか
詰められていないだめである。

７６は、１９０−ｎビットのデータをシフトしてデータ
転送回路に送出するための送出用４０ツクで１９０−ｎ
発のクロックパルスが与えられる。

データ転送回路３０に供給された訂正出力データは直−
並列変換されてローカルデータバス２３を介してバッフ
ァメモリ２９に送出されるが８ビツトの送出ごとにアド
レス更新信号６６が発生して、自動アドレス信号２６を
更新し、かつ書込みパルス６０がバッファメモリ２９に
供給される。アドレス切替回路２４は自動アドレス信号
２６を選択して、バッファメモリ２９のアドレス入力端
子に供給する。従って、訂正完了した訂正出力データが
８ビツトずつバッファメモリ２９に書込まれる。

特願昭５８−９００１７に開示されているように日本の
文字コード放送においては２７２ビツトのパケットデー
タの先頭は（８，４）拡大・・ミング符号によるサービ
ス識別と割込み優先順を示す８ビツトのＳＩ／ＩＮであ
るが、その次に７９ケツト内容識別のために６ビツトの
ノぐケラトコントロール（ｐｃ）があシ、引続いて純粋
の情報ビットが２２バイトする。従ってそのまま訂正後
のデータを８ビツトずつ詰めていくと各バイトの先頭の
２ビツト分が１バイト前のデータ部に混入することにな
る。この問題を避けるために、この実施例では特願昭５
８−９００１７と同様にｐｃ情報には２ビツトの付加ビ
ットを追加して８ビ、トに揃えている。従って、日本の
文字コード放送の場合には、訂正済みデータとして、１
パケツトあたシ２４のバイトのデータがバッファメモリ
に格納される。より一般的には（１９０−ｎ　）　、、
’ｓ　（（１９０−ｎ）／８が整数でなければ（１９０
−ｎ）／８よシ大きく、かつ最も近い整数）バイトがバ
ッファメモリに書込まれるのである。

なお第４の動作モードにおいてもデータバス側割回路２
２は２０と２３を分離するように動作するのでＣＰＵは
他の動作を行なっていてよい。

以上説明したように第２．第３および第４の動作モード
はひとつのノクケットのデータに関する一連の動作であ
る。すなわち、１パケツトの訂正前データをバッファメ
モリ２９から読出して、シンドロームレジスタ３６およ
びデータレジスタ３４にロードしく第２の動作モード）
、誤シ訂正を行ない（第３の動作モード）、訂正された
１ノぞケラトのデータをバッファメモリ２９に書込む（
第４の動作モード）。

日本の文字コード放送の場合を例にとれば訂正済データ
が第７図に示すようにバッファメモリ２９に格納される
。

このように全７４ケツトの訂正済データがバッファメモ
リ２９に格納されると、タイミング制御回路２７はステ
ータス信号６３を発し、ＣＰＵに対してバッファメモリ
２９をＣＰＵが読出してよいことを示す。

第５の動作モードはＣＰＵがステータス信号６３を検知
してＣＰＵがバッファメモリ２９の内容を読出すモード
である。このモードにおいては、ＣＰＵはタイミング制
御回路２７に対してデータリクエスト信号６８を与える
。これによってタイミング制御回路２７はＣＰＵのデー
タバス２ｏとローカルデータバス２３とを連結するよう
に、かつまた、自動アドレス信号２６を禁止してＣＰＵ
のアドレスバス２１の信号をバッファメモリ２９のアド
レス入力端子に供給するようにバス制御信号２８を与え
る。

かくしてバッファメモリ２９の出力データがローカルデ
ータバス２３を介してＣＰＵのデータバス２０に得られ
るので、ｃＰＵが任意にアドレス指定するバッファメモ
リの領域のデータを読出すことができる。

以上説明したように、第１の実施例ではデータレジスタ
３４の異なるビット位置から出力を取シ出すことによシ
、指定された短縮ビット数のデータを訂正しバッファメ
モリに格納することができる。

第８図は本発明の第２の実施例の回路図を示す。

第８図において２０〜６９は第２図と同等のものであり
、７０はデータレジスタ３４の１９０ビット目出力信号
である、訂正完了データである。出力ブート回路７７は
、タイミング制御回路２２より供給される出力ダート信
号７８により、前記訂正完了データ７０を通過させるか
禁止させるかを制御するためのものでアシ、通過された
訂正出力データ７５をデータ転送回路３０に供給する。

また７９は第２図における７６と類似の訂正完了データ
を送出するための送出用クロック信号であるが、短縮ビ
ット数ｎに無関係に１９０発のクロックツぐルスを生ず
る。

第２の実施例の動作は第１〜第３および第５の動作モー
ドにおいて第１の実施例と同等である。

すなわち、第２の動作モードにおいて、第２のロード用
クロック信号４９として１９０−ｎ発のクロックパルス
が与えられ、データレジスタ３４に１９０−ｎビットの
訂正前データが確保される。

第３の動作モードにおいては、ひとつの閾値ごとに第２
の訂正用クロック信号５０として１９０発のクロックパ
ルスが与えられ、データが各閾値ごとに訂正されながら
データレジスタ３４の中を巡回する。最後の閾値での訂
正が完了するとデータレジスタ３４０１ビツト目から１
９０−ｎビット目まで訂正完了したデータが詰っている
。第４の動作モードにおいてはデータレジスタ３４の１
９０ビツト目の出力信号から順番に送出していくが、最
初のｎビワ１分は空の信号である。出力ダート信号７８
は第４の動作モードにおいて送出する最初のｎビワ１分
の期間については出力データを禁止するための信号であ
る。かくして第２の実施例においては、データレジスタ
３４の複数の出力信号を切替選択することなく指定され
た短縮ビット数ｎの訂正完了データを送出し、バッファ
メモリ２９に格納することができる。

第１の実施例では訂正完了データはデータレジスタの１
９０−ｎビット目に相当する（ｎを切替えるものとして
）信号を取り出すようにし、データ転送回路３０で並−
直列変換する例について説明したが、第９図に示すよう
に（第３の実施例）、訂正完了データとして８ビット単
位で取シ出すこともできる。第９図において７０（ａ）
’、　７１　（ａ）および７２　（ａ）は１９０−ｎビ
ット目から１９０−、ｎ−７ビツト目までの出力信号で
ある、８ビツトの訂正完了データである。出力選択信号
７４によって７０（ａ）　＋　ｙ　Ｊ　（ａ）　ａある
いは７２　（ａ）のいずれかが選択されて訂正出力デー
タ７５（ａ）として、データ転送回路３０に供給される
。このように８ビツトで訂正出力データを供給するとデ
ータ転送回路では所定のタイミングでラッチするだけで
直−並列変換が行なわれるので回路構成が簡単になる利
点がある。

なお、第２図および第９図においては、選択切替する短
縮ビット数として３通シである例を示したが、２通シも
しくは３通シ以上の選択切替を可能にする場合について
も同様にして構成することができる。

第２の実施例（第８図）においては、訂正完了データは
データレジスタ３４の１９０ビツト目から取シ出し、デ
ータ転送回路３０で８ビツトデータに直−並列変換した
が第１０図に示すように、データレジスタ３４の１９０
ビツト目〜１８３ビツト目から８ピ、トのデータとして
取出すこともできる。７８は第８図と同等の出力ダート
信号であり、７８に信号が与えられることによって７ｏ
（ｂ）が７　ｓ　（ｂ）として出力されデータ転送回路
３０に送出される。この場合、データ転送回路３ｏは７
５（ｂ）を所定のタイミングでラッチするだけで８ビツ
トへの直−並列変換を行なうことができ、回路構成を簡
単にできる利点がある。

以上の第１〜第４の実施例においては、ローカルデータ
バス２３のビット容量として８ビツトを用い、バッファ
メモリ２９とデータ転送回路３０とのデータのやシ取シ
を８ビット単位で行なう例を示したが、（ｌｊのビット
数、例えば１６ビツト、もしくは４ビツトでも可能であ
る。

また上記実施例においてはデータレジスタの構成として
１９０ビツトを採ったが、１９１ビツトの構成にすれば
（２７３，１９１）符号にも対応できる。あるいは、デ
ータレジスタとして選択切替する情報ビット数の最大値
分だけのビット数をもっていればよい。

また、上記の実施例では多数決判定用の閾値として１７
から９まで変化させる例について述べたが本発明の主旨
は１７および９などの特定値に限定されるものではない
。また上の実施例では訂正が完了し、ステータス信号６
３が発生しないと第５の動作モードに入らなかったが、
タイミング制御回路２７の中にＷＡＩＴ回路を内蔵して
、ＣＰＵが希望する時に第５の動作モードに入るようＫ
してもよい。

（発明の効果） 以上説明したように、本発明によれば、訂正すべきデー
タの情報ビット数を指定することができ、指定された情
報ビット数に応じて訂正動作、および訂正後データの送
出を行なうので、種々の情報ビット数の誤シ訂正を行な
うことができる。

本発明は日本の文字コード放送の受信機のみならず、そ
の他の多数決符号復号回路にも応用できる。

【図面の簡単な説明】

第１図は従来技術の回路図、第２図は本発明の第１の実
施例の回路図、第３図、第５図は本発明の一実施例の動
作を説明するためのフローチャート、第４図は本発明の
一実施例の動作を説明するためのタイミング図、第６図
、第７図はバッファメモリのマツピング図、第８図は本
発明の第２の実施例の回路図、第９図は本発明の第３の
実施例を示す回路図、第１０図は本発明の第４の実施例
を示す回路図である。 １・・・ＣＰＵパスライン、２・・・出力ｚ−）、Ｊ・
・・入力ポート、４・・・誤シ訂正回路、５・・・訂正
前データ、６・・・訂正後データ、７・・・スタート信
号、８・・・ロード信号、９・・・コレクト信号、１０
・・・レディー信号、２０・・・ＣＰＵのデータバス、
２ノ・・・ＣＰＵのアドレスバス、２２・・・データバ
ス制御回路、２３・・・ローカルテータバス、２４・・
・アドレス切替回路、２５・・・アドレス生成回路、２
６・・・自動アドレス信号、２７・・・タイミング制御
回路、２８・・・パス制御信号、２９・・・バッファメ
モリ、３ｏ・・・データ転送回路、３ノ・・・シリアル
受信データ、３２・・・フレーム同期がとられたことを
示す信号、３３・・・同期クロック、３４・・・データ
レジスタ、３５・・・訂正前データ、３６・・・シンド
ロームレジスタ、３７・・・加算器、３８・・・ロード
ゲート回路、３９・・・ロードゲート信号、４０・・・
シンドロームレジスタ信号、４１・・・多数決回路、４
２・・・閾値信号、４３・・・閾値発生回路、４４・・
・閾値クロック、４５・・・クリア信号、４６・・・第
１のロード用クロック信号、４７・・・ロー、ドエンド
信号、４８・・・第１の訂正用クロック信号、４９・・
・第２のロード用クロック信号、５ｏ・・・第２の訂正
用クロック信号、５ノ・・・コレクトゲート回路、５２
・・・コレクトダート信号、５３・・・誤シ訂正信号、
５４・・・加算器、５５・・・訂正後データ、５６・・
・データ選択回路、５７・・・データ選択信号、５８・
・・クロック信号、５９・・・書込みパルス、６０・・
・書込みパルス、６１・・・垂直帰線信号、もしくは垂
直帰線消去信号に類似する信号、６２・・・水平同期信
号、もしくは水平帰線消去信号、６３・・・ステータス
信号、６４・・・レジスタ、６５・・・エラーステータ
ス（Ｋ号、６６．６７・・・アドレス更新信号、６８・
・・データリクエスト信号、６９・・・短縮ビット数指
定信号、７０．７１．７２・・・訂正完了信号、７３・
・・出力データ選・択回路、７４・・・出力データ選択
信号、７５・・・訂正出力データ、２６・・・送出用ク
ロック信号、７７・・・出力ダート回路、７８・・・出
力ダート信号、７９・・・送出用クロック信号 第４図 六ノ？ゲット 第６図 第７図 手続補正書（自発） １．事件の表示 昭和５９年　特　許　願第　６０９１５号３　補正をす
る者 事件との関係　特許出願人 住　所（〒１０５）　東京都港区虎ノ門１丁目７番１２
号６、補正の内容 （１ン　明細書の「特許請求の範囲」を別紙のとおシ補
正する。 （２）同書第８頁第１行に「信号１０はＣＰＵが８ビツ
ト」とあるのを「信号１０は８ビツト」と補正する。 （３）　同書同頁第２行ＫｒＣＰＵが読込んで」とある
のをｒ　ＣＰＵから供給して」と補正する。 （４）同書同頁第４行Ｋ「訂正後データとＣＰＵが」と
あるのを「訂正後データをＣＰＵが」と補正する。 （５）同書第２３頁第１１行に「５５」とあるのを「５
４」と補正する。 以上 宕り帆 特許請求の範囲 （１ン　情報ビットかにビット、ノクリティピットがｔ
−にビットつごうデータビットがｔビットの符号である
（ｔ、ｋ）符号を、０を含む整数値であるｎビット短縮
して情報ビットとしてに−ｎピットとすることを指定す
るための指定入力手段と、ｔ−にビットのシンドローム
レジスタと、複数個のビット出力を有するにビット以下
のｍビットのデータレジスタと、 多数決回路と、 前記指定入力手段によって指定されてに−ｎビットの訂
正前情報ビットデータを前記ｍビットのデータレジスタ
にロードする手段と、 前記指定入力手段からの信号によシ、前記ｍビットのデ
ータレジスタの複数のビット出力のうちいずれかひとつ
を選択して出力する出力データ選択回路 とを含み、 差集合巡回符号を用いる多数決誤り訂正方式に基すいて
符号データの誤シを訂正する 誤り訂正復号回路 （２）情報ビットかにビット、・母りティビットがＬ−
にビット、つごうデータビットがｔビットの符号である
（ｚ、につ−符号を、０を含む正の整数値であるｎビッ
ト短縮して、情報ビットとしてに−ｎビットとすること
を指定するだめの指定入力手段と、 ｔ−にビットのシンドロームレジスタと、ｋビット以下
のｍビットのデータレジスタと、多数決回路と、 前記指定入力手段によって指定されてに−ｎビットの訂
正前情報ビットデータを前記ｍビットのデータレジスタ
にロードする手段と、 訂正完了したデータを送出する際に、ｍ−（ｋ−ｎ）ビ
ットに相当する時間の間、前記ｍビットのデータレジス
タの出力信号を禁止する手段とを含み、差集合巡回符号
を用いる多数決誤り訂正方式に基づいて符号データの誤
りを訂正する誤り訂正復号回路 （３）情報ビットかにビット、パリティビットがｔ−に
ビット、つごうデータビットがｔビットの符号である−
０ｌ」−にユ符号を、０を含む整数値であるｎビット短
縮して情報ビットとしてに−ｎビットとすることを指定
するための指定入力手段と、ｔ−にビットのシンドロー
ムレジスタと、複数の連続する複数ビットの出力を有す
るにビット以下のｍビットのデータレジスタと、多数決
回路と、 前記指定入力手段によって指定されてに−ｎビットの訂
正前情報ビットデータを前記ｍビットのデータレジスタ
にロードする手段と、 前記指定入力手段からの信号により、前記ｍビットのデ
ータレジスタの複数の連続する複数ビットの出力のうち
、いずれかひとつの連続する複数ビット出力を選択して
出力する出力データ選択回路と、 を含み 差集合巡回符号を用いる多数決誤り訂正方式に基づいて
符号データの誤りを訂正する 誤り訂正復号回路 （４）情報ビットかにビット、ノやリテイビットがｔ−
にビット、つごうデータビットがｔビットの符号である
（ｔ、ｋ）符号を、０を含む正の整数であるｎビ、ト短
縮して、情報ビットとしてに−ｎビットとすることを指
定するための指定入力手段と、 ｔ−にビットのシンドロームレジスタと、連続する複数
ビットの出力を有するにビット以下のｍビットのデータ
レジスタと、 多数決回路と、 前記指定入力手段によって指定されて、ｋ−ｎビットの
訂正前情報ビットデータを前記ｍビットのデータレジス
タにロードする手段と、訂正完了したデータを一送出す
る際に、ｍ　−（ｋ−ｎ）ビットに相当する時間の間、
前記ｍビットのデータレジスタの出力信号を禁止する手
段と、を含み、差集合巡回符号を用いる多数決誤シ訂正
方式に基づいて符号データの誤りを訂正する誤り訂正復
号回路

Claims (5)

【特許請求の範囲】
1. （１）　情報ビットかにビット、パリティビットがｔ−
   にビットつごうデータビットがｔビットの符号である（
   ｔ−ｋ）符号を、０を含む整数値であるｎビット短縮し
   て情報ビットとしてに−ｎビットとすることを指定する
   ための指定入力手段と、ｔ−にビットのシンドロームレ
   ジスタと、複数個のビット出力を有するにビット以下の
   ｍビットのデータレジスタと、 多数決回路と、 前記指定入力手段によって指定されてに−ｎビットの訂
   正前情報ビットデータを前記ｍビットのデータレジスタ
   にロードする手段と、 前記指定入力手段からの信号によシ、前記ｍビットのデ
   ータレジスタの複数のビット出力のうちいずれかひとつ
   を選択して出力する出力データ選択回路 とを含み、 差集合巡回符号を用いる多数決誤シ訂正方式４に基すい
   て符号データの誤りを訂正する 誤シ訂正復号回路
2. （２）　情報ビットかにビット、・ヤリティビットがｔ
   −にビット、つごうデータビットがｔビットの符号であ
   る（ｔ−ｋ）符号を、０を含む正の整数値であるｎビッ
   ト短縮して、情報ビットとしてに−ｎビットとすること
   を指定するための指定入力手段と、 ｔ−にビットのシンドロームレジスタと、ｋビット以下
   のｍビットのデータレジスタと、多数決回路と、 前記指定入力手段によって指定されてに−ｎビットの訂
   正前情報ビットデータを前記ｍビットのデータレジスタ
   にロードする手段と、 訂正完了したデータを送出する際に、ｍ　−（ｋ−ｎ）
   ビットに相当する時間の間、前記ｍビットのデータレジ
   スタの出力信号を禁止する手段とを含み、差集合巡回符
   号を用いる多数決誤シ訂正方式に基イいて符号データの
   誤シを訂正する誤シ訂正復号回路
3. （３）　情報ビットかにビット、ノぐリティビットがｔ
   −にビット、つごうデータビットがｔビットの符号であ
   る（ｔ−ｋ）符号を、０を含む整数値であるｎビット短
   縮して情報ビットとしてに−ｎビットとすることを指定
   するための指定入力手段と、ｔ−にビットのシンドロー
   ムレジスタと、複数の連続する複数ビットの出力を有す
   るにビット以下のｍビットのデータレジスタと、多数決
   回路と、 前記指定入力手段によって指定されてに−ｎビットの訂
   正前情報ビットデータを前記ｍビットのデータレジスタ
   にロードする手段と、 前記指定入力手段からの信号によシ、前記ｍビットのデ
   ータレジスタの複数の連続する複数ビットの出力のうち
   、いずれかひとつの連続する複数ビット出力を選択して
   出力する出力データ選択回路と、 を含み 差集合巡回符号を用いる多数決誤シ訂正方式に基づいて
   符号データの誤シを訂正する 誤）訂正復号回路
4. （４）　情報ビットかにビット、・やりティビットがＬ
   −にビット、つごうデータビットがＬビットの符号であ
   る（Ｌ、ｋ）符号を、０を含む正の整数であるｎビット
   短縮して、情報ビットとしてに−ｎビットとすることを
   指定するための指定入力手段と、 ｔ−にビットのシンドロームレジスタと、連続する複数
   ビットの出力を有するにビット以下のｍビットのデータ
   レジスタと、 多数決回路と、 前記指定入力手段によって指定されて、ｋ−ｎビットの
   訂正前情報ビットデータを前記ｍピッ）のデータレジス
   タにロードする手段と、訂正完了したデータを送出する
   際に、ｍ−（ｋ−ｎ）ビットに相当する時間の間、前記
   ｍビットのデータレジスタの出力信号を禁止する手段と
   、を含み、差集合巡回符号を用いる多数決誤シ訂正方式
   に基づいて符号データの誤シを訂正する誤シ訂正復号回
   路
5. （５）　ｔ＝２７３．に＝１９１であることを特徴とす
   る特許請求の範囲第１項、第２項、第３項、あるいは第
   ４項記載の誤シ訂正復号回路