JPH0155788B2 - - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明はTV信号の垂直帰線消去期間にデイジ
タル信号としてコード化した文字・図形情報を多
重伝送するコード方式文字放送などに好適な符号
の誤り制御に関するものであり、特に伝送路で生
じたビツト誤りを訂正することによつて最大限回
復させようとする誤り訂正復号回路に関するもの
である。

（技術的背景） TV伝送路を使用するこの種サービスにおける
誤り訂正方式として１パケツトを272ビツトで構
成し、データビツト272ビツト、情報ビツト190ビ
ツトおよびパリテイビツト82ビツトのデータ信号
を形成して伝送し復号する方式が特願昭58−6579
（特開昭59−133751号公報）、特願昭58−54002（特
開昭59−181841号公報）および特願昭58−90017
（特開昭59−216388号公報）に示されている。

ここに開示されている誤り訂正復号回路の概略
構成を第１図に示す。第１図において１はCPU
（図示しない）につながるCPUバスラインであつ
て、出力ポート２の入力端子および入力ポート３
の出力端子に接続されている。

出力ポート２は訂正前データ５を誤り訂正回路
４に供給する。誤り訂正回路４は並−直列変換回
路、直−並列変換回路、シンドロームレジスタ、
データレジスタ、多数決回路等を含んでおり、
（272、190）符号を訂正する動作を行ない、訂正
後データ６およびレデイー信号１０を前記入力ポ
ート３に供給する。CPUから出力ポート２を介
してスタート信号７、ロード信号８、およびコレ
クト信号９が前記誤り訂正回路４に供給されてい
る。

次に第１図の動作を説明する。誤り訂正を開始
するにあたつて、CPUはまず、スタート信号７
を誤り訂正回路４に供給し、シンドロームレジス
タをクリアする。次に所定ビツト（例えば８ビツ
ト、もしくは16ビツト）単位でCPUがCPUバス
ライン１および出力ポートを介して訂正前データ
を誤り訂正回路４に供給し、そのつどロード信号
８を与える。誤り訂正回路４は８ビツト（あるい
は16ビツト）のデータを並−直列変換してデータ
レジスタおよびシンドロームレジスタに導入す
る。従つて272ビツトのパケツトデータを導入す
るのに８ビツト単位であれば34回（16ビツト単位
であれば17回）繰返す。272ビツトのデータを導
入すると、シンドロームレジスタにシンドローム
が形成される。次にCPUはCPUバスライン１お
よび出力ポート２を介してコレクト信号を誤り訂
正回路４に与え、誤り訂正回路４は８ビツト（も
しくは16ビツト）単位ずつ誤り訂正して直−並列
変換した上、訂正後データ６として入力ポート３
およびCPUバスライン１を介してCPUに戻す。
８ビツト単位であれば34回（16ビツト単位であれ
ば17回）繰返すと272ビツトがすべて訂正されて
CPUに取り込まれる。

レデイー信号１０は８ビツト（もしくは16ビツ
ト）の訂正前データをCPUから供給してよいか
否か、あるいは８ビツト（もしくは16ビツト）の
訂正後データをCPUが読込んでよいか否かを
CPUに知らせるための信号である。

このように、第１図は（273、191）符号を１ビ
ツト短縮した（272、190）符号の誤り訂正を行な
うことができる。

しかるに、日本以外の文字放送においては１パ
ケツトが272ビツトでない方式が検討されており、
あるいは、その他の用途においても１パケツトと
して272ビツトでない方式が考えられている。こ
のような用途に対しては（272、190）符号では不
都合であつた。

（発明の目的） この発明の目的は上記従来技術の問題点を解決
するために、（273、191）符号から１ビツト短縮
した（272、190）符号だけでなく他の短縮ビツト
数の応用にも適用できるように、情報ビツトの短
縮数を指定されて、選択するごとくすることにあ
る。

（実施例） 本発明の第１の実施例の回路図を第２図に示
す。第２図において、２０はCPU（図示せず）の
データバス、２１はCPUのアドレスバスである。
CPUのデータバス２０はデータバス制御回路２
２の第１の入出力端子に接続され、前記データバ
ス制御回路２２の第２の入出力端子はローカルデ
ータバス２３に接続されている。

前記CPUのアドレスバス２１はアドレス切替
回路２４の第１の入力端子に接続され、アドレス
切替回路２４の第２の入力端子にはアドレス生成
回路２５から自動アドレス信号２６が供給されて
いる。アドレス切替回路２４はタイミング制御回
路２７から供給されるバス制御信号２８により第
１の入力端子に与えられるCPUのアドレス信号
か、第２の入力端子に与えられる自動アドレス信
号２６か、いずれか一方を選択し、メモリアドレ
ス信号として、バツフアメモリ２９のアドレス入
力端子に供給する。

ローカルデータバス２３はまた、バツフアメモ
リ２９のデータ入出力端子およびデータ転送回路
３０のデータ入出力端子にも接続されており、こ
のためにCPUとバツフアメモリおよびデータ転
送回路は相互にデータのやり取りをすることがで
きる。データ転送回路３０には文字コード放送の
受信部（図示しない）によつて受信され、抽出さ
たパケツト受信データであるシリアル受信データ
３１、文字コード放送のフレーミング信号によ
り、フレーム同期がとられたことを示すフレーミ
ング検出信号３２、および文字コード放送のクロ
ツクランインによりクロク同期がとられた同期ク
ロツク３３が供給されている。

３４はパケツト受信データ（日本の文字コード
放送であれば272ビツト）のうちのパリテイビツ
トを除いた情報ビツト（日本の文字コード放送で
あれば190ビツト）を格納し、シフトするための
データレジスタ、シンドロームレジスタ３６は特
願昭58−6579の第１０図と同等のものであつて、
82ビツトからなり、２を法とする加算器３７を介
する帰還ループを有している。

ロードゲート回路３８はタイミング制御回路２
７から供給されるロードゲート信号３９により、
訂正前データ３５を加算器３７を介してシンドロ
ームレジスタ３６に供給するか否かを制御する。
４０はシンドロームレジスタ信号、４１は多数決
回路、４２は多数決の判定を行なうための閾値を
与える閾値信号、４３は閾値発生回路、４４は閾
値を更新するための閾値クロツク、４５はシンド
ロームレジスタ３６をクリアするためのクリア信
号、４６はシンドロームレジスタ３６にデータを
ロードするための第１のロード用クロツク信号、
４７はシンドロームレジスタを１ビツト歩進させ
るためのロードエンド信号、４８は第１の訂正用
クロツク信号、４９はデータレジスタ３４にデー
タをロードするための第２のロード用クロツク信
号、５０は第２の訂正のクロツク信号、５１は多
数決回路４１の結果信号を誤り訂正信号５３とし
て加算器５４に供給するか否かをコレクトゲート
信号５２によつて制御するためのコレクトゲート
回路、５５は訂正後データ、５６はデータ選択回
路、５７はデータ選択信号、５８は直−並列変換
および並−直列変換を行なわせるためのクロツク
信号、５９は受信データをバツフアメモリ２９に
書込むための書込みパルス信号、６０はバツフア
メモリ２９に書込みを行なうための書込みパルス
信号である。

６１は垂直帰線消去信号、もしくは垂直帰線消
去信号に類似する信号、６２は水平同期信号、も
しくは水平帰線消去信号、６３は動作状態を示す
ためのステータス信号である。６４はシンドロー
ムレジスタが“０”になつた時にセツトされるレ
ジスタであり、その出力信号であるエラーステー
タス信号６５が前記タイミング制御回路２７に供
給されている。

６６および６７はアドレス更新信号、６８は
CPUのデータリクエスト信号である。

６９は（272、190）符号から短縮するビツト数
を指定するための短縮ビツト数指定信号、７０は
第１の訂正完了データ、７１は第２の訂正完了デ
ータ、７２は第３の訂正完了データである。７３
は出力データ選択回路であつて、タイミング制御
回路２７より与えられる出力データ選択信号７４
によつて、７０，７１もしくは７２のうちの１つ
を選択して訂正出力データ７５としてデータ転送
回路３０に供給する。７６は訂正完了データを送
出するための送出用クロツク信号である。

次に第２図の動作を説明する。

第２図の動作モードは大別してシリアル受信
データを直−並列変換してバツフアメモリに書込
む、バツフアメモリから訂正前データを読出し
データレジスタとシンドロームレジスタにロード
する、データレジスタとシンドロームレジスタ
を巡回させかつ多数決の判定閾値を変化させて巡
回を繰返すことにより誤り訂正を行なう、訂正
完了したデータをバツフアメモリに書込むという
４つの動作からなる。また、第５の動作モードと
して、CPUが、バツフアメモリに格納された訂
正完了データを読出す。

これら動作の概念のフローチヤートを第３図に
示す。受信されたすべてのパケツトのデータにつ
いて訂正するのではなく特に指定する（単数もし
くは複数の）パケツトのデータについてだけ訂正
するのが合理的である場合もあるが、この実施例
では受信されたすべてのパケツトのデータを訂正
するものとする。第３図に示されるごとく第１の
動作モードでは１垂直帰線消去時間の全パケツト
の受信データを順次バツフアメモリに格納する。
第２、第３、および第４の動作モードでは１パケ
ツト単位で処理を行なうので、１パケツトごとに
第２、第３および第４の動作モードを繰返し、全
パケツトについて第２、第３および第４の動作モ
ードを遂行すると訂正終了となる。

かくして全パケツトのデータが訂正され、バツ
フアメモリに格納されるとステータス信号６３を
発してCPUがバツフアメモリの内容を読出して
よいことをCPUに知らせる。

以下に第１の動作モードから順番に説明してい
く。

第４図は第１の動作モードを説明するためのも
ので日本の文字コード放送の場合のパケツト受信
データのタイミングを示す。第４図において１０
０は水平同期信号、１０１はカラーバースト、１
０２はクロツク同期をとるための16ビツトのクロ
ツクランイン、１０３はフレーム同期をとるため
のフレーミング信号、１０４は272ビツトのデー
タビツトであつて、シリアル受信データ３１を形
成するものである。データ転送回路３０はフレー
ミング信号１０３によつてフレーム同期がとられ
たことを示すフレーミング検出信号３２を受け取
りシリアル受信データの開始時期を知ることがで
き、またクロツクランイン１０２によつて同期が
とられた同期クロツク３３を受け取る。

日本以外の文字コード放送もしくは他の用途に
おいてはパケツトデータが272ビツトに限らず、
272−ｎビツト（ｎは０を含む整数）になるであ
ろうし、パケツトデータが必ずしも垂直帰線消去
時間に伝送されるものではなく、第４図のような
フオーマツトで伝送されてくるものではないであ
ろう。しかし、これらのいずれの用途に対して
も、シリアル受信データに対してこのシリアル受
信データの開始時期を示す信号３２と同期クロツ
ク３３は必要である。

上述のように、同期クロツク３３が供給される
ので272−ｎビツトのデータビツトの時間の間、
シリアル受信データ３１を同期クロツク３３によ
つて順次取り込んで直−並列変換する。ローカル
データバス２３の容量を８ビツトとすれば、シリ
アル受信データが８ビツト到来するごとにローカ
ルデータバスに送出する。あるパケツトの訂正前
データを格納するバツフアメモリのエリアの先頭
番地をα番地とすれば、８ビツトのデータ送出を
行なうたびに、データ転送回路３０はアドレス更
新信号６７をアドレス生成回路２５に与えるので
自動アドレス信号がα＋１、α＋２、α＋３、…
のごとく順次歩進していく。またこれら８ビツト
のデータ送出ごとに書込みパルス信号５９がタイ
ミング制御回路２７を介して書込みパルス信号６
０としてバツフアメモリ２９に供給される。第１
の動作モードにおいてはデータバス制御回路２２
は２０と２３を分離するように動作するので、
CPUのデータバスは他の目的のために使用して
いてよく、他方アドレス切替回路２４は２つの入
力信号のうち、アドレス生成回路２５から供給さ
れる自動アドレス信号２６を選択してバツフアメ
モリ２９のアドレス入力端子に伝えるように動作
する。

かくして１パケツト＝272−ｎビツトのシリア
ル受信データ３１が直−並列交換されてバツフア
メモリ２９のα番地から順次書込まれる。１パケ
ツト分の受信データをバツフアメモリ２９に格納
するための動作フローを第５図に示す。８ビツト
＝１バイトずつ処理して書込むものとすれば１パ
ケツト分では（272−ｎ）／８（（272−ｎ）／８が
整数でなければ（272−ｎ）／８より大きく、か
つもつとも近い整数の値）回、例えばｎ＝０（日
本の文字コード放送の場合）であれば34回、ｎ＝
８であれば33回、ｎ＝16であれば32回繰返し、格
納される番地はα番地からα＋（272−ｎ）／８
（（272−ｎ）／８が整数でなければ（272−ｎ）／
８より大きく、かつ最も近い整数値）−１番地ま
でとなる。

日本の文字コード放送においては１垂直帰線消
去時間の間に最大12パケツトまでのデータを伝送
することができる。第２図における６１は日本の
文字コード放送の場合で言えば垂直帰線消去信号
であるが、より一般的には単数もしくは一連の複
数のパケツトデータがシリアルに入力されつつあ
ることを示す信号である。６２は日本の文字コー
ド放送の場合で言えば水平同期信号（もしくは水
平帰線消去信号）であるがより一般的には、パケ
ツトデータ時間と次のパケツトデータ時間との間
を示す信号、すなわちパケツトの変り目を示す信
号である。アドレス生成回路２５は６１に信号が
与えられている間、６２をカウントして自動アド
レス信号２６の部分信号を生成する。１パケツト
分のデータ転送が終了すると、６２が到来するの
で、これをカウントすることによつて、次のパケ
ツトの訂正前データを格納すべきアドレスに切替
わる。以下同様にして第５図に示したフローを所
望の回数（日本の文字コード放送では12回）だけ
繰返して、ひとつの連の複数パケツト（日本の文
字コード放送では12パケツト）分の訂正前データ
がバツフアメモリ２９に格納される。日本の文字
コード放送の場合では、パケツト番号とそのパケ
ツト番号の訂正前パケツトデータを格納する番地
との対応例は第６図のごとくである。１パケツト
分のデータエリアとしては、ｎ＝０でも34番地あ
れば充分であるがアドレス生成回路の構成を容易
にするために第６図では64番地を確保している。
従つて、１パケツトのデータエリア６４番地分の
うち後半30番地分は未使用である。全パケツトの
訂正前データをバツフアメモリに書込み終ると第
２図における６１の信号が終り、第１の動作モー
ドが終了する。

６１の信号が終ると第２の動作モードに入る。

第２の動作モードにおいても、第２図における
データバス制御回路２２は２０と２３を分離する
ように動作し、アドレス切替回路２４はアドレス
生成回路から与えられる自動アドレス信号を選択
してバツフアメモリ２９のアドレス入力端子に供
給するように動作する。またアドレス生成回路２
５はタイミング制御回路２７からのアドレス更新
信号によつてアドレス更新を行なう。第２の動作
モードではバツフアメモリの中に第６図のように
格納されているパケツト訂正前データをその先頭
番地から順番に８ビツトずつ読出しデータ転送回
３０で並−直列変換を行なつて訂正前データ３５
を発生し、データ選択回路５６の第１のデータ入
力端子に供給する。データ選路回路５６はタイミ
ング制御回路２７から供給されるデータ選択信号
５７により、第１のデータ入力端子に与えられる
前記訂正前データ３５と第２のデータ入力端子に
与えられる訂正後データ５５のうち一方を選択し
てデータレジスタ３４のデータ入力端子に供給す
るごとく動作するが第２の動作モードにおいて
は、訂正前データ３５を選択してデータレジスタ
３４に供給する。

また、訂正前データ３５はロードゲート回路３
８を介して加算器３７の第１の入力端子に供給さ
れ、ひいてはシンドロームレジスタ３６に供給さ
れる。バツフアメモリ２９からの１回の読出しで
８ビツト、つごう（272−ｎ）／８（（272−ｎ）／
８が整数でない場合には、（272−ｎ）／８より大
きく、かつ最も近い整数）回で１パケツトのデー
タを並−直列変換してデータレジスタ３４および
シンドロームレジスタ３６にロードする。但し、
データレジスタ３４に対しては272−ｎビツトの
データのうち、190−ｎビツトの情報ビツトのデ
ータだけをロードする。このようにして形成され
たシンドロームレジスタによつて誤り検出を行な
うことができる。すなわち、シンドロームレジス
タ信号４０がすべて“０”であればデータに誤り
がなく、他方、いずれかのビツトが“１”であれ
ばデータに誤りがある。誤りがない場合には、第
３の動作モードを行なわず、第４の動作モードを
行なつてもよい。

本実施例の誤り訂正の基本的な誤り訂正の方式
は特願昭58−6579において説明される通りであ
り、また閾値を順に下げて訂正を行なうという点
については特願昭58−54002に説明された通りで
ある。

第２の動作モードと第３の動作モードとは手順
が連続しており、第２の動作モードの終了、すな
わちデータレジスタ３４およびシンドロームレジ
スタ３６へのデータロードが完了すると自動的に
第３の動作モードに入る。

第３の動作モードにおいてはタイミング制御回
路２７から２つの訂正用クロツク４８と５０とが
発生されて、それぞれシンドロームレジスタ３６
とデータレジスタ３４とをシフトする。ロードゲ
ート回路３８はオフになり、他方、データ選択回
路５６は訂正後データ５５を選択してデータレジ
スタに供給する。また、コレクトデート回路５１
はオンになる。第１の訂正用クロツク４８は１回
の訂正ごとに272発のクロツクパルスを出してシ
ンドロームを巡回させ、第２の訂正用クロツク５
０は１回の訂正ごとに190発のクロツクパルスを
出してデータレジスタを巡回する。

誤り訂正は排他的論理和回路（２を法とする加
算器）５４により行なう。誤り訂正信号５３はシ
ンドロームレジスタの82個の状態を17個の線形結
合とし、その17個の中で多数決回路４１によつて
閾値（最初の閾値は17）と比較することにより出
力されるものである。ただし、この誤り訂正信号
５３はコレクトゲート信号５２に応答して誤り訂
正動作のときにのみ通過するように構成されてい
る。さらに誤り訂正信号５３はそのビツトに誤り
がある時にはそのビツトの影響を除去するように
シンドロームレジスタ３６を修正する。訂正され
た訂正後データ５５はデータ選択回路５６を介し
て再びデータレジスタ３４のデータ入力端子に帰
還される。

なお、訂正に先立つて、シンドロームレジスタ
３６を１ビツトだけ歩進させる。これは誤り訂正
の符号として（273、191）多数決符号を選び１ビ
ツト減少して（272、190）符号にしたことによ
る。

このようにしてシンドロームレジスタにおいて
は273ビツト、データレジスタにおいては190ビツ
トのシフトが行なわれると１パケツト272ビツト
のデータビツトのうち、パリテイビツト82ビツト
を除いた情報ビツト190ビツトが復元される。こ
の時、エラーステータス信号６５を調べることに
より正しく誤り訂正がなされたか否かを判断する
ことができる。シンドロームレジスタ３６のすべ
てのビツトが“０”でないときは、未だいずれか
のビツト位置に誤りが存在することであるから、
再び誤り訂正動作を行なう。ただし、このときは
タイミング制御回路２７から閾値クロツク４４が
与えられて、閾値発生回路４３がこれを減算カウ
ントするので閾値は１だけ減じられる。すなわち
閾値を16として、前回の閾値17で誤り訂正を行な
つた後のデータを用いる。

以上の操作を閾値９が終了するまで行なう。た
だし、途中でシンドロームレジスタ３６のすべて
のビツトが“０”になつたときに誤り訂正動作を
完了したことになる。すなわち、その時点におけ
るデータは正しい値であるから、それ以後は誤り
訂正回路を通過させる必要がない。

以上説明したように第３の動作モードが終了す
ると訂正されたデータ（情報ビツト）がデータレ
ジスタ３４に確保されている。第３の動作モード
が終了すると自動的に第４の動作モードに入る。
第４の動作モードでは訂正されたデータを直−並
列変換してバツフアメモリ２９に格納する。第２
図において７０はデータレジスタの190ビツト目
の信号であり、また７１は例えば182ビツト目の
信号であり、また７２は例えば174ビツト目の信
号である。出力データ選択信号７４は短縮ビツト
数指定信号６９に呼応するものであり、指定され
た短縮ビツト数によつて７０，７１，７２のいず
れかを選択するための信号である。かりに短縮ビ
ツト数ｎ＝０（すなわちデータビツトが272ビツト
の符号）と指定された場合には、出力データ選択
回路７３は７０を選択してデータ転送回路３０に
供給し、あるいは短縮ビツト数ｎ＝８（すなわち、
データビツトが264ビツトの符号）と指定された
場合には、７１が選択されてデータ転送回路３０
に供給され、あるいは短縮ビツト数ｎ＝16（すな
わち、データビツトが256ビツトの符号）と指定
された場合には７２が選択されてデータ転送回路
３０に供給される。このようにするのは、190ビ
ツトのデータレジスタには、訂正完了した情報が
１ビツト目から190−ｎビツト目までしか詰めら
れていないためである。７６は、190−ｎビツト
のデータをシフトしてデータ転送回路に送出する
ための送出用クロツクで190−ｎ発のクロツクパ
ルスが与えられる。データ転送回路３０に供給さ
れた訂正出力データは直−並列変換されてローカ
ルデータバス２３を介してバツフアメモリ２９に
送出されるが８ビツトの送出ごとにアドレス更新
信号６６が発生して、自動アドレス信号２６を更
新し、かつ書込みパルス６０がバツフアメモリ２
９に供給される。アドレス切替回路２４は自動ア
ドレス信号２６を選択して、バツフアメモリ２９
のアドレス入力端子に供給する。従つて、訂正完
了した訂正出力データが８ビツトずつバツフアメ
モリ２９に書込まれる。

特願昭58−90017に開示されているように日本
の文字コード放送においては272ビツトのパケツ
トデータの先頭は（８、４）拡大ハミング符号に
よるサービス識別と割込み優先順を示す８ビツト
のSI／INであるが、その次にパケツト内容識別
のために６ビツトのパケツトコントロール（PC）
があり、引続いて純粋の情報ビツトが22バイトあ
る。従つてそのまま訂正後のデータを８ビツトず
つ詰めていくと各バイトの先頭の２ビツト分が１
バイト前のデータ部に混入することになる。この
問題を避けるために、この実施例では特願昭58−
90017と同様にPC情報には２ビツトの付加ビツト
を追加して８ビツトに揃えている。従つて、日本
の文字コード放送の場合には、訂正済みデータと
して、１パケツトあたり24のバイトのデータがバ
ツフアメモリに格納される。より一般的には
（190−ｎ）／８（（190−ｎ）／８が整数でなけれ
ば（190−ｎ）／８より大きく、かつ最も近い整
数）バイトがバツフアメモリに書込まれるのであ
る。

なお第４の動作モードにおいてもデータバス制
御回路２２は２０と２３を分離するように動作す
るのでCPUは他の動作を行なつていてよい。

以上説明したように第２、第３および第４の動
作モードはひとつのパケツトのデータに関する一
連の動作である。すなわち、１パケツトの訂正前
データをバツフアメモリ２９から読出して、シン
ドロームレジスタ３６およびデータレジスタ３４
にロードし（第２の動作モード）、誤り訂正を行
ない（第３の動作モード）、訂正された１パケツ
トのデータをバツフアメモリ２９に書込む（第４
の動作モード）。

日本の文字コード放送の場合を例にとれば訂正
済データが第７図に示すようにバツフアメモリ２
９に格納される。

このように全パケツトの訂正済データがバツフ
アメモリ２９に格納されると、タイミング制御回
路２７はステータス信号６３を発し、CPUに対
してバツフアメモリ２９をCPUを読出してよい
ことを示す。

第５の動作モードはCPUがステータス信号６
３を検知してCPUがバツフアメモリ２９の内容
を読出すモードである。このモードにおいては、
CPUはタイミング制御回路２７に対してデータ
リクエスト信号６８を与える。これによつてタイ
ミング制御回路２７はCPUのデータバス２０と
ローカルデータバス２３とを連結するように、か
つまた、自動アドレス信号２６を禁止してCPU
のアドレスバス２１の信号をバツフアメモリ２９
のアドレス入力端子に供給するようにバス制御信
号２８を与える。

かくしてバツフアメモリ２９の出力データがロ
ーカルデータバス２３を介してCPUのデータバ
ス２０に得られるので、CPUが任意にアドレス
指定するバツフアメモリの領域のデータを読出す
ことができる。

以上説明したように、第１の実施例ではデータ
レジスタ３４の異なるビツト位置から出力を取り
出すことにより、指定された短縮ビツト数のデー
タを訂正しバツフアメモリに格納することができ
る。

第８図は本発明の第２の実施例の回路図を示
す。第８図において２０〜６９は第２図と同等の
ものであり、７０はデータレジスタ３４の190ビ
ツト目出力信号である、訂正完了データである。
出力ゲート回路７７は、タイミング制御回路２７
より供給される出力ゲート信号７８により、前記
訂正完了データ７０を通過させるか禁止させるか
を制御するためのものであり、通過された訂正出
力データ７５をデータ転送回路３０に供給する。
また７９は第２図における７６と類似の訂正完了
データを送出するための送出用クロツク信号であ
るが、短縮ビツト数ｎに無関係に190発のクロツ
クパルスを生ずる。

第２の実施例の動作は第１〜第３および第５の
動作モードにおいて第１の実施例と同等である。

すなわち、第２の動作モードにおいて、第２の
ロード用クロツク信号４９として190−ｎ発のク
ロツクパルスが与えられ、データレジスタ３４に
190−ｎビツトの訂正前データが確保される。第
３の動作モードにおいては、ひとつの閾値ごとに
第２の訂正用クロツク信号５０として190発のク
ロツクパルスが与えられ、データが各閾値ごとに
訂正されながらデータレジスタ３４の中を巡回す
る。最後の閾値での訂正が完了するとデータレジ
スタ３４の１ビツト目から190−ｎビツト目まで
訂正完了したデータが詰つている。第４の動作モ
ードにおいてはデータレジスタ３４の190ビツト
目の出力信号から順番に送出していくが、最初の
ｎビツト分は空の信号である。出力ゲート信号７
８は第４の動作モードにおいて送出する最初のｎ
ビツト分の期間については出力データを禁止する
ための信号である。かくして第２の実施例におい
ては、データレジスタ３４の複数の出力信号を切
替選択することなく指定された短縮ビツト数ｎの
訂正完了データを送出し、バツフアメモリ２９に
格納することができる。

第１の実施例では訂正完了データはデータレジ
スタの190−ｎビツト目に相当する（ｎを切替え
るものとして）信号を取り出すようにし、データ
転送回路３０で並−直列変換する例について説明
したが、第９図に示すように（第３の実施例）、
訂正完了データとして８ビツト単位で取り出すこ
ともできる。第９図において７０ａ，７１ａおよ
び７２ａは190−ｎビツト目から190−ｎ−７ビツ
ト目までの出力信号である、８ビツトの訂正完了
データである。出力選択信号７４によつて７０
ａ，７１ａ、あるいは７０ａのいずれかが選択さ
れて訂正出力データ７５ａとして、データ転送回
路３０に供給される。このように８ビツトで訂正
出力データを供給するとデータ転送回路では所定
のタイミングでラツチするだけで直−並列変換が
行なわれるので回路構成が簡単になる利点があ
る。

なお、第２図および第９図においては、選択切
替する短縮ビツト数として３通りである例を示し
たが、２通りもしくは３通り以上の選択切替を可
能にする場合についても同様にして構成すること
ができる。

第２の実施例（第８図）においては、訂正完了
データはデータレジスタ３４の190ビツト目から
取り出し、データ転送回路３０で８ビツトデータ
に直−並列変換したが第１０図に示すように、デ
ータレジスタ３４の190ビツト目〜183ビツト目か
ら８ビツトのデータとして取出すこともできる。
７８は第８図と同等の出力ゲート信号であり、７
８に信号が与えられることによつて７０ｂが７５
ｂとして出力されデータ転送回路３０に送出され
る。この場合、データ転送回路３０は７５ｂを所
定のタイミングでラツチするだけで８ビツトへの
直−並列変換を行なうことができ、回路構成を簡
単にできる利点がある。

以上の第１〜第４の実施例においては、ローカ
ルデータバス２３のビツト容量として８ビツトを
用い、バツフアメモリ２９とデータ転送回路３０
とのデータのやり取りを８ビツト単位で行なう例
を示したが、他のビツト数、例えば16ビツト、も
しくは４ビツトでも可能である。

また上記実施例においてはデータレジスタの構
成として190ビツトを採つたが、191ビツトの構成
にすれば（273、191）符号にも対応できる。ある
いは、データレジスタとして選択切替する情報ビ
ツト数の最大値分だけのビツト数をもつていれば
よい。

また、上記の実施例では多数決判定用の閾値と
して17から９まで変化させる例について述べたが
本発明の主旨は17および９などの特定値に限定さ
れるものではない。また上の実施例では訂正が完
了し、ステータス信号６３が発生しないと第５の
動作モードに入らなかつたが、タイミング制御回
路２７の中にWAIT回路を内蔵して、CPUが希
望する時に第５の動作モードに入るようにしても
よい。

（発明の効果） 以上説明したように、本発明によれば、訂正す
べきデータの情報ビツト数を指定することがで
き、指定された情報ビツト数に応じて訂正動作、
および訂正後データの送出を行なうので、種々の
情報ビツト数の誤り訂正を行なうことができる。

本発明の日本の文字コード放送の受信機のみな
らず、その他の多数決符号復号回路にも応用でき
る。

【図面の簡単な説明】

第１図は従来技術の回路図、第２図は本発明の
第１の実施例の回路図、第３図、第５図は本発明
の一実施例の動作を説明するためのフローチヤー
ト、第４図は本発明の一実施例の動作を説明する
ためのタイミング図、第６図、第７図はバツフア
メモリのマツピング図、第８図は本発明の第２の
実施例の回路図、第９図は本発明の第３の実施例
を示す回路図、第１０図は本発明の第４の実施例
を示す回路図である。 １……CPUバスライン、２……出力ポート、
３……入力ポート、４……誤り訂正回路、５……
訂正前データ、６……訂正後データ、７……スタ
ート信号、８……ロード信号、９……コレクト信
号、１０……レデイー信号、２０……CPUのデ
ータバス、２１……CPUのアドレスバス、２２
……データバス制御回路、２３……ローカルデー
タバス、２４……アドレス切替回路、２５……ア
ドレス生成回路、２６……自動アドレス信号、２
７……タイミング制御回路、２８……バス制御信
号、２９……バツフアメモリ、３０……データ転
送回路、３１……シリアル受信データ、３２……
フレーム同期がとられたことを示す信号、３３…
…同期クロツク、３４……データレジスタ、３５
……訂正前データ、３６……シンドロームレジス
タ、３７……加算器、３８……ロードゲート回
路、３９……ロードゲート信号、４０……シンド
ロームレジスタ信号、４１……多数決回路、４２
……閾値信号、４３……閾値発生回路、４４……
閾値クロツク、４５……クリア信号、４６……第
１のロード用クロツク信号、４７……ロードエン
ド信号、４８……第１の訂正用クロツク信号、４
９……第２のロード用クロツク信号、５０……第
２の訂正用クロツク信号、５１……コレクトゲー
ト回路、５２……コレクトゲート信号、５３……
誤り訂正信号、５４……加算器、５５……訂正後
データ、５６……データ選択回路、５７……デー
タ選択信号、５８……クロツク信号、５９……書
込みパルス、６０……書込みパルス、６１……垂
直帰線信号、もしくは垂直帰線消去信号に類似す
る信号、６２……水平同期信号、もしくは水平帰
線消去信号、６３……ステータス信号、６４……
レジスタ、６５……エラーステータス信号、６
６，６７……アドレス更新信号、６８……データ
リクエスト信号、６９……短短縮ビツト数指定信
号、７０，７１，７２……訂正完了信号、７３…
…出力データ選択回路、７４……出力データ選択
信号、７５……訂正出力データ、７６……送出用
クロツク信号、７７……出力ゲート回路、７８…
…出力ゲート信号、７９……送出用クロツク信
号。

Claims (1)

1. 【特許請求の範囲】 １ 情報ビツトがｋビツト、パリテイビツトがｌ
   −ｋビツトつごうデータビツトがｌビツトの符号
   である（ｌ、ｋ）符号を、０を含む整数値である
   ｎビツト短縮して情報ビツトとしてｋ−ｎビツト
   とすることを指定するための指定入力手段と、 ｌ−ｋビツトのシンドロームレジスタと、 複数個のビツト出力を有するｋビツト以下のｍ
   ビツトのデータレジスタと、 多数決回路と、 前記指定入力手段によつて指定されてｋ−ｎビ
   ツトの訂正前情報ビツトデータを前記ｍビツトの
   データレジスタにロードする手段と、 前記指定入力手段からの信号により、前記ｍビ
   ツトのデータレジスタの複数のビツト出力のうち
   いずれかひとつを選択して出力する出力データ選
   択回路 とを含み、 差集合巡回符号を用いる多数決誤り訂正方式に
   基ずいて符号データの誤りを訂正する 誤り訂正復号回路。 ２ 情報ビツトがｋビツト、パリテイビツトがｌ
   −ｋビツト、つごうデータビツトがｌビツトの符
   号である（ｌ、ｋ）符号を、０を含む正の整数値
   であるｎビツト短縮して、情報ビツトとしてｋ−
   ｎビツトとすることを指定するための指定入力手
   段と、 ｌ−ｋビツトのシンドロームレジスタと、 ｋビツト以下のｍビツトのデータレジスタと、 多数決回路と、 前記指定入力手段によつて指定されてｋ−ｎビ
   ツトの訂正前情膜ビツトデータを前記ｍビツトの
   データレジスタにロードする手段と、 訂正完了したデータを送出する際に、ｍ−（ｋ
   −ｎ）ビツトに相当する時間の間、前記ｍビツト
   のデータレジスタの出力信号を禁止する手段と を含み、差集合巡回符号を用いる多数決誤り訂正
   方式に基づいて符号データの誤りを訂正する誤り
   訂正復号回路。 ３ 情報ビツトがｋビツト、パリテイビツトがｌ
   −ｋビツト、つごうデータビツトがｌビツトの符
   号である（ｌ、ｋ）符号を、０を含む整数値であ
   るｎビツト短縮して情報ビツトとしてｋ−ｎビツ
   トとすることを指定するための指定入力手段と、 ｌ−ｋビツトのシンドロームレジスタと、 複数の連続する複数ビツトの出力を有するｋビ
   ツト以下のｍビツトのデータレジスタと、 多数決回路と、 前記指定入力手段によつて指定されてｋ−ｎビ
   ツトの訂正前情報ビツトデータを前記ｍビツトの
   データレジスタにロードする手段と、 前記指定入力手段からの信号により、前記ｍビ
   ツトのデータレジスタの複数の連続する複数ビツ
   トの出力のうち、いずれかひとつの連続する複数
   ビツト出力を選択して出力する出力データ選択回
   路と、 を含み 差集合巡回符号を用いる多数決誤り正訂方式に
   基づいて符号データの誤りを訂正する 誤り訂正復号回路。 ４ 情報ビツトがｋビツト、パリテイビツトがｌ
   −ｋビツト、つごうデータビツトがｌビツトの符
   号である（ｌ、ｋ）符号を、０を含む正の整数で
   あるｎビツト短縮して、情報ビツトとしてｋ−ｎ
   ビツトとすることを指定するための指定入力手段
   と、 ｌ−ｋビツトのシンドロームレジスタと、 連続する複数ビツトの出力を有するｋビツト以
   下のｍビツトのデータレジスタと、 多数決回路と、 前記指定入力手段によつて指定されて、ｋ−ｎ
   ビツトの訂正前情報ビツトデータを前記ｍビツト
   のデータレジスタにロードする手段と、 訂正完了したデータを送出する際に、ｍ−（ｋ
   −ｎ）ビツトに相当する時間の間、前記ｍビツト
   のデータレジスタの出力信号を禁止する手段と、 を含み、差集合巡回符号を用いる多数決誤り訂正
   方式に基づいて符号データの誤りを訂正する誤り
   訂正復号回路。 ５ ｌ＝273、ｋ＝191であることを特徴とする特
   許請求の範囲第１項、第２項、第３項、あるいは
   第４項記載の誤り訂正復号回路。