JPH0155787B2 - - Google Patents

Description

するタイミング制御回路２７ を有する事を特徴とする符号誤り訂正回路。

３ ローカルデータバス２３と； 前記ローカルデータバスに結合され、データを
格納するバツフアメモリ２９と； 前記ローカルデータバスに結合され、シリアル
データを受信し、シリアル又はパラレルデータと
して出力するデータ転送回路３０と； 前記転送回路から出力されたデータの誤りを訂
正し、前記データ転送回路を介して前記バツフア
メモリに転送する誤り訂正回路３４，３６，３
７，４１，５１と； CPU（中央処理装置）から前記ローカルデータ
バスを介して出力された符号データの各パケツト
を訂正すべきか否かのインデツクス情報を予め記
憶し、クロツク信号に応答して第１制御信号を出
力するインデツクスレジスタ７０と； データの１パケツト毎にフレーム同期がとられ
たか否かを示すフレーム同期検出信号に応答して
第２の制御信号を出力するフレーミング検出レジ
スタ８０と； 前記第１制御信号と前記第２制御信号の論理結
果を訂正インデツクス信号として出力する論理回
路９０と； 前記訂正インデツクス信号に応答して、前記誤
り訂正回路を訂正動作させるタイミング信号を出
力するタイミング制御回路２７； とを有することを特徴とする誤り訂正復号回路。

【発明の詳細な説明】

（技術分野） 本発明はTV信号の垂直帰線消去期間にデイジ
タル信号としてコード化した文字・図形情報を多
重伝送するコード方式文字放送に好適な符号の誤
り制御に関するものであり、特に伝送路で生じた
ビツト誤りを訂正することによつて最大限回復さ
せようとする符号誤り訂正復号回路に関するもの
である。

（技術的背景） TV伝送路を使用するこの種サービスにおける
誤り訂正方式として、１パケツトを272ビツトで
構成し、データビツト272ビツト、情報ビツト190
ビツトおよびパリテイビツト82ビツトのデータ信
号を形成して伝送し復号する方式が特許出願（特
願昭58−6579（特開昭59−133751号公報）、特願昭
58−54002（特開昭59−181841号公報）および特願
昭58−90017（特開昭59−216388号公報））に開示
されている。

ここに開示されている誤り訂正復号回路の構成
を第１図に示す。第１図において１はCPU（図示
しない）につながるCPUバスラインであつて、
出力ポート２の入力端子および入力ポート３の出
力端子に接続されている。

出力ポート２は訂正前データ５を誤り訂正回路
４に供給する。誤り訂正回路４は並−直列変換回
路、直−並列変換回路、シンドロームレジスタ、
データレジスタ、多数決回路等を含んでおり、
（272、190）符号を訂正する動作を行なう。誤り
訂正回路４は訂正後データ６およびレデイー信号
１０を前記入力ポート３に供給する。CPUから
出力ポート２を介してスタート信号７、ロード信
号８、およびコレクト信号９が前記誤り訂正回路
４に供給されている。

次に第１図の動作を説明する。誤り訂正を開始
するにあたつて、CPUはまずスタート信号７を
誤り訂正回路４に供給し、シンドロームレジスタ
をリセツトする。次に、所定ビツト（例えば８ビ
ツト、もしくは16ビツト）単位ごとにCPUが
CPUバスライン１および出力ポートを介して訂
正前データを誤り訂正回路４に供給し、そのつど
ロード信号８を与える。誤り訂正回路４は、８ビ
ツト（あるいは16ビツト）のデータを並−直列変
換してデータレジスタおよびシンドロームレジス
タに導入する。従つて272ビツトのパケツトデー
タを導入するのに８ビツト単位であれば34回、
（16ビツト単位であれば17回）繰り返す。272ビツ
トのデータを導入すると、シンドロームが形成さ
れる。シンドロームが形成されると、CPUは
CPUバスライン１および出力ポート２を介して
コレクト信号を誤り訂正回路に与え誤り訂正回路
４は８ビツト（もしくは16ビツト）単位ずつ誤り
訂正して直−並列変換した上、訂正後データ６と
して入力ポート３およびCPUバスライン１を介
してCPUに戻す。８ビツト単位であれば34回
（16ビツト単位であれば17回）繰り返すと、272ビ
ツトがすべて訂正されてCPUに取り込まれる。

レデイー信号１０はCPUが８ビツト（もしく
は16ビツト）の訂正前データを誤り訂正回路にロ
ードしてよいか否かあるいは、８ビツト（もしく
は16ビツト）の訂正後データをCPUが読込んで
よいか否かをCPUに知らせるための信号である。

このように第１図は（272、190）符号の誤り訂
正を行なうことができるが以下に述べる欠点を有
していた。

第１図においてはCPUが８ビツト（もしくは
16ビツト）単位ごとに、訂正前データをロードし
ロード信号を発生し、また誤り訂正時においても
８ビツト（もしくは16ビツト）ごとにコレクト信
号を発生し、訂正後データを読込まねばならなか
つた。

日本の文字放送においては一垂直帰線消去時間
の間に最大12パケツトまでのデータを伝送するこ
とが可能であるから、例えば８ビツト＝１バイト
単位で処理を行なうものとすれば、誤り訂正のた
めに、 34バイト×２×12パケツト＝816バイト時間 を必要とし、さらにロード命令およびコレクト命
令を与える操作やレデイー信号をチエツクする操
作が必要である。このため、CPUの動作の負担
が大きく、文字コード放送の受信に必要なデコー
ドや表示を行なうためのその他の処理を行なえな
くなつてしまうという問題がある。

（発明の目的） この発明の目的は、上記従来技術の問題点を解
決するために、CPUからあらかじめ訂正したい
パケツト（複数でも単数でもよい）を指定するだ
けで、あとは自動的に指定された単数もしくは複
数のパケツトを訂正するように回路構成して、
CPUの動作の負担を軽減することにある。

（実施例） 本発明の第一の実施例の回路図を第２図に示
す。第２図において２０はCPU（図示せず）のデ
ータバス、２１はCPUのアドレスバスである。
CPUのデータバス２０はデータバス制御回路２
２の第１の入出力端子に接続され、前記データバ
ス制御回路２２の第２の入出力端子はローカルデ
ータバス２３に接続されている。

前記CPUのアドレスバス２１はアドレス切替
回路２４の第１の入力端子に接続され、アドレス
生成回路２５から自動アドレス信号２６が供給さ
れている。アドレス切替回路２４は、タイミング
制御回路２７から供給されるバス制御信号２８に
より、第１の入力端子に与えられるCPUのアド
レス信号か、第２の入力端子に与えられる自動ア
ドレス信号２６かいずれか一方を選択し、バツフ
アメモリ２９のアドレス入力端子にメモリアドレ
ス信号を供給する。

ローカルデータバス２３はまた、バツフアメモ
リ２９のデータ入出力端子、およびデータ転送回
路３０のデータ入出力端子にも接続されており、
このためにCPUとバツフアメモリ２９およびデ
ータ転送回路３０は相互にデータのやり取りをす
ることができる。

データ転送回路３０には文字コード放送の受信
部（図示せず）によつて受信され抽出されたパケ
ツト受信データであるシリアル受信データ３１、
文字コード放送のフレーミング信号により、フレ
ーム同期がとられたことを示すフレーミング検出
信号３２、および文字コード放送のクロツクライ
ンによりクロツク同期がとられた同期クロツク３
３が供給されている。

データレジスタ３４は272ビツトのパケツト受
信データ、もしくはパケツト受信データの272ビ
ツトのうちの190ビツトの情報ビツトを格納し、
シフトするためのレジスタであり、データ転送回
路３０によつて並−直列変換された訂正前データ
３５を受け取つてシフトする。シンドロームレジ
スタ３６は特願昭58−6579の第１０図と同等のも
のであつて、82ビツトからなり、２を法とする加
算器３７を介する帰還ループを有している。３８
はロードゲート回路であり、タイミング制御回路
２７から供給されるロードゲート信号３９によ
り、訂正前データ３５を加算器３７を介してシン
ドロームレジスタ３６に供給するか否かを制御す
る。

４０はシンドロームレジスタ信号、４１は多数
決回路、４２は多数決の判定を行なうためのしき
い値を与えるしきい値信号、４３はしきい値発生
回路、４４はしきい値を更新するためのしきい値
クロツク、４５はシンドロームレジスタ３６およ
びデータレジスタ３４にデータをロードするため
のロード用クロツク信号、４６は訂正用クロツク
信号、４７はシンドロームレジスタ３６をクリア
するためのクリア信号、４８は多数決回路４１の
結果信号を誤り訂正信号５０として加算器５１に
供給するか否かをコレクトゲート信号４９によつ
て制御するためのコレクトゲート回路、５２は訂
正後データ、５３は直−並／並−直変換を行なわ
せるためのクロツク信号、５４は受信データをバ
ツフアメモリ２９に書込むための書込みパルス信
号、５５はバツフアメモリ２９に書込みを行なう
ための書込みパルス信号である。

また、５６は垂直帰線消去信号、もしくは垂直
帰線消去信号に類似する信号、５７は水平同期信
号もしくは水平帰線消去信号、５８は動作状態を
示すためのステータス信号である。５９はシンド
ロームレジスタが“０”になつた時にセツトされ
るレジスタであり、その出力信号であるエラース
テータス信号６０が前記データ転送回路３０に供
給されている。

また６１はビツト誤りを訂正した回数をカウン
トするための訂正数カウンタであつて、訂正数信
号６２をデータ転送回路３０に送出するととも
に、訂正数が所定値を越えたことを示す訂正オー
バー信号６３をタイミング制御回路２７およびデ
ータ転送回路３０に送る。

６４および６５はアドレス更新信号、６６は
CPUのデータリクエスト信号である。

前記ローカルデータバス２３はインデツクスレ
ジスタ７０の入力端子にも接続されており、イン
デツクスレジスタ７０にはCPUからの書込みパ
ルス信号７１および、タイミング制御回路２７か
らのインデツクス・シフト用クロツク７２が供給
されており、訂正インデツクス信号７３を生成し
てタイミング制御回路２７に与える。

次に、第２図の動作を説明する。

第２図の動作モードは大別して、シリアル受
信データを直−並列変換してバツフアメモリに書
込む、バツフアメモリから訂正前データを読出
し、データレジスタとシンドロームレジスタにロ
ードする、データレジスタとシンドロームレジ
スタを巡回させ、かつ多数決の判定しきい値を変
化させて巡回を繰り返すことにより誤り訂正を行
なう、訂正されたデータをバツフアメモリに書
込むという４つの動作からなる。また第５の動作
モードとしてCPUがバツフアメモリに格納され
た訂正後データを読出す。

これら動作の概念のフローチヤートを第３図に
示す。まず、第１の動作モードでは１垂直帰線時
間の全パケツトの受信データ、もしくは所望の数
のパケツトの受信データを順次バツフアメモリに
格納する。第２、第３および第４の動作モードで
は、１パケツト単位で処理を行なうが、その前に
そのパケツトが訂正されるべきであるか否かが判
断される。インデツクスレジスタは後に詳述する
ように、そのパケツトが訂正されるべきであるか
否かを示すインデツクス（示標）を与える。訂正
されるべきパケツトであれば、第２、第３および
第４の動作モードを実行する。訂正されるべきで
ないパケツトであれば、第２、第３および第４の
動作モードを実行することなく、次のパケツトを
サーチする。

かくして、訂正すべきパケツトのデータがすべ
て訂正され、バツフアメモリに格納されると動作
終了となり、ステータス信号５８を発して、
CPUがバツフアメモリの内容を読出してよいこ
とをCPUに知らせる。

以下に第１の動作モードから順番に説明してい
く。

第４図は第１の動作モードを説明するためのも
ので、文字コード放送のパケツト受信データのタ
イミングを示す。第４図において１００は水平同
期信号、１０１はカラーバースト、１０２はクロ
ツク同期をとるための16ビツトのクロツクランイ
ン、１０３はフレーム同期をとるためのフレーミ
ング信号、１０４は272ビツトのデータビツトで
あつて、シリアル受信データ３１を形成するもの
である。

データ転送回路３０はフレーミング信号１０３
によつてフレーム同期がとられたことを示すフレ
ーミング検知信号３２を受け取り、シリアル受信
データの開始時期を知ることができる。またクロ
ツクランイン１０２によつて同期がとられた同期
クロツク３３を受け取るので272ビツトのデータ
ビツトの時間の間、シリアル受信データ３１を同
期クロツク３３によつて順次取り込んで直−並列
変換する。ローカルデータバス２３の容量を８ビ
ツトとすれば、シリアル受信データが８ビツト到
来するごとに、ローカルデータバスに送出する。
バツフアメモリのあるパケツトに関する訂正前デ
ータを格納するエリアの先頭番地をα番地とすれ
ば、８ビツトのデータ送出を行なうたびに、デー
タ転送回路３０はアドレス更新信号６５をアドレ
ス生成回路２５に与えるので自動アドレス信号が
α＋１、α＋２、α＋３、…のごとく順次歩進し
ていく。かつ、また、これら８ビツトのデータ送
出ごとに書込みパルス信号５４がタイミング制御
回路２７を介して書込みパルス信号５５としてバ
ツフアメモリに供給される。

第１の動作モードにおいては、データバス制御
回路２２は２０と２３を分離するように動作する
ので、CPUのデータバスは他の目的のために使
用していてよく、他方、アドレス切替回路２４は
２つの入力信号のうち、アドレス生成回路２５か
ら供給される自動アドレス信号２６を選択してバ
ツフアメモリ２９のアドレス入力端子に伝えるよ
うに動作する。

かくして、１パケツト＝272ビツトのシリアル
受信データ３１が直−並列変換されてバツフアメ
モリ２９のα番地から順次書込まれる。１パケツ
ト分の受信データをバツフアメモリ２９に格納す
るための動作フローを第５図に示す。８ビツト＝
１バイトずつ処理し、書込むものとすれば、１パ
ケツト分では272÷８＝34回繰り返し、格納され
る番地はα番地〜α＋33番地となる。

日本の文字コード放送においては１垂直帰線消
去時間の間に最大12パケツトまでのデータを伝送
することができるがこのことを第６図によつて示
す。第６図において１１０は垂直同期信号、１１
１は垂直帰線消去信号、１１２は１１１から作り
出される信号であり、垂直帰線消去時間21H（1H
は１水平走査時間を表わす）のうち後半の12Hだ
けを抽出した信号である。日本の文字コード放送
においては１１２が“Ｌ”の時間、すなわち垂直
帰線消去時間のうちの後半12Hの間にデータを伝
送することが可能である。第２図における５６は
例えば１１２の信号である。

アドレス生成回路２５は１１２が“Ｌ”の間、
水平同期信号５７をカウントし、自動アドレス信
号の部分信号を与える。このため、１パケツト分
のデータ転送が終了すると、次の水平同期信号が
到来するので、これをカウントすることによつて
次のパケツトのデータを格納すべきアドレスに切
替わる。以上同様にして、第５図に示した動作フ
ローを12回繰り返して12パケツト分の訂正前デー
タがバツフアメモリ２９に格納される。パケツト
番号と、そのパケツト番号の訂正前パケツトデー
タを格納するバツフアメモリの番地との対応例を
第７図に示す。

１パケツト分のデータエリアとしては35番地あ
れば充分であるがアドレス生成回路の構成を容易
にするために第７図では64番地を確保している。
従つて、１パケツトのデータエリア64番地分のう
ち後半30番地分は未使用である。12パケツト分の
訂正前データをバツフアメモリへ書込み終ると、
第６図における１１１および１１２が“Ｌ”から
“Ｈ”になり、第１の動作モードが終了する。

第６図において垂直帰線消去信号１１１あるい
は信号１１２が“Ｌ”から“Ｈ”に反転すると第
２の動作モードに入る。第１の動作モードに入る
前にインデツクスレジスタ７０に対してCPUか
ら訂正すべきパケツトを指定する信号がセツトさ
れる。インデツクスレジスタは例えば12ビツトか
らなり各ビツトがパケツト番号と対応していて、
例えば１ビツト目が１パケツト目、２ビツト目が
２パケツト目、以下同様にして12ビツト目が12パ
ケツト目に対応する。このうち訂正したいパケツ
トに対応するビツトを“１”にし、訂正する必要
のないパケツトに対応するビツトを“０”にす
る。例えば１パケツト目、３パケツト目、５パケ
ツト目、７パケツト目、９パケツト目および11パ
ケツト目を訂正したい場合には、インデツクスレ
ジスタに“101010101010”をセツトする。このた
めに、CPUからCPUデータバス２０、データバ
ス制御回路２２（第１の動作モード以前には、デ
ータバス制御回路は２０と２３とを連結するよう
に動作している）、およびローカルデータバス２
３を介してセツトすべきデータが８ビツト並列に
与えられCPUからの書込みパルス信号７１によ
つてインデツクスレジスタに書込まれる。12ビツ
トをセツトするためには２回に分けてセツトする
必要がある。インデツクスレジスタ７０の内容
は、１パケツトの訂正動作（第２の動作モード＋
第３の動作モード＋第４の動作モード）が終了す
るたびに与えられるインデツクス・シフト用クロ
ツク７２によつてシフトされる。かくしてインデ
ツクスレジスタのシリアル出力信号である訂正イ
ンデツクス信号７３によつて、今まさに訂正しよ
うとするパケツトが訂正されるべきパケツトであ
るか訂正する必要のないパケツトであるかを知る
ことができる。タイミング制御回路２７は訂正イ
ンデツクス信号が“０”である時には訂正動作
（第２の動作モード＋第３の動作モード＋第４の
動作モード）に入らずインデツクス・シフト用ク
ロツク７２を発生してインデツクスレジスタ７０
の内容をシフトする。訂正インデツクス信号が
“１”である時には第２、第３および第４の動作
モードに入る。このようにして、垂直帰線消去信
号１１１あるいは信号１１２が“Ｌ”から“Ｈ”
に反転し、かつ訂正インデツクス信号が“１”で
あれぱ第２の動作モードに入る。

第２の動作モードにおいても、第２図における
データバス制御回路２２は２０と２３を分離する
ように動作し、アドレス切替回路２４はアドレス
生成回路２５から与えられる自動アドレス信号を
選択してバツフアメモリ２９のアドレス入力端子
に供給するように動作する。またアドレス生成回
路２５はタイミング制御回路２７からのアドレス
更新信号によつてアドレスの更新を行なう。

第２の動作モードではバツフアメモリ２９の中
に第７図のように格納されているパケツト訂正前
データをその先頭番地から順番に８ビツトずつ読
出し、データ転送回路３０で並−直列変換を行な
つて訂正前データ３５をデータレジスタ３４のデ
ータ入力端子とロードゲート回路３８を介して加
算器３７の第１の入力端子に供給する。バツフア
メモリ２９からの１回の読出しで８ビツト、つご
う34回で１パケツト＝272ビツトを並−直列変換
してデータレジスタ３４およびシンドロームレジ
スタ３６にロードする。このようにして形成され
たシンドロームによつて誤り検出を行なうことが
できる。すなわち、シンドロームレジスタ信号４
０がすべて“０”であればデータに誤りがなく、
いずれかのビツトが“１”であればデータに誤り
がある。誤りがない場合には第３の動作モードを
行なわず、第４の動作モードに移つてもよい。

本実施例の誤り訂正の方式は基本的には特願昭
58−6579において説明される通りであり、またし
きい値を順に下げて訂正を行なうという点につい
ては特願昭58−54002に説明された通りである。
本実施例では誤り訂正数をカウントする訂正数カ
ウンタを設けており訂正数が所定値を越えた時に
訂正動作をを中止するようにしており、また訂正
数信号とエラーステータス信号を送出するように
している。

第２の動作モードと第３の動作モードとは連続
しており、第２の動作モードの終了、すなわち、
データレジスタ３４およびシンドロームレジスタ
３６へのデータロードが完了すると自動的に第３
の動作モードに入る。

第３の動作モードにおいては、タイミング制御
回路２７から訂正用クロツク信号４６が発生され
てデータレジスタ３４とシンドロームレジスタ３
６とをシフトする。また、ロードゲート回路３８
はオフになり、他方コレクトゲート回路４８はオ
ンになる。誤り訂正は排他的論理和回路（２を法
とする加算器）５１により行なう。誤り訂正信号
５０はシンドロームレジスタ82個の状態を17個の
線形結合とし、その17個の中で多数決回路４１に
よつてしきい値（最初のしきい値は17）と比較す
ることにより出力されるものである。

ただし、この誤り訂正信号５０はコレクトゲー
ト信号４９に応答して誤り訂正動作のときにのみ
通過するように構成されている。さらに誤り訂正
信号５０はそのビツトに誤りがある時には、その
ビツトの影響を除去するようにシンドロームレジ
スタ３６を修正する。訂正された訂正後のデータ
５２は再びデータレジスタ３４のデータ入力端子
に帰還される。

なお、訂正に先立つてシンドロームレジスタ３
６を１ビツトだけ歩進させる。これは誤り訂正の
符号として（273、191）多数決符号を選び１ビツ
ト減少して（272、190）符号にしたことによる。

このようにして272ビツトのシフト（シンドロ
ームレジスタにおいては、273ビツトのシフト）
が行なわれると、１パケツト272ビツト分の信号
が復元される。このとき、エラーステータス信号
６０を調べることにより正しく誤り訂正がなされ
たか否かを判断することができる。シンドローム
レジスタ３６のすべてのビツトが“０”でないと
きは、未だいずれかのビツト位置に誤りが存在す
ることであるから再び誤り訂正動作を行なう。た
だし、このときはタイミング制御回路２７からし
きい値クロツクが与えられて、しきい値発生回路
４３がこれを減算カウントするのでしきい値は１
だけ減じられる。すなわちしきい値を16として前
回のしきい値17で誤り訂正を行なつた後のデータ
を用いる。

以上の操作をしきい値９が終了するまで行な
う。ただし、途中でシンドロームレジスタ３６の
全てのビツトが“０”になつたときは誤り訂正動
作を完了したことになる。すなわち、その時点に
おけるデータは正しい値であるから、それ以後は
誤り訂正回路を通過させる必要がない。

また逆に異常に誤りを訂正するビツト数が多い
場合には元々のデータに異常に誤りが多かつたわ
けであり、訂正が不可能であるからしきい値９が
終了する以前に訂正を中止してしまつた方がよ
い。このために訂正数カウンタ６１は訂正数をカ
ウントして、その値が所定値以上になつたら訂正
オーバー信号６３を発し、タイミング制御回路２
７に供給する。

以上説明したように第３の動作モードが終了す
ると訂正されたデータがデータレジスタ３４に確
保されている。第３の動作モードが終了すると自
動的に第４の動作モードに入る。第４の動作モー
ドでは訂正されたデータを直−並列変換してバツ
フアメモリ２９に格納する。訂正ずみデータの送
出に先立つて、まずエラーステータス信号６０と
訂正オーバー信号６３と訂正数信号６２とをロー
カルデータバス２３に送出し、バツフアメモリ２
９の中の対応するパケツトの訂正後データを格納
するエリアの先頭番地に格納する。以後は272ビ
ツトの訂正後データを送出するが訂正後のデータ
においては、82ビツトのパリテイビツトは不要で
あるから、情報ビツト190ビツトだけをバツフア
メモリに書込む。第４の動作モードにおいては、
コレクトゲート信号４９により誤り訂正信号が禁
止されているから、すでに訂正されてデータレジ
スタ３４に確保されている訂正ずみのデータが訂
正後データ５２となつてデータ転送回路３０に送
られ、直−並列変換され、ローカルデータバス２
３を介してバツフアメモリ２９に格納される。

特願昭58−90017に開示されているように272ビ
ツトのパケツトデータの先頭は（８、４）拡大ハ
ミング符号によるサービス識別と割込み優先順を
示す８ビツトのSI／INであるが、その次にパケ
ツト内容識別のために６ビツトのパケツトコント
ロール（PC）があり、引続いて純粋の情報ビツ
トが22バイトある。従つて、そのまま訂正後のデ
ータを８ビツトずつ詰めていくと、各バイトの先
頭の２ビツト分が１バイト前のデータ部に混入す
ることになる。この問題を避けるためにこの実施
例では特願昭58−90017と同様に２バイト目のデ
ータには２ビツトの付加ビツトを追加して８ビツ
トに揃えている。

かくして訂正後のデータとしては１パケツトあ
たりデータ部が24バイトおよび先頭番地に付加す
るエラー情報１バイト、つごう25バイトが書込ま
れる。

以上に説明した第４の動作モードの間、データ
転送回路からデータが１バイト送出されるごとに
タイミング制御回路２７から書込みパルス５５が
バツフアメモリ２９に与えられ、かつアドレス更
新パルス６４によつて更新される自動アドレス信
号２６が与えられる。第４の動作モードにおいて
も、アドレス切替回路２４は自動アドレス信号２
６を選択してバツフアメモリ２９のアドレス入力
端子に供給する。また第４の動作モードにおいて
もデータバス制御回路２２は２０と２３を分離す
るように動作するのでCPUは他の動作を行なつ
ていてよい。

以上説明したように第２、第３および第４の動
作モードはひとつのパケツトのデータに関する一
連の動作である。すなわち、１パケツトの訂正前
データをバツフアメモリ２９から読出してシンド
ロームレジスタ３６およびデータレジスタ３４に
ロードし（第２の動作モード）、誤り訂正を行な
い（第３の動作モード）、訂正された１パケツト
のデータにエラー情報を付加してバツフアメモリ
２９に書込む（第４の動作モード）。

これら一連の動作が終了すると、インデツクレ
ジスタ７０をシフトし、訂正インデツクス信号７
３をチエツクして次のパケツトが訂正すべきパケ
ツトであるか否かを判断する（第３図参照）。訂
正インデツクス信号７３が“０”であれば訂正す
る必要がない。訂正インデツクス信号７３が
“１”であれば、第２、第３および第４の動作モ
ードに入る。以下同様にしてインデツクスレジス
タを12ビツトシフトし、訂正が必要なパケツトを
全て訂正し終えると訂正終了となる。かくしてバ
ツフアメモリ２９の訂正後データエリアに第８図
に示すごとく訂正後データが格納される。第８図
においては１パケツト分のエリアとして64番地分
を確保しているが、実際には25バイト分しか使用
しない。

第８図に示すごとく訂正すべき全パケツトの訂
正後データが格納されるとタイミング制御回路２
７はステータス信号５８を発しCPUに対して、
バツフアメモリ２９をCPUが読出してよいこと
を示す。

第５の動作モードはCPUがステータス信号５
８を検知してCPUがバツフアメモリ２９の内容
を読出すモードである。このモードにおいては
CPUはタイミング制御回路２７に対してデータ
リクエスト信号６６を与える。これによつてタイ
ミング制御回路２７はCPUのデータバス２０と
ローカルデータバス２３とを連結するように、か
つまた、自動アドレス信号２６を禁止してCPU
のアドレスバス２１の信号をバツフアメモリ２９
のアドレス入力端子に供給するようにバス制御信
号２８を与える。かくしてバツフアメモリ２９の
出力データがローカルデータバス２３を介して
CPUのデータバス２０に得られるので、CPUが
任意にアドレス指定するバツフアメモリの領域の
データを読出すことができる。

また、この動作モードの間にCPUはインデツ
クスレジスタをセツトすることができる。

以下説明したように第１の実施例では、CPU
は始めにインデツクスレジスタをセツトするだけ
であとは受信データの格納と、訂正したいパケツ
トの訂正前データのロード、訂正、訂正後データ
の格納とをすべてCPUの関与なしで実行するこ
とができる。なお、インデツクスレジスタはシフ
トしても内容を保持できるように、巡回させても
よい。

上記第１の実施例では、CPUから訂正すべき
パケツトを指定したが、文字コード放送のパケツ
トデータが載せられているか否か、およびデータ
として採取するに足るものであるか否かは、フレ
ーム同期がとられたか否かによつて、すなわち、
フレーミング検出信号３２によつて知ることがで
きる。そこで第２の実施例では垂直帰線消去時間
の後半12Hのそれぞれの水平走査期間ごとにフレ
ーミング検知信号３２が得られたか否かを判断し
て、フレーミング検知信号が得られたパケツトだ
け訂正するように構成する。

第２の実施例の回路構成図を第９図に示す。第
９図において、２０〜６６はすべて第２図の同一
番号のものと同等のものであり、８０はフレーミ
ング検出レジスタである。８１はフレーミング検
出信号３２をフレーミング検出レジスタにシフト
インするための検出シフトクロツク信号、クロツ
ク信号８２はセツトされたフレーミング検出レジ
スタ８０をシフトして訂正インデツクス信号８３
を送出するためのクロツク信号である。フレーミ
ング検出レジスタの並列出力信号は、CPUが読
出すことができるようにローカルデータバス２３
に供給される。

第１０図はフレーミング検出信号３２と検出シ
フトクロツク信号８１との関係を示すものであ
る。第１０図において１００〜１０４は第４図の
ものと同等のものである。３２(a)は、フレーミン
グ信号による同期がとられた場合のフレーミング
検出信号であり、３２(b)はフレーミング信号によ
る同期がとれなかつた場合のフレーミング検出信
号である。第１０図に示すようにフレーム同期が
とれるとフレーミング検出信号３２はフレーミン
グ信号１０３の終了時点で“Ｈ”になる一方、フ
レーム同期がとれなかつた場合には“Ｌ”のまま
である。検出シフトクロツク信号は垂直帰線消去
時間の後半12Hの間、つごう12発、発生されるが
フレーミング信号１０３が終了した時点より後に
“Ｌ”から“Ｈ”に反転するごとき信号である。

フレーミング検出レジスタ８０は、12ビツトの
シフトレジスタであり、各ビツトがパケツトデー
タのパケツト番号に対応している。１パケツト目
のパケツトデータがフレーム同期のとられたもの
であれば、フレーミング検出レジスタ８０には、
検出シフトクロツク８１により“１”を読込む、
逆にフレーム同期がとられていなければ“０”を
読込む。以下同様にして、垂直帰線消去時間の後
半12Hの間（すなわち第１の動作モードの間）12
発の検出シフトクロツク８１によつてフレーミン
グ検出レジスタがシフトされて、セツトされる。
従つて、仮に１パケツト目、３パケツト目、５パ
ケツト目、７パケツト目、９パケツト目、および
11パケツト目がフレーミング同期がとられていた
ならば垂直帰線消去時間の終了時には、フレーミ
ング検出レジスタには１ビツト目から
“101010101010”がセツトされている。

これらの動作は第１の動作モードの間に終了す
るから、第２、第３および第４の動作モードを実
行する際には、１パケツトを訂正するごとにクロ
ツク信号８２をフレーミング検出レジスタ８０に
与えてシフトし、シフトアウトされた訂正インデ
ツクス信号が“１”であるか“０”であるかを判
断すればよい。訂正インデツクス信号が“１”で
あれば、そのパケツトデータに関しては第２、第
３および第４の動作モードを実行し、訂正パケツ
トビツト信号が“０”であれば第２、第３および
第４の動作モードを実行しない。このようにして
フレーミング検出レジスタ８０のうち“１”にな
つているビツトに対応するパケツトをすべて訂正
し終ると訂正終了となつてステータス信号５８を
発する。

その他の動作は第１の実施例と同じである。

以上説明したように、第２の実施例において
は、CPUから訂正するパケツトを指定しなくて
も、フレーム同期がとれたかを各パケツトにつき
判断し、その結果によつて誤り訂正を行なうか否
かを決定するのでCPUの負担が軽くなると同時
に、フレーム同期がとれない、換言すればデータ
が載つていないか、載つていてもデータたり得な
いようなデータの場合に、無駄な訂正を行なわな
くてすみ、訂正時間の短縮になる。なお、フレー
ミング検出レジスタ８０はシフトしても元の内容
を保持するように巡回させるとよい。

第１１図は本発明の第３の実施例の回路図を示
す。第１１図において、２０〜６６および７０〜
７３は第２図と同じもの、８０〜８３は第９図と
同じものであり、９０はインデツクスレジスタ７
０の出力信号である訂正インデツクス信号７３と
フレーミング検出レジスタ８０の出力信号である
訂正インデツクス信号８３とを入力とするAND
ゲートであつて、訂正インデツクス信号９１を発
生し、タイミング制御回路２７に供給する。これ
によつてCPUが指定し、かつフレーム同期がと
れたパケツトだけを訂正することができる。

この効果は次のごとくである。第１の実施例で
は、フレーム同期がとれないパケツトまで訂正す
るという無駄を生ずることがあり、逆に、第２の
実施例では、フレーム同期がとれた全てのパケツ
トは必要、不必要にかかわらず訂正されてしまう
という無駄を生ずることがある。これに対し、第
３の実施例ではこうした無駄がない。例えば、日
本の文字コード放送では同一プログラムは同一の
パケツトに伝送されてくるので一度プログラムの
先頭データが得られたら、以後はそのひとつのパ
ケツトだけを訂正し、デコードするという応用が
考えられるので、フレーム同期のとれたすべての
パケツトを訂正するのではなく、CPUがそのパ
ケツトだけを訂正するようにした方がよいのであ
る。

以上の説明ではローカルデータバス２３のビツ
ト容量として８ビツトを用い、バツフアメモリ２
９とデータ転送回路３０とのデータのやり取りを
８ビツト単位で行なう例を示したが、他のビツト
数、例えば16ビツトもしくは４ビツトでも可能で
ある。

また、データレジスタ３４は必ずしも272ビツ
トである必要はなく、情報ビツトに相当する190
ビツトだけでもよい。ただし、この場合には82ビ
ツトに相当する時間はデータレジスタに対するロ
ード用クロツク信号および訂正用クロツク信号を
禁止する必要がある。

また、上記の実施例では多数決判定用のしきい
値として17から９までを扱つたが、本発明の主指
は17および９などの特定値に限定されるものでは
ない。

また上記の実施例ではデータ転送開始および訂
正開始のための信号として垂直帰線消去信号、も
しくは垂直帰線消去信号に類似の信号５６を用い
たが、５６は相当する信号として他の所望の信号
を用いるようにすれば、全テレビラインを用いて
伝達を行なう専用波形のコード放送にも適用でき
るばかりでなく、その他の多数決符号復号回路に
も応用することができる。

また上の実施例では、訂正が完了し、ステータ
ス信号５８が発生しないと、第５の動作モードに
入らなかつたがタイミング制御回路２７の中に
WAIT回路を内蔵して、CPUが希望する時に第
５の動作モードに入るようにすることもできる。

（発明の効果） 以上説明したように本発明によればCPUがほ
とんど関与することなく訂正するに適当な複数も
しくは単数のパケツトを連続的に訂正するので、
CPU動作の負担が著しく軽減できる。

かつ、訂正する必要のないパケツト、あるいは
データがないパケツトあるいは、データを抽出で
きないパケツトについては訂正を行なわないの
で、訂正時間の短縮をはかることができる。

本発明はコード方式の文字放送の受信機のみな
らず、その他の多数決符号復号回路にも応用でき
る。

【図面の簡単な説明】

第１図は、従来技術の回路構成図、第２図は本
発明の第１の実施例の回路図、第３図および第５
図は本発明の第１の実施例を説明するためのフロ
ーチヤート図、第４図は文字コード放送のパケツ
ト受信データのタイミング図、第６図は本発明を
説明するためのタイミング図、第７図は訂正前デ
ータをバツフアメモリに格納する際のマツピング
図、第８図は訂正後データをバツフアメモリに格
納する際のマツピング図、第９図は本発明の第２
の実施例の回路図、第１０図は、本発明の第２の
実施例を説明するためのタイミング図、第１１図
は本発明の第３の実施例の回路図である。 １……CPUバスライン、２……出力ポート、
３……入力ポート、４……誤り訂正回路、２０…
…CPUデータバス、２１……CPUアドレスバス、
２２……データバス制御回路、２３……ローカル
データバス、２４……アドレス切替回路、２５…
…アドレス生成回路、２６……自動アドレス信
号、２７……タイミング制御回路、２８……バス
制御信号、２９……バツフアメモリ、３０……デ
ータ転送回路、３１……シリアル受信データ、３
２……フレーミング検出信号、３３……同期クロ
ツク、３４……データレジスタ、３５……訂正前
データ、３６……シンドロームレジスタ、３７…
…加算器、３８……ロードゲート回路、３９……
ロードゲート信号、４０……シンドロームレジス
タ信号、４１……多数決回路、４３……しきい値
発生回路、４４……しきい値クロツク、４５……
ロード用クロツク信号、４６……訂正用クロツク
信号、４７……クリア信号、４８……コレクトゲ
ート回路、４９……コレクトゲート信号、５０…
…誤り訂正信号、５１……加算器、５２……訂正
後データ、５３……クロツク信号、５４……書込
みパルス信号、５５……書込みパルス信号、５６
……垂直帰線消去信号もしくは垂直帰線消去信号
に類似する信号、５７……水平同期信号もしくは
水平帰線消去信号、５８……ステータス信号、５
９……レジスタ、６０……エラーステータス信
号、６１……訂正数カウンタ、６２……訂正数信
号、６３……訂正オーバー信号、６４，６５……
アドレス更新信号、６６……CPUのデータリク
エスト信号、７０……インデツクスレジスタ、７
１……CPUからの書込みパルス信号、７２……
インデツクス・シフト用クロツク、７３……訂正
インデツクス信号、８０……フレーミング検出レ
ジスタ、８１……検出シフトクロツク信号、８２
……クロツク信号、８３……訂正インデツクス信
号、９０……ANDゲート、９１……訂正インデ
ツクス信号、１００……水平同期信号、１０１…
…カラーバースト、１０２……クロツクランイ
ン、１０３……フレーミング信号、１０４……デ
ータビツト、１１０……垂直同期信号、１１１…
…垂直帰線消去信号、１１２……１１１から作ら
れる信号。

Claims (1)

1. 【特許請求の範囲】 １ ローカルデータバス２３と； 前記ローカルデータバスに結合され、データを
   格納するバツフアメモリ２９と； 前記ローカルデータバスに結合され、シリアル
   又はパラレルデータを出力するデータ転送回路３
   ０と； 前記データ転送回路から出力されたデータの誤
   りを訂正し、前記データ転送回路を介して前記バ
   ツフアメモリに転送する誤り訂正回路３４，３
   ６，３７，４１，５１と； CPU（中央処理装置）から前記ローカルデータ
   バスを介して、符号データの各パケツトを訂正す
   べきか否かのインデツクス情報を予め記憶し、イ
   ンデツクスシフト信号に応答して訂正インデツク
   ス信号を出力するインデツクスレジスタ７０と； 前記訂正インデツクス信号を受信すると前記誤
   り訂正回路を訂正動作させるタイミング信号を出
   力するタイミング制御回路２７； を有することを特徴とする符号誤り訂正回路。 ２ ローカルデータバスと２３； 前記ローカルデータバスに結合され、データを
   格納するバツフアメモリ２９と； 前記ローカルデータバスに結合され、シリアル
   又はパラレルデータを出力するデータ転送回路３
   ０と； 前記転送回路から出力されたデータの誤りを訂
   正し、前記データ転送回路を介して前記バツフア
   メモリに転送する誤り訂正回路３４，３６，３
   ７，４１，５１と； 前記データの１パケツトごとにフレーム同期が
   とられたか否かを示すフレーム同期検出信号を受
   信し、訂正インデツクス信号を出力するフレーミ
   ング検出レジスタ８０と； 前記インデツクス信号を受信すると、前記誤り
   訂正回路を訂正動作させるタイミング信号を出力