JPS60227522A - 符号誤り訂正復号回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はＴＶ信号の垂直帰線消去期間にディジタル信号
としてコード化した文字・図形情報を多重伝送するコー
ド方式文字放送に好適な符号の誤シ制御に関するもので
あり、特に伝送路で生じたビット誤シを訂正することに
よって最大限回復させようとする符号誤シ訂正復号回路
に関するものである。

（技術的背景） ＴＶ伝送路を使用するこの種サービスにおける誤シ訂正
方式として、１パケツトを２７２ビツトで構成し、デー
タビット２７２ビツト、情報ビット１９０ビツトおよび
パリティビット８２ビツトのデータ信号を形成して伝送
し復号する方式が特許出願（特願昭５８−６５７９、特
願昭５８−５４００２および特願昭５８−９００１７　
）に開示されている。

ここに開示されている誤シ訂正復号回路の構成を第１図
に示す。第１図において１はＣＰＵ　（図示しない）に
つながるＣＰＵパスラインであって、出力ポート２の入
力端子および入力ポート３の出力端子に接続されている
。

出力ポート２は訂正前データ５を誤シ訂正回路４に供給
する。誤シ訂正回路４は並−直列変換回路、直−並列変
換回路、シンドロームレジスタ、データレジスタ、多数
決回路等を含んでおシ、（２７２，１９０）符号を訂正
する動作を行なう。

誤り訂正回路４は訂正後データ６およびレディー信号１
０を前記入力ポート３に供給する。ＣＰＵから出力ポー
ト２を介してスタート信号７、ロード信号８、およびコ
レクト信号９が前記誤り訂正回路４に供給されている。

次に第１図の動作を説明する。誤シ訂正を開始するにあ
たって、ＣＰＵはまずスタート信号７を誤シ訂正回路４
に供給し、シンドロームレジスタをリセットする。次に
、所定ビット（例えば８ビツト、もしくは１６ビツト）
単位ごとにＣＰＵがＣＰＵパスライン１および出力ポー
トを介して訂正前データを誤シ訂正回路４に供給し、そ
のつどロード信号８を与える。誤り訂正回路４は、８ビ
ツト（あるいは１６ビツト）のデータを並−直列変換し
てデータレジスタおよびシンドロームレジスタに導入す
る。従って２７２ビツトのｉ４ケットデータを導入する
のに８ビット単位であれば３４回、（１６ビツト単位で
あれば１７回）繰シ返す。

２７２ビツトのデータを導入すると、シンドロームが形
成される。シンドロームが形成されると、ＣＰＵ　ｌｄ
　ＣＰＵパスライン１および出力ポート２を介してコレ
クト信号を誤シ訂正回路に与え誤シ訂正回路４は８ビツ
ト（もしくは１６ビツト）単位ずつ誤シ訂正して直−並
列変換した上、訂正後データ６として入力ポート３およ
びＣＰＵパスライン１を介してＣＰＬＪに戻す。８ビッ
ト単位であれば３４回（１６ビツト単位であれば１７回
）繰り返すと、２７２ビツトがすべて訂正されてＣＰＵ
に取シ込まれる。

レディー信号１０はＣＰＵが８ビツト（もしくは１６ビ
ツト）の訂正前データを誤シ訂正回路にロードしてよい
か否かあるいは、８ビツト（もしくは１６ビツト）の訂
正後データをＣＰＵが読込んでよいか否かをＣＰＵに知
らせるだめの信号である。

このように第１図は（２７２，１９０）符号の誤シ訂正
を行なうことができるが以下に述べる欠点を有していた
。

第１図においてはＣＰＵが８ビツト（もしくは１６ビツ
ト）単位ごとに、訂正前データをロードしロード信号を
発生し、また誤シ訂正時においても８ビツト（もしくは
１６ビツト）ごとにコレクト信号を発生し、訂正後デー
タを読込まねばならなかった。

日本の文字放送においては一垂直帰線消去時間の間に最
大１２パケットまでのデータを伝送することが可能であ
るから、例えば８ビット−１バイト単位で処理を行なう
ものとすれば、誤シ訂正のために、 ３４バイトＸ２Ｘ１２ノやケラト−８１６バイト時間を
必要とし、さらにロード命令およびコレクト命令を与え
る操作やレディー信号をチェックする操作が必要である
。このため、Ｃ，ＰＵの動作の負担が大きく、文字コー
ド放送の受信に必要なデコードや表示を行なうためのそ
の他の処理を行なえなくなってしまうという問題がある
。

（発明の目的） この発明の目的は、上記従来技術の問題点を解決するた
めに、ＣＰＵからあらかじめ訂正したいパケット（複数
でも単数でもよい）を指定するだけで、あとは自動的に
指定された単数もしくは複数のパケットを訂正するよう
に回路構成して、ＣＰＵの動作の負担を軽減することに
ある。

（実施例） 本発明の第一の実施例の回路図を第２図に示す。

第２図において２０はＣＰＵ　（図示せず）のデータバ
ス、２１はＣＰＵのアドレスバスである。ＣＰＵのデー
タバス２０はデータバス制御回路２２の第１の入出力端
子に接続され、前記データバス制御回路２２の第２の入
出力端子はローカルデータバス２３に接続されている。

前記ＣＰＵ　ｃｒ）アドレスバス２１はアドレス切替回
路２４の第１の入力端子に接続され、アドレス生成回路
２５から自動アドレス信号２６が供給されている。アド
レス切替回路２４は、タイミング制御回路２７から供給
されるパス制御信号２８により、第１の入力端子に与え
られるＣＰＵのアドレス信号か、第２の入力端子に与え
られる自動アドレス信号２６かいずれか一方を選択し、
・々ラフアメモリ２９のアドレス入力端子にメモリアド
レス信号を供給する。

ローカルデータバス２ｓはｉた、ノ々ツファメモリ２９
のデータ入出力端子、およびデータ転送回路３０のデー
タ入出力端子にも接続されており、このためにＣＰＵと
バッファメモリ２９およびデータ転送回路３０は相互に
データのやシ取シをすることができる。

データ転送回路３０には文字コード放送の受信部（図示
せず）によって受信され抽出された・９ケツト受信デー
タであるシリアル受信ｒ−夕３１、文字コード放送のフ
レーミング信号により、フレーム同期がとられたことを
示すフレーミング検出信号３２、および文字コード放送
のクロックラインによシクロツク同期がとられた同期ク
ロック３３が供給されている。

データレジスタ３４は２７２ビ、トのパケット受信デー
タ、もしくはノクケット受信データの２７２ビツトのう
ちの１９０ビツトの情報ピットを格納し、シフトするた
めのレジスタであシ、データ転送回路３０によって並−
直列変換された訂正前ｒ−夕３５を受け取ってシフトす
る。シンドロームレジスタ３６は特願昭５８−６５７９
の第１０図と同等のものであって、８２ビ、トからなシ
、２を法とする加算器３７を介する帰還ループを有して
いる。３８はロードダート回路であシ、タイミング制御
回路２７から供給されるロードゲート信号ｓ９によシ、
訂正前データ３５を加算器３７を介してシンドロームレ
ジスタ３６に供給するか否かを制御する。

４θはシンドロームレジスタ信号、４１は多数決回路、
４２は多数決の判定を行なうためのしきい値を与えるし
きい値信号、４３はしきい値発生回路、４４はしきい値
を更新するためのしきい値クロック、４５はシンドロー
ムレジスタ３６およびデータレジスタ３４にデータをロ
ードするだめのロード用クロック信号、４６は訂正用ク
ロック信号、４７はシンドロームレジスタ３６をクリア
するだめのクリア信号、４８は多数決回路４１の結果信
号を誤り訂正信号５０として加算器５１に供給するか否
かをコレクトダート信号４９によって制御するだめのコ
レクトゲート回路、５２は訂正後データ、５３は直−並
／並−直変換を行なわせるためのクロック信号、５４は
受信データをパ、ファメモリ２９に書込むだめの書込み
／Ｊルス信号、５５はバッファメモリ２９に書込みを行
なうだめの書込みパルス信号である。

また、５６は垂直帰線消去信号、もしくは垂直帰線消去
信号に類似する信号、５７は水平同期信号もしくは水平
帰線消去信号、５８は動作状態を示すだめのステータス
信号である。５９はシンドロームレジスタがｕＯ”にな
った時にセットされるレジスタであシ、その出力信号で
あるエラーステータス信号６０が前記データ転送回路３
０に供給されている。

また６１はビット誤シを訂正した回数をカウントするだ
めの訂正数カウンタであって、訂正数信号６２をデータ
転送回路３０に送出するとともに、訂正数が所定値を越
えたことを示す訂正オーバー信号６３をタイミング制御
回路２７およびデータ転送回路３０に送る。

６４および６５はアドレス更新信号、６６はＣＰＵのデ
ータリクエスト信号である。

前記ローカルデータバス２３はインデックスレジスタ７
０の入力端子にも接続されておシ、インデックスレジス
タ７０にはＣＰＵからの書込みパルス信号７１および、
タイミング制御回路２７からのインデックス・シフト用
クロック７２が供給されておシ、訂正インデックス信号
７３を生成してタイミング制御回路２７に与える。

次に、第２図の動作を説明する。

第２図の動作モードは大別して、■シリアル受信データ
を直−並列変換してバッファメモ、りに書込む、■バッ
ファメモリから訂正前データを読出シ、データレジスタ
とシンドロームレジスタにロードする、■データレジス
タとシンドロームレジスタを巡回させ、かつ多数決の判
定しきい値を変化させて巡回を繰り返すことによシ誤り
訂正を行なう、■訂正されたデータをバッファメモリに
書込むという４つの動作からなる。丑だ第５の動作モー
ドとしてＣＰＵがバッファメモリに格納された訂正後デ
ータを読出す。

これら動作の概念のフローチャートを第３図に示す。ま
ず、第１の動作モードでは１垂直帰線時間の全・ぐケラ
トの受信データ、もしくは所望の数のノクケットの受信
データを順次バッファメモリに格納する。第２．第３お
よび第４の動作モードでは、１ノぐケラト単位で処理を
行なうが、その前にそのノ９ケットが訂正されるべきで
あるか否かが判断される。インデックスレジスタは後に
詳述するように、そのＡ’チケット訂正されるべきであ
るか否かを示すインデックス（示標）を与える。訂正さ
れるべきパケットであれば、第２．第３および第４の動
作モードを実行する。訂正されるべきでないパケットで
あれば、第２．第３および第４の動作モードを実行する
ことなく、次のパケットをサーチする。

カくシて、訂正すべきパケットのデータがすべて訂正さ
れ、バッファメモリに格納さ九ると動作終了となシ、ス
テータス信号５８を発して、ｃＰＵがバッファメモリの
内容を読出してよいことをＣＰＵに知らせる。

以下に第１の動作モードから順番に説明していく０ 第４図は第１の動作モードを説明するだめのもので、文
字コード放送のパケット受信データのタイミングを示す
。第４図において１００は水平同期信号、１０１はカラ
ーバースト、１ｏ２はクロック同期をとるだめの１６ビ
ツトのクロックランイン、１０３はフレーム同期をとる
だめのフレーミング信号、１０４は２７２ビツトのデー
タビットであって、シリアル受信データ３１を形成する
ものである。

データ転送回路３０はフレーミング信号１０３によって
フレーム同期がとられたことを示すフレーミング検知信
号３２を受け取り、シリアル受信データの開始時期を知
ることができる。またクロックランイン１０２によって
同期がとられた同期クロック３３を受け取るので２７２
ビツトのデータビットの時間の間、シリアル受信データ
３ノを同期クロック３３によって順次数シ込んで直−並
列変換する。ローカルデータバス２３の容量を８ビツト
とすれば、シリアル受信データが８ビツト到来スルごと
に、ローカルデータバスに送出する。バッファメモリの
あるパケットに関する訂正前データを格納するエリアの
先頭番地をα番地とすれば、８ビツトのデータ送出を行
なうたびに、データ転送回路３Ｑはアドレス更新信号６
５をアドレス生成回疼衾与えるので自動アドレス信号が
α＋１゜α＋２．α＋３．・・・のどとく順次歩進して
いく。

かつ、また、これら８ビツトのデータ送出ごとに書込み
パルス信号５４がタイミング制御回路２２を介して書込
みパルス信号５５としてバッファメモリに供給される。

第１の動作モードにおいては、データバス制御回路２２
は２０と２３を分離するように動作するので、ＣＰＵの
データバスは他の目的のために使用していてよく、他方
、アドレス切替回路２４は２つの入力信号のうち、アド
レス生成回路２５から供給される自動アドレス信号２６
を選択してバッファメモリ２９のアドレス入力端子に伝
えるように動作する。

かくして、１パケツ）＝２７２ビットのシリアル受信デ
ータ３１が直−並列変換されてバッファメモリ２９のα
番地から順次書込まれる。１ノ々ケット分の受信データ
をバッファメモリ２９に格納するだめの動作フローを第
５図に示す。８ビツト＝１バイトずつ処理し、書込むも
のとすれば、１・（ケ、ト分では２７２÷８＝３４回繰
シ返し、格納される番地はα番地〜α＋３３番地となる
。

日本の文字コード放送においてはＩ垂直帰線消去時間の
間に最大１２）やケラトまでのデータを伝送することが
できるがこのことを第６図によって示す。第６図におい
て１１０は垂直同期信号、１１１は垂直帰線消去信号、
１１２は１１ノから作シ出される信号であり、垂直帰線
消去時間２１Ｈ（ＩＨは１水平走査時間を表わす）のう
ち後半の１２Ｈだけを抽出した信号である。日本の文字
コード放送においては１１２が”Ｌ”の時間、すなわち
垂直帰線消去時間のうちの後半１２Ｈの間にデータを伝
送することが可能である。第２図における５６は例えば
１１２の信号である。

アドレス生成回路２５は１１２がＶｌの間、水平同期信
号５７をカウントし、自動アドレス信号の部分信号を与
える。このため、■パケット分のデータ転送が終了する
と、次の水平同期信号が到来するので、これをカウント
することによって次のパケットのデータを格納すべきア
ドレスに切替わる。以下同様にして、第５図に示した動
作フローを１２回繰シ返して１２パケット分の訂正前デ
ータがバッファメモリ２９に格納される。ｉＥケット番
号と、そのノクケット番号の訂正前・ぐケラトデータを
格納するバッファメモリの番地との対応例を第７図に示
す。

■パケット分のデータエリアとしては３４番地あ九ば充
分であるがアドレス生成回路の構成を容易にするために
第７図では６４番地を確保している。従って、１パケツ
トのデータエリア６４番地分のうち後半３０番地分は未
使用である。１２・ぐケラト分の訂正前データをバッフ
ァメモリへ書込み終ると、第６図における１１１および
１１２が“Ｌ”からＨ”になシ、第１の動作モードが終
了する。

第６図において垂直帰線消去信号１１１あるいは信号１
１’２がａｔＬｌｌからＱＨ”に反転すると第２の動作
モードに入る。第１の動作モードに入る前にインデック
スレジスタ２０に対してＣＰＵから訂正すべきパケット
を指定する信号がセットされる。

インデックスレジスタは例えば１２ビツトからなシ各ビ
ットが・ぐケラト番号と対応していて、例えば１ビツト
目が１パケツト目、２ビツト目が２７ぐケヅト目、以下
同様にして１２ビツト目が１２ノぐケラト目に対応する
。このうち訂正しだいパケットに対応するビットを′１
″にし、訂正する必要のないノソケットに対応するビッ
トを０”にする。例えば１ノぐケラト目、３パケツト目
、５ノぐケラト目、７パケツト目、９ノぐケラト目およ
び１１ノやダウト目を訂正したい場合には、インデック
スレジスタに”１０１０１０１０１０１０”をセットす
る。このために、ＣＰＵからＣＰＵデータバス２θ、デ
ータバス制御回路２２（第１の動作モード以前には、デ
ータバス制御回路は２０と２３とを連結するように動作
している）、およびローカルデータノ々ス２３を介して
セットすべきデータが８ビット並列に与えられＣＰＵか
らの書込みパルス信号７１によってインデックスレジス
タに書込まれる。１２ビツトをセットするためには２回
に分けてセットする必要がある。インデックスレジスタ
２０の内容は、１パケツトの訂正動作（第２の動作モー
ド＋第３の動作モード＋第４の動作モード）が終了する
たびに与えられるインデックス・シフト用クロック２２
によってシフトされる。かくしてインデックスレジスタ
のシリアル出力信号である訂正インデックス信号７３に
よって、今まさに訂正しようとするパケットが訂正され
るべき）８ケツトであるか訂正する必要のないパケット
であるかを知ることができる。タイミング制御回路２７
は訂正インデックス信号が°゛０”である時には訂正動
作（第２の動作モード＋第３の動作モード＋第４の動作
モード）に入らずインデックス・シフト用クロック７２
を発生してインデックスレジスタ７０の内容をシフトす
る。訂正インデックス信号が′ｌ”である時には第２．
第３および第４の動作モードに入る。このようにして、
垂直帰線消去信号１１１あるいは信号１１２がパＬ＃か
らｕＨＩＩに反転し、かつ訂正インデックス信号が１”
であれば第２の動作モードに入る。

第２の動作モードにおいても、第２図におけるデータバ
ス制御回路２２は２０と２３を分離するように動作し、
アドレス切替回路２４はアドレス生成回路２５から与え
られる自動アドレス信号を選択してバッファメモリ２９
のアドレス入力端子に供給するように動作する。まだア
ドレス生成回路２５はタイミング制御回路２７からのア
ドレス更新信号によってアドレスの更新を行なう。

第２の動作モードではバッファメモリ２９の中に第７図
のように格納されているｚ８ケット訂正前データをその
先頭番地から順番に８ビツトずつ読出し、データ転送回
路３０で並−直列変換を行なって訂正前データ３５をデ
ータレジスタ３４のデータ入力端子とロードゲート回路
３８を介して加算器３７の第１の入力端子に供給する。

バッファメモリ２９からの１回の読出しで８ビツト、つ
ごう３４回で１７母ケツト＝２７２ビツトを並−直列変
換してデータレジスタ３４およびシンドロームレジスタ
３６にロードする。このようにして形成されたシンドロ
ームによって誤シ検出を行なうことができる。すなわち
、シンドロームレジスタ信号４０がすべて“０”であれ
ばデータに誤シがなく、いずれかのビットがＩｎであれ
ばデータに誤りがある。誤シがない場合には第３の動作
モードを行なわず、第４の動作モードに移ってもよい。

本実施例の誤シ訂正の方式は基本的には特願昭５８−６
５７９において説明される通シでチシ、またしきい値を
順に下げて訂正を行なうという点については特願昭５８
−５４００２に説明されだ通シである。本実施例では誤
シ訂正数をカウントする訂正数カウンタを設けておシ訂
正数が所定値を越えた時に訂正動作を中止するようにし
ておシ、また訂正数信号とエラーステータス信号を送出
するようにしている。

第２の動作モードと第３の動作モードとは連続しておシ
、第２の動作モードの終了、すなわち、データレジスタ
３４およびシンドロームレジスタ３６へのデータロード
が完了すると自動的に第３の動作モードに入る。

第３の動作モードにおいては、タイミング制御回路２７
から訂正用クロック信号４６が発生されてデータレジス
タ３４とシンドロームレジスタ３６とをシフトする。ま
た、ロードダート回路３８はオフになり、他方コレクト
ゲート回路４８はオンになる。誤り訂正は排他的論理和
回路（２を法とする加算器）５１によ）行なう。誤シ訂
正信号５０はシンドロームレジスタ８２個の状態を１７
個の線形結合とし、その１７個の中で多数決回路４１に
よってしきい値（最初のしきい値は１７）と比較するこ
とによシ出力されるものである。

ただし、この誤シ訂正信号５ｏはコレクトヶ゛−ト信号
４９に応答して誤シ訂正動作のときにのみ通過するよう
に構成されている。さらに誤シ訂正信号５０はそのビッ
トに誤シがある時には、そのビットの影響を除去するよ
うにシンドロームレジスタ３６を修正する。訂正された
訂正後のデータ５２は再びデータレジスタ３４のデータ
入力端子に帰還される。

なお、訂正に先立ってシンドロームレジスタ３６を１ビ
ツトだけ歩進させる。これは誤シ訂正の符号として（２
７３，２９２）多数決符号を選び１ビツト減少してにｔ
ｖ２．１ｙｏ）符号にしたことによる。

このようにして２７２ビツトのシフト（シンドロームレ
ジスタにおいては、２７３ビツトのシフト）が行なわれ
ると、１ノぐケラト２フ２ビツト分の信号が復元される
。このとき、エラーステータス信号６０を調べることに
より正しく誤り訂正がなされたか否かを判断することが
できる。シンドロームレジスタ３６のすべてのビットが
ｄｚｓでないときは、未だいずれかのビット位置に誤り
が存在することであるから再び誤シ訂正動作を行なうた
だし、このときはタイミング制御回路２７からしきい値
クロックが与えられて、しきい値発生回路４３がこれを
減算カウントするのでしきい値はｌだけ減じられる。す
なわちしきい値を１６として前回のしきい値１７で誤シ
訂正を行なった後のデータを用いる。

以上の操作をしきい値９が終了するまで行なうただし、
途中でシンドロームレジスタ３６の全てのビットが”０
”になったときは誤シ訂正動作を完了したことになる。

すなわち、その時点におけるデータは正しい値であるか
ら、それ以後は誤り訂正回路を通過させる必要がない。

また逆に異常に誤シを訂正するピット数が多い場合には
元々のデータに異常に誤シが多かったわけであり、訂正
が不可能であるからしきい値９がこのために訂正数カウ
ンタ６１は訂正数をカウントして、その値が所定値以上
になったら訂正オーバー信号６３を発し、タイミング制
御回路２７に０　供給する。

以上説明したように第３の動作モードが終了すると訂正
されたデータがデータレジスタ３４に確保されている。

第３の動作モードが終了すると自動的に第４の動作モー
ドに入る。第４の動作モードでは訂正されたデータを直
−並列変換してバッファメモリ２９に格納する。訂正ず
みデータの送０　出に先立って、まずエラーステータス
信号６０と訂正オーバー信号６３と訂正数信号６２とを
ローカルデータバス２３に送出し、バッファメモリ２９
の中の対応する・ぐケラトの訂正後データを格納するエ
リアの先頭番地に格納する。以後は２７２ビツトの訂正
後データを送出するが訂正後のデータにおいては、８２
ビ、トのパリティビットは不要であるから、情報ビット
１９０ビツトだけをバッファメモリに書込む。第４の動
作モードにおいては、コレクトヶ゛−ト信号４９にょシ
誤り訂正信号が禁止さ九ているから、すでに訂正されて
データレジスタ３４に確保されている訂正ずみのデータ
が訂正後データ５２となってデータ転送回路３０に送ら
れ、直−並列変換され、ローカルデータバス２３を介し
てバッファメモリ２９に格納すれる。

特願昭５８−９００１７に開示されているように２７２
ビツトのパケットデータの先頭は（８，４）拡大ハミン
グ符号によるサービス識別と割込み優先順を示す８ビツ
トのＳ　■／ｒＮであるが、その次にパケット内容識別
のために６ビツトのパケットコントロール（ｐｃ　）が
あシ、引続いて純粋の情報ビ、トが２２バイトある。従
って、そのまま訂正後のデータを８ビツトずつ詰めてい
くと、各バイトの先頭の２ビツト分が１バイト前のデー
タ部に混入することになる。この問題を避けるため拠こ
の実施例では特願昭５８−９００１７と同様に２バイト
目のデー（には２ビツトの付加ビットを追加して８ビツ
トに揃えている。

かくして訂正後のデータとしては１パケツトあたシデー
タ部が２４バイトおよび先頭番地に付加するエラー情報
１バイト、つごう２５バイトが書込まれる。

以上に説明した第４の動作モードの間、データ転送回路
からデータが１バイト送出されるごとにタイミング制御
回路２７から書込みパルス５６がバッファメモリ２９に
与えられ、かつアドレス更新）やルス６４によって更新
される自動アドレス信号２６が与えられる。第４の動作
モードにおいても、アドレス切替回路２４は自動アドレ
ス信号２６を選択してバッファメモリ２９のアドレス入
力端子に供給する。また第４の動作モードにおいてもデ
ータバス制御回路２２は２０と２３を分離するように動
作するのでＣＰＵは他の動作を行なっていてよい。

以上説明したように第２．第３および第４の動作モード
はひとつのパケットのデータに関する一連の動作である
。すなわち、１ノぐケラトの訂正前データをバッファメ
モリ２ｇから読出してンンドロームレノスタ３６および
データレノスタ３４にロードしく第２の動作モード）、
誤シ訂正を行ない（第３の動作モード）、訂正された１
パケツトのデータにエラー情報を付加してバッファメモ
リ２９に書込む（第４の動作モード）。

これらゴ連の動作が終了すると、インデックレジスタ７
０をシフトし、訂正インデックス信号７３をチェックし
て次の・ぐケラトが訂正すべきパケットであるか否かを
判断する（第３図参照）。

訂正インデックス信号７３が０″′であれば訂正する必
要がない。訂正インデックス信号７３が１″であれば、
第２．第３および第４の動作モードに入る。以下同様に
してインデックスレジスタを１２ビツトシフトし、訂正
が必要なパケットを全て訂正し終えると訂正終了となる
。かくしてバッファメモリ２９の訂正後データエリアに
第８図に示すごとく訂正後データが格納される。第８図
においては１パケツト分のエリアとして６４番地分を確
保しているが、実際には２５バイト分しか使用しない。

第８図に示すごとく訂正すべき全パケットの訂正後デー
タが格納されるとタイミング制御回路２７はステータス
信号５８を発しＣＰＵに対して、バッファメモリ２９を
ＣＰＵが読出してよいことを示す。

第５の動作モードはＣＰＵがステータス信号５８を検知
してＣＰＵがバッファメモリ２９の内容を読出すモード
である。このモードにおいてはＣＰＵはタイミング制御
回路２７に対してデータリクエスト信号６６を与える。

これによってタイミング制御回路２７はＣＰＵのデータ
バス２０とローカルデータバス２３とを連結するように
、かつまだ、自動アドレス信号２６を禁止してＣＰＵの
アドレスノ々ス２１の信号をバッファメモリ２９のアド
レス入力端子に供給するようにパス制御信号２８を与え
る。かくしてバッファメモリ２９の出力データがローカ
ルデータバス２３を介してＣＰＵのデータノぐス２０に
得られるので、ＣＰＵが任意にアドレス指定スルバッフ
ァメモリの領域のデータを読出すことができる。

また、この動作モードの間にＣＰＵはインデックスレジ
スタをセットすることができる。

以上説明したように第１の実施例では、ＣＰＵは始めに
インデックスレジスタをセットするだけであとは受信デ
ータの格納と、訂正したい・やケラトの訂正前データの
ロード、訂正、訂正後データの格納とをすべてＣＰＵの
関与なしで実行することができる。なお、インデックス
レジスタはシフトしても内容を保持できるように、巡回
させてもよい。

上記第１の実施例では、ＣＰＵから訂正すべきパケット
を指定しだが、文字コード放送のパケットデータが載せ
られているか否か、およびデータとして採取するに足る
ものであるか否かは、フレーム同期がとられたか否かに
よって、すなわち、フレーミング検知信号３２によって
知ることができる。そこで第２の実施例では垂直帰線消
去時間の後半１２Ｈのそれぞれの水平走査期間ごとにフ
レーミング検知信号３２が得られたか否かを判断して、
フレーミング検知信号が得られたパケットだけ訂正する
ように構成する。

第２の実施例の回路構成図を第９図に示す。第９図にお
いて、２０〜６６はすべて第２図の同一番号のものと同
等のものであり、８０はフレーミング検出レジスタであ
る。８１はフレーミング検出信号３２をフレーミング検
出レジスタにシフトインするだめの検出シフトクロック
信号、クロック信号８２はセットされたフレーミング検
出レジスタ８０をシフトして訂正インデックス信号８３
を送出するためのクロック信号である。フレーミング検
出レジスタの並列出力信号は、ＣＰＵが読出すことがで
きるようにローカルデータバス２３に供給される。

第１０図はフレーミング検出信号３２と検出シフトクロ
ック信号８１との関係を示すものである。

第１０図において１００〜１０４は第４図のものと同等
のものである。３２　（ａ）は、フレーミング信号によ
る同期がとられた場合のフレーミング検出信号であり、
３２（ｂ）はフレーミング信号による同期がとれなかっ
た場合のフレーミング検出信号である。第１０図に示す
ようにフレーム同期がとれるとフレーミング検出信号３
２はフレーミング信号１０３の終了時点で°Ｈ”になる
一方、フレーム同期がとれなかった場合には′Ｌ″のま
まである。

検出シフトクロック信号は垂直帰線消去時間の後半１２
Ｈの間、つごう１２発、発生されるがフレーミング信号
１０３が終了した時点よシ後に“Ｌ”から”Ｈｎに反転
するごとき信号である。

フレーミング検出レジスタ８０は、１２ビツトのシフト
レジスタであシ、各ビットがノぐケラトデータのパケッ
ト番号に対応している。■パケット目のパケットデータ
がフレーム同期のとられたものであれば、フレーミング
検出レジスタ８０には、検出シフトクロック８１によシ
”１″を読込む、逆にフレーム同期がとられていなけれ
ばｕＯ″′を読込む。以下同様にして、垂直帰線消去時
間の後半１２Ｈの間（すなわち第１の動作モードの間）
１２発の検出シフトクロック８１によってフレーミング
検出レジスタがシフトされて、セットされる。従って、
仮に１ノぐケラト目、３７ぐケラト目、５パケツト目、
７パケツト目、９パケ、ト目、および１１パケツト目が
フレーミング同期がとられていたならば垂直帰線消去時
間の終了時には、フレーミング検出レジスタには１ビツ
ト目から’１０１０１０１０１０１０”がセットされて
いる。

これらの動作は第１の動作モードの間に終了するから、
第２．第３および第４の動作モードを実行する際には、
■パケットを訂正するごとにクロック信号８２をフレー
ミング検出レジスタ８０に与えてシフトし、シフトアウ
トされた訂正インデックス信号が“１”であるかａｔ　
Ｏ３１であるかを判断すればよい。訂正インデックス信
号が′甲′であれば、そのパケットデータに関しては第
２．第３および第４の動作モードを実行し、訂正・ぐケ
ラトビット信号がｕＯ”であれば第２．第３および第４
の動作モードを実行しない。このようにしてフレーミン
グ検出レジスタ８０のうち°′１″になっているビット
に対応するパケットをすべて訂正し終ると訂正終了とな
ってステータス信号５８を発する。

その他の動作は第１の実施例と同じである。

以上説明したように、第２の実施例においては、ＣＰＵ
から訂正するパケットを指定しなくても、フレーム同期
がとれたかを各パケットにつき判断し、その結果によっ
て誤シ訂正を行なうか否かを決定するのでＣＰＵの負担
が軽くなると同時に、フレーム同期がとれない、換言す
ればデータが載っていないか、載っていてもデータたシ
得ないようなデータの場合に、無駄な訂正を行なわなく
てすみ、訂正時間の短縮になる。なお、フレーミング検
出レジスタ８０はシフトしても元の内容を保持するよう
に巡回させるとよい。

第１１図は本発明の第３の実施例の回路図を示す。第１
１図において、２０〜６６および７０〜７３は第２図と
同じもの、８０〜８３は第９図と同じものであシ、９０
はインデックスレジスタ７０の出力信号である訂正イン
デックス信号７３とフレーミング検出レジスタ８０の出
力信号である訂正インデックス信号８３とを入力とする
ＡＮＤダートであって、訂正インデックス信号９１を発
生し、タイミング制御回路２７に供給する。これによっ
てＣＰＵが指定し、かつフレーム同期がとれたパケット
だけを訂正することができる。

この効果は次のごとくである。第１の実施例では、フレ
ーム同期がとれないパケットまで訂正するという無駄を
生ずることがあシ、逆に、第２の実施例では、フレーム
同期がとれた全てのパケットは必要、不必要にかかわら
ず訂正されてしまうという無駄を生ずることがある。こ
れに対し、第３の実施例ではこうした無駄がない。例え
ば、日本の文字コード放送では同一プログラムは同一の
ｉ４ケットに伝送されてくるので一度プログラムの先頭
データが得られたら、以後はそのひとつのパケットだけ
を訂正し、デコードするという応用が考えられるので、
フレーム同期のとれたすべてのパケットを訂正するので
はなく、ＣＰＵがそのパケットだけを訂正するようにし
た方がよいのである以上の説明ではローカルデータバス
２３のビ。

ト容量として８ビツトを用い、バッファメモリ２９とデ
ータ転送回路３０とのデータのやシ取シを８ビット単位
で行なう例を示したが、他のビット数、例えば１６ビツ
トもしくは４ビツトでも可能である。

寸だ、データレジスタ３４は必ずしも２７２ビツトであ
る必要はなく、情報ピットに相当する１９０ビツトだけ
でもよい。ただし、この場合には８２ビツトに相当する
時間はデータレジスタに対するロード用クロック信号お
よび訂正用クロック信号を禁止する必要がある。

また、上記の実施例では多数決判定用のしきい値として
１７から９までを扱ったが、本発明の主相は】７および
９などの特定値に限定されるも・のではない。

また上記の実施例ではデータ転送開始および訂正開始の
だめの信号として垂直帰線消去信号、もしくは垂直帰線
消去信号に類似の信号５６を用いたが、５６に相当する
信号として他の所望の信号を用いるようにすれば、全テ
レビラインを用いて伝達を行なう専用波形のコード放送
にも適用できるばかシでなく、その他の多数決符号復号
回路にも応用することができる。

また上の実施例では、訂正が完了し、ステータス信号５
８が発生しないと、第５の動作モードに入らなかっだが
タイミング制御回路２７の中にＷＡ　Ｉ　Ｔ回路を内蔵
して、ＣＰＵが希望する時に第５の動作モードに入るよ
うにすることもできる。

（発明の効果） 以上説明したように本発明によればＣＰＵがほとんど関
与することなく訂正するに適当な複数もしくは単数のパ
ケットを連続的に訂正するので、ＣＰＵ動作の負担が著
しく軽減できる。

かつ、訂正する必要のないパケット、あるいはデータが
ない・ぐケラトあるいは、データを抽出できないパケッ
トについては訂正を行なわないので、訂正時間の短縮を
はかることができる。

本発明はコード方式の文字放送の受信機のみならず、そ
の他の多数決符号復号回路にも応用できる。

【図面の簡単な説明】

第１図は、従来技術の回路構成図、第２図は本発明の第
１の実施例の回路図、第３図および第５図は本発明の第
１の実施例を説明するためのフローチャート図、第４図
は文字コード放送のパケット受信データのタイミング図
、第６図は本発明を説明するだめのタイミング図、 第７図は訂正前データをバックアメモリに格納する際の
マツピング図、第８図は訂正後データをバッファメモリ
に格納する際のマツピング図、第９図は本発明の第２の
実施例の回路図、第１０図は、本発明の第２の実施例を
説明するためのタイミング図、 第１１図は本発明の第３の実施例の回路図である。 １・・・ＣＰＵハスライン、２・・・出力ポート、３・
・・入力ポート、４・・・誤シ訂正回路、２０・・・Ｃ
ＰＵ　７’−タパス、２１・・・ＣＰＵアドレスバス、
２２・・・データパス制御回路、２３・・・ローカルデ
ータバス、２４・・・アドレス切替回路、２５・・・ア
ドレス生成回路、２６・・・自動アドレス信号、２７・
・・タイミング制御回路、２８・・・バス制御信号、２
９・・・バッファメモリ、３０・・・データ転送回路、
３１・・・シリアル受信データ、３２・・・フレーミン
グ検出信号、３３・・・同期クロック、３４・・・デー
タレジスタ、３５・・・訂正前データ、３６・・・シン
ドロームレジスタ、３２・・・加算器、３８・・・ロー
ドゲート回路、３９・・・ロードゲート信号、４０・・
・シンドロームレジスタ信号、４１・・・多数決回路、
４３・・・しきい値発生回路、４４・・・しきい値フレ
ック、４５・・・ロード用クロック信号、４６・・・訂
正用クロック信号、４７・・・クリア信号、４８・・・
コレクトゲート回路、４９・・・コレクトゲート信号、
５０・・・誤シ訂正信号、５１・・・加算器、５２・・
・訂正後ｒ−タ、５３・・・クロ、り信号、５４・・・
書込みパルス信号、５５・・・書込みパルス信号、５６
・・・垂直帰線消去信号もしくは垂直帰線消去信号に類
似する信号、５７・・・水平同期信号もしくは水平帰線
消去信号、５８・・・ステータス信号、５９・・・レジ
スタ、６０・・・エラーステータス信号、６１・・・訂
正数カウンタ、６２・・・訂正数信号、６３・・・訂正
オー／に信号、６４．６５・・・アドレス更新信号、６
６・・・ＣＰＵのデータリクエスト信号、７０・・・イ
ンデックスレジスタ、２１・・・ＣＰＵからの書込みパ
ルス信号、７２・・・インデックス・７７ト用りロック
、２３・・・訂正インデックス信号、８０・・・フレー
ミング検出レジスタ、８１・・・検出シフトクロック信
号、８２・・・クロック信号、８３・・・訂正インデッ
クス信号、９０・・・ＡＮＤダート、９１・・・訂正イ
ンデックス信号、１００・・・水平同期信号、１０１・
・・カラーバースト、ＩＯ２・・・クロックランイン、
１０３・・・フレーミング信号、１０４・・・データビ
ット、１１０・・・垂直同期信号、１１１・・・垂直帰
線消去信号、１１２・・・１１１から作られる信号。 特許出願人　沖電気工業株式会社 日本放送協会 第１図 第４図 」 第７図 手続補正書（睦） 昭和　左Ｏ・へ１３Ｂ 特許庁長官　殿 １、事件の表示 昭和５９年　特　許　願第０６０９１４号２　発明の名
称 符号誤シ訂正復号回路 ３　補正をする者 事件との関係　特許出願人 任　所（〒１０５）　東京都港区虎ノ門１丁目７番１２
号住　所（〒１０５）　東京都港区虎ノ門１丁目７ｉ１
２号６、補正の内容　明細書中「特許請求の範囲」の欄
を別紙の通シ補正する。 別紙 特許請求の範囲 正回路に指示するインデックスレジスタとを有したこと
を特徴とする符号誤り訂正復号回路。 （２）入力された符号のデータの誤りを訂正し、にフレ
ーム同期がとられたか否かを検出する検出手段と、 該検出手段によりセントされ、該検出手段の結果を前記
誤シ訂正回路に指示するレジスタ手段とからなることを
特徴とした符号誤り訂正復号回路。 スレジスタと、 にフレーム同期がとられたか否かを検出する検出手段と
、 該検出手段によシセソトされ、該検出手段の結果を出力
するレジスタ手段と、 前記インデックスレジスタの出力と前記レジスタ手段の
出力とを入力とし、論理結果出力を前記誤り訂正回路に
転送する論理回路とを有したことを特徴とする誤り訂正
復号回路。 手続補正書（自発） １、事件の表示 昭和５９年　特　許　願第６０９１４　号２、発明の名
称 ３、補正をする者 事件との関係　出　願　人 任　所（〒１０５）　東京都港区虎ノ門１丁目７番１２
号住　所（〒１０５）　東京都港区虎ノ門１丁目７番１
２号特許請求の範囲 ジスタとを有したことを特徴とする符号誤り訂正腹合回
路。 りについてフレーム同期がとられたか否かを検出する検
出手段と、 該検出手段によシセノトされ、該検出手段の結果を前記
誤シ訂正回路に指示するレジスタ手段とからなることを
特徴とした符号誤シ訂正復号回路。 個々のパケットの符号データを訂正するカ）苦力）ｆ：
りについてフレーム同期がとられたか否かを検出する検
出手段と、 該検出手段によりセフ）され、該検出手段の結果を出カ
スるレジスタ手段と、

Claims (1)

1. 【特許請求の範囲】 （１）入力された符号のデータの誤シを訂正し、該訂正
   したデータの１パケツトにエラー情報を付加して、バッ
   ファメモリに転送する誤シ訂正回路と、 該誤シ訂正回路から与えられたデータによシセットされ
   、前記入力された符号のデータの１パケツトが訂正すべ
   きか否かを判断し、前記誤シ訂正回路に指示するインデ
   ックスレジスタとを有したことを特徴とする符号誤シ訂
   正復号回路（２）入力された符号のデータの誤シを訂正
   し、該訂正したデータの１パケツトにエラー情報を付方
   ｐして、バッファメモリに転送する誤シ誤正回路と、 前記入力された符号のデータの１ノ９ケツトがフレーム
   同期がとられたか否かを検出する検出手段と、 該検出手段によりセットされ、該検出手段の結果を前記
   誤シ訂正回路に指示するレジスタ手段とからなることを
   特徴とした符号誤シ訂正復号回路。 （３）入力された符号のデータの誤シを訂正し、誤訂正
   したデータの１パケツトにエラー情報を付加してバッフ
   ァメモリに転送する誤シ訂正回路と、該誤シ訂正回路か
   ら与えられたデータによシセットされ、前記入力された
   符号のデータの１・ぐケラトが訂正すべきか否かを判断
   し出力するインデックスレジスタと、 前記入力された符号のデータの１７ぐケラトがフレーム
   同期がとられたか否かを検出する検出手段と、 前記インデックスレジスタの出力と前記レジスタ手段の
   出力とを入力とし、論理結果出力を前記