JPS626378A - 画像生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は画像生成装置に係り、伝送される画像情報内の
画像データを画像メモリに記憶し、この画像メモリより
読み出される画像データよりアナログの映像信号を得て
出力する画像生成装置に関する。

従来の技術 ］ンパクトディスク上には第２図（Ａ）に示す如きフレ
ーム・フォーマットでディジタル信号が記録されている
。第２図（Ａ）において、１フレームは５８８チヤンネ
ル・ビットよりなり、フレームの先頭には２４チヤンネ
ル・ビットのフレーム同期信号５ＹＮＣが設けられてい
る。フレーム同期信号５ＹＮＣに続いて各１４チヤンネ
ル・ビット構成のデータワードＷ０〜Ｗ３２が設けられ
、フレーム同期信号５ＹＮＣ及びデータワードＷｏ〜Ｗ
３２夫々の間には３チヤンネル・ビットの接続ビットＣ
が設けられている。上記各１４チヤンネル・ビットのデ
ータワードＷ。〜Ｗ３２夫々はＥＦＭ（エイト・ツー・
フォーティン）復調されると８ビツトに変換され、この
８ビツトはシンボルと称せられている。上記のデータワ
ードＷ　ｏ　＝　Ｗ　３２のうちデータワードＷｏには
１シンボルのサブコードが記録され、残りのデータワー
ドＷ１〜Ｗ３２に２４シンボルのオーディオデータと８
シンボルの誤り訂正用データとが記録されている。上記
のサブコードを構成する１シンボル（＝８ビット）は１
ビット毎１．：Ｐ、Ｑ、Ｒ，Ｓ、Ｔ、Ｕ、Ｖ、Ｗとてい
なかったが最近グラフィック表示に利用する規格が決定
された。

サブコードは第２図（Ｂ）に示す如く９８フレ一ム分の
シンボルで１データブロツクを構成し、最初の２シンボ
ルはサブコードシンク８０．８１とされている。残りの
９６シンボルのビットＰ。

Ｑはタイムコードとして使用され、画像情報であるビッ
トＲ−Ｗは各２４シンボル毎に４つのバックに分割され
る。各バックは第２図（Ｃ）に示す如く、０番シンボル
の６ビツト（ビットＲ−Ｗ）がビットＲ〜Ｗの使用状況
を表わすモード及びアイテムを表わす。このモード及び
アイテム夫々の各ビットが“００１　０Ｑ１”のときテ
レビジョン・グラフィック・モードを表わす。１番シン
ボルの６ビツ１〜は命令（インストラクション）が入っ
ている。この命令は単一色クリア、ボーダー色設定、フ
ォント単位の描画、スクロール、カラー・ルック・アッ
プ・テーブル（以下ｒｃＬＵＴＪと略す）書込等の描画
コマンドがある。次の２番。

３番シンボルは夫々の６ビツトは制御データである０番
、１番シンボルに対する誤り訂正用のパリティＱｏ　、
Ｑ＋である。４番〜１９番シンボルの各６ビツトは画像
データが入るデータフィールドとして用いられる。例え
ば命令がフォント単位の描画コマンドである場合、４番
シンボルには背景色のデータが入り、５番シンボルには
前面色（例えば文字の色）のデータが入り、６番シンボ
ル。

７番シンボル夫々に画面上の縦方向位置、横方向位置夫
々のデータが入る。また、８番〜１９番シンボルの１２
個のシンボル夫々の６ビツトには横６ドツトＸＪｕ１２
ドツトで構成される１フォント分の画像データが入る。

この画像データは例えばＯＩ＋が背景色、“１″が前面
色に対応するものである。更に２０番〜２３番シンボル
夫々の６ビツトは上記０番〜１９番シンボルに対する誤
り訂正用のパリティＰａ　、Ｐ＋　＝　Ｐ２　、Ｐ３で
ある。

コンパクトディスクプレーヤで再生され、かつ分離され
たインターリーブを受けているサブコードは画像生成装
置にシリアルに伝送される。画像生成装置は伝送された
サブコードをまずディンターリーブして第２図（Ｃ）に
示す形式に変換する。

更にパリティＰｏ〜Ｐ３及びＱｏ　、Ｑ＋による誤り検
出及び誤り訂正が行なわれる。この後、バックの０番、
１番シンボルに入っている命令等の解読が行なわれる。

例えば、上記フォント単位の描画コマンドによって一画
面分の画像データを記憶するビデオ・ランダム・アクセ
ス・メモリ（以下ｒＶ−ＲＡＭＪと略す）に画像データ
が書き込まれる。このＶ−ＲＡＭから順次読み出される
画像データはカラー・ルック・アップ・テーブル（以下
ｒｃＬＵＴＪと略す）で３つの原色データに変換され、
各原色データはＤ／Ａ変換されてアナログの原色信号と
されモニタ受像機に供給される。

ところで第３図に示すモニタ受＠機の画面上にはボーダ
一部１に囲まれて表示部２が表示される。

表示部２は横方向に４８フォント分２８８ドツトで縦方
向に１６フオント分１９２ドツトが表示される。

発明が解決しようとする問題点 画像生成装置におけるサブコードのディンターリーブ、
誤り検出及び誤り訂正、データの転送等の処理は第２図
（Ｂ）に示すサブコードシンク８０．８１に同期して行
なわれる。ところで、サブコードシンク８０．８１はサ
ブコードデータの一部であり、一定のピットパターンで
記録された信号である。従ってコンパクトディスクの傷
等によってその読取信号のドロップアウトによりサブコ
ードシンク８０．８１が欠落する場合があり、またサブ
コードシンクＳＯ又はＳｌと同一のビットパターンが出
現して偽サブコードシンクが発生する場合がある。

上記サブコードシンクの欠落又は偽サブコードの出現は
画像生成装置の処理動作を誤まらせる原因となるため、
サブコードシンクの欠落はこれを補償し、また偽サブコ
ードシンクの出現はこれを除去してサブコードシンクの
保護を行なう必要がある。

そこで本発明はカウント手段を設けることにより、上記
の問題点を解決した画像生成装置を提供することを目的
とする。

問題点を解決するための手段 第１図は本発明の全体構成を示す。画像生成装置１１〜
３９は端子１０より入来するクロック信号の１周期毎に
入来する複数の同期情報及び所定数の画像情報のうちの
所定数の画像情報を並べ換えかつ誤りの検出及び訂正を
行なって画像情報内の画像データを画像メモリに書き込
み、この画像メモリから順次読み出される画像データを
アナログの映像信号に変換して画像を表示するものであ
る。カウント手段Ａは上記複数の同期情報の検出時にリ
セットされクロック信号を複数の同期情報及び所定数の
画像情報の数だけカウントして画像生成装置の並べ換え
等の処理の初期化を行なう。

作用 カウント手段△は複数の１４期情報の検出時にリセット
され、その後はクロック信号の一定数のカウント毎に画
像生成装置の初期化を行なうため、同期情報が誤って発
生した場合及び複数の同期情報が欠落しても画像生成装
置の初期化が必ず行なわれる。

実施例 第４図は本発明装置の一実施例のブロック系統図を示す
。同図中、端子１０には第５図（Ａ）に示す如ぎシリア
ルのサブコード（画像情報）、同図（Ｂ）に示すビット
クロック信号、同図（Ｃ）及び第６図（Ａ）に示すワー
ドクロック信号及び第６図（Ｂ）に示すサブコードシン
ク信号夫々が入来してインターフェイス回路１１に供給
される。

インターフェース回路１１はビットクロック信号により
１シンボルのサブコードの各ビットＷ−Ｐをラッチする
。ワードクロック信号は１シンボル分のサブコードのラ
ッチ終了時点を指示するものである。また、サブコード
シンク信号はサブコードシンクＳｏ、８１夫々のビット
パターンが検出されたときＨレベルとなる信号であり、
第６図（Ａ）に示すワードクロック信号の９８周期毎に
ワードクロック信号の２周期分つまりサブコードシンク
ｓｏ、ｓｉのシンボルが検出された期間だけＨレベルの
第６図（Ｂ）に示す如き信号である。

インターフェース回路１１はワードクロック信号とサブ
コードシンク信号の反転信号とのナンド演算を行なって
第６図（Ｃ）に示す割込信号ＦＩＲＱを生成し、またワ
ードクロック信号とサブコードシンク信号とのナンド演
算を行なって第６図（Ｄ）に示す割込信号ＩＲＱを生成
する。上記の割込信号ＦｔＲＱ及びＩＲＱ夫々は双方向
のデータパスコ３を介して第１のＣＰＵ　（中央処理装
置）１２に供給される。

ＣＰＬＪ１２はＲＯＭ１４に格納されているプログラム
を実行し、この際作業領域としてＲＡＭ１５が用いられ
る。ＣＰＵ１２の出力するアドレスはアドレスバス１６
よりＲＯＭ１４．アドレスデコーダ１７．セレクタ１８
夫々に供給される。

アドレスデコーダ１７はアドレスの上位ビットよりＲＯ
Ｍ１４．ＲＡＭ１５のいずれがアクセスされているかを
判別して、これらに制御信号を供給する。セレクタ１８
はＣＰＵ１２のアドレス及び制御信号と後述するＣＰＵ
２０のアドレス及び制御信号とを切換えてＲＡＭ１５に
供給し、ＲＡＭ１５はセレクタ１９によって双方向性の
データバス１３又は双方向性のデータバス２１のいずれ
かと接続される。

第１のＣＰＵ１２は上記の割込信号ＦＩＲＱ。

ＩＲＱ夫々がＬレベルになる毎に第７図示の割込処理を
実行する。まず割込信号ＩＲＱのパルス１１が入来する
とシンクフラグが“１′″であるかどうかが判別される
（ステップ５０）。シンクフラグとは前回入来した割込
信号がＩＲＱであるとき“１”にセットされているフラ
グである。つまりサブコー！・シンクＳ１の入来時に“
１″とされているフラグである。パルス１１人来時には
上記のシンクフラグは０″であるためステップ５１に移
行し、ここでシンクフラグを“１”にセットする。この
後フレームカ１クンタの値を「１」だけダランカウント
として（ステップ５２）、このフレームカウンタ５３の
値がｒＯＪであるかどうかを判別する（ステップ５３）
。フレームカウンタは十進のｒＯＪ〜「９７」をカウン
トするものであり、正常動作時のパルス１１の入来によ
りステップ５２が実行されたときフレームカウンタの値
は「０」とされている。このため、この場合には第７図
示の処理を終了する。

次に割込信号ＩＲＱのパルス１２が入来すると、この場
合上記パルス１１の入来によりシンクフラグが１”とさ
れているため、ステップ５０よりステップ５４に移行す
る。ステップ５４ではフレームカウンタの値を強制的に
「９７Ｊとする。この後入来するサブコードデータを一
旦記憶してディンターリーブするためのディンターリー
ブ用の領域の書き込みアドレス、読み出しアドレス夫々
を初期化する（ステップ５５）。また、ディンターリー
ブされた後のパック中位のサブコードが記憶されて誤り
検出及び誤り訂正に用いられる領域の書き込みアドレス
が初期化され（ステップ５６）、更にアキュムレータ、
汎用レジスタ、プログラムカウンタ等の各種スタックが
初期化され（ステップ５７）、第７図示の処理が終了す
る。この後、後述するメインルーチンがそのスタート位
置より開始される。

この後第６図（Ｃ）に示す割込信号ＦＩＲＱのパルスｆ
＋”が入来するとシンクフラグが“０″にリセットされ
る（ステップ５８）。この後ステップ５２．５３が実行
される。このとき、フレームカウンタの値は「９６」で
あるのでステップ５９に進み、ここでフレームカウンタ
の値が「−１」であるかどうかが判別され、この結果ス
テップ６０に移行する。ステップ６０ではパルスｆ１の
入来時点でインターフェース回路１１より双方向のデー
タバス１３を介して６ビツトパラレルに供給される１シ
ンボル分のサブコードＲ−Ｗが上記ディンターリーブ用
の領域に書き込まれ、第７図示の処理を終了する。同様
にしてパルスｆ２゜ｆ３．・・・の入来時においてもス
テップ５８．５２゜５３．５９．６０が実行され、夫々
１シンボル分のサブコードＲ−Ｗがディンターリーブ用
の領域に書き込まれる。

ところで、第６図（Ｂ）に示す如き偽サブコードシンク
信号Ｓｆ＋が発生した場合には割込信号ＩＲＱにパルス
ｉ３が発生する。この場合、第７図示のステップ５０．
５１．５２が順に実行されフレームカウンタの値は例え
ば「９１」とされる。

これによってステップ５３．５９．６０が順に実行され
て第７図示の処理を終了する。つまり、割込信号ＩＲＱ
の入来であるにも拘らずフレームカウンタの値が「０」
でないためにステップ６０が実行され、このときのサブ
コードＲ−Ｗがディンターリーブ用の領域に書き込まれ
る。

また、サブコードシンクＳＯに対応するサブコードシン
ク信号が欠落して割込信号ＦＩＲＱのパルスＦＮ＋９７
が発生した場合には、ステップ５８゜５２が実行され、
フレームカウンタの値は「０」となる。これによって第
７図示の処理が終了する。

更にこの後ＩＲＱのパルスｉＭが入来するとステップ５
０，５１．５２が実行され、フレームカウンタの値は「
−１」となる。従ってステップ５３゜５９の実行により
ステップ５４に移行し、ステップ５５〜５７が実行され
第７図示の処理を終了する。

また、サブコードシンクＳ１に対応するサブコードシン
ク信号が欠落して割込信号ＩＲＱのパルス１２が欠落し
、この代りに割込信号ＦＩＲＱの破線に示すパルスｆ０
が発生した場合、このパルスｆ、によりステップ５８．
５２が実行されたときフレームカウンタの値は「−１」
となりステップ５３．５９よりステップ５４に移行し後
続のステップ５４〜５７が実行されて第７図示の処理が
終了する。

更にサブコードシンクＳＯ及びＳｌに対応するサブコー
ドシンク信号が欠落して割込信号ＩＲＱのパルスｉｌ、
ｉｚが欠落し、割込信号ＦＩＲＱの破線に示ずパルスｆ
〜１．ｆ０が発生した場合、パルスｆ−１によりステッ
プ５Ｂ、５２．５３が実行される。また、パルスｆ。に
よりステップ５８゜５２．５３．５９．５４〜５７が上
記と同様に実行される。

このように、サブコードシンクＳｏ、Ｓｌ夫々が欠落し
た場合においてもサブコードシンクＳ１に対応した割込
信号ＩＲＱのパルスが入来するべきタイミングでステッ
プ５４〜５７が実行されて初期化が行なわれる。

ところで、インターフェース回路１１内に第８図示の回
路を設番プることによりサブードシンクｓｏ、ｓｉの保
護行なうことも可能である。第８図において、端子７０
に入来する第６図（Ｂ）に示す如きサブコードシンク信
号は、アンド回路７１の一方の入力端子に供給されると
共に、遅延回路７２でワードクロック信号の１周期分遅
延されてアンド回路７１の他方の入力端子に供給される
。これによってアンド回路７１は第６図（Ｅ）に示す如
きリセット信号を生成してカウンタ７３のリセット端子
Ｒに供給する。カンタ７３は「９７」〜「０」を計数す
る９８進のダウンカウンタであり上記リセット信号の立
上りによりカウント値を「９７」とするものである。ま
たカウンタ７３は端子７４より入来する第６図（Ａ）に
示すワードクロック信号をダウンカウントして、そのカ
ウント値をデコーダ７５に供給する。デーコダ７５は供
給されるカウント値が「９７」及び「９６」のとき第６
図（Ｆ）に示す如きサブコードシンク信号を生成して端
子７６より出力する。

このサブコードシンク信号は偽サブコードシンク信号ｓ
ｆ、を除去し、また、サブコードシンク信号の欠落部分
を補償したものである。更に端子７４よりのワードクロ
ック信号は端子７７より出力され、上記の端子７６より
のサブコードシンク信号と共に、ＣＰＬＪ１２へ供給さ
れる。この場合ＣＰＬ１１２は第６図（Ｆ）に示すサブ
コードシンク信号のＨレベル期間に第７図示のステップ
５４〜５７と同一の処理を行ない、またサブコードシン
ク信号がＬレベルで、かつワードクロック信号がＨレベ
ルの期間にステップ６０と同一の処理を行なう。勿論、
第８図示の回路を追加するよりも第７図に示す如くソフ
トウェアによってサブコードシンクＳｏ、３１の保護を
行なった場合がコストを低く抑えることができる。

第１のＣＰＬ１１２は、インターフェース回路１１より
供給される各シンボルの６ビツトを蓄積して１パツク（
＝２４シンボル）毎に第９図に示すメイン処理を行なう
。まず、ＣＰＵは上記１パツク分のサブコードのディン
ターリーブを行ない（ステップ４０）、第２図（Ｃ）に
示す形式に変換する。次に２０番〜２３番シンボルのパ
リティＰＯ”Ｐ３を用いて０番〜１９番シンボルの誤り
検出を行なう（ステップ４１）。このＰパリティ・チェ
ックで誤り有りと判別される（ステップ４２）と、上記
のパリティＰ。−Ｐ３により誤りビットの訂正が行なわ
れ（ステップ４３）、Ｑパリティ・チェック（ステップ
４４）を行なう。Ｐパリティ・チェックで誤りがない場
合は直接ステップ４４に移行する。

ステップ４４では２番、３番シンボルのパリティＱｏ、
Ｑ＋を用いて０番及び１番シンボルの誤り検出が行なわ
れる。続いてＱパリティ・チェックにおける誤りの有無
が判別され（ステップ４５）、誤りがある場合にのみ上
記のパリティＱｏ　、Ｑ＋による誤りビットの訂正が行
なわれ（ステップ４６）、処理が終了する。

このようにして得られた第２図（Ｃ）に示す如き１パツ
ク分のサブコードはＲＡＭ１５内のＣＰＵ１２．２０夫
々が共にアクセス可能な領域に転送されて記憶される。

このサブコードは第２のＣＰＬＩ（中央処理装置）２０
により命令解読を行なわれる。ＣＰＵ２０はＲＯＭ２２
に格納されているプログラムを実行する。ＣＰＬＪ２０
の出力するアドレスはアドレスバス２３よりＲＯＭ２２
．アドレスデコーダ２４．セレクタ１８．２５．２６夫
々に供給される。アドレスデコーダ２４はアドレスの上
位ビットよりＲＯＭ２２．ＲＡＭ１５゜カソード・レイ
・チューブ・コントローラ（以下ｒｃＲＴｃＪと略す）
２７．Ｖ−ＲＡＭ２８．ボーダーラッチ回路２９．ＣＬ
ＵＴ３０夫々の制御信号を生成して、夫々に供給する。

ＣＰＬＩ２０のアドレス及び制御信号がセレクタ１８を
介してＲＡＭ１５に供給されてＲＡＭ１５より読み出さ
れた１バック分の画像情報はセレクタ１９及びデータバ
ス２１を介してＣＰＵ２０に供給される。ＣＰｔＪ２０
はこの１バック分のサブコードの制御データである０番
、１番シンボルを解読する。

ＣＰＬＪ２０は、解読された命令が例えばフォント単位
の描画を指示するどきＶ−ＲＡＭ２８の指、定されたア
ドレスに第２図（Ｃ）の４番〜１９番シンボル夫々の６
ビツトにある１フォント分の画像データをデータバス２
１を介して書き込む。また命令がボーダー色設定を指示
するときボーダーラッチ回路２９にボーダー色を指示す
る４ビツトの画像データをラッチさせ、命令がＣＬＵＴ
＠込を指示するときＣＬＬＩＴ３０の指定されたアドレ
スのテーブル内容を書き換える。更に命令がスクロール
を指示する場合ＣＲＴＣ２７に、Ｖ−ＲＡＭ２８の読み
出し用アドレスの初期値を設定する。

システムタイミング発生器３２は発振器を内蔵しており
、その発振出力よりＣＰＵ１２，２０夫々のりＯツク信
号を生成している。ＣＰｔＪ１２のクロック信号はＣＰ
Ｕ１２及びアドレスデコーダ１７に供給されると共に切
換信号としてセレクタ１８．１９夫々に供給されており
、ＣＰＵ２０のクロック信号はＣＰＬＪ２０及びアドレ
スデコーダ２４に供給されている。また、システムタイ
ミング発生器３２はＣＰＵ１２のクロック信号とまった
く同一のドツトクロック信号（この信号の１周期は４ド
ツトに相当する）を生成してＣＲＴＣ２７に供給し、ま
たこのドツトクロック信号を切換信号としてセレクタ２
５に供給する。更に、システムタイミング発生器３２は
タイミング信号を生成してパラレル／シリアル変換器３
３に供給し、更にビデオタイミング発生器３４にクロッ
ク信号を供給する。ビデオタイミング発生器３４はこの
クロック信号より水平同期信号、垂直同期信号を生成し
てＣＲＴＣ２７に供給し、また切換タイミング信号を生
成してセレクタ２６に供給し、更に上記水平同期信号、
垂直同期信号より得られる複合同期信号を端子３５に供
給する。

次に、Ｖ−ＲＡＭ　（画像メモリ）２８は第１０図に示
す如く、表示画面（第３図示）に対応して横方向３００
ドツトで縦方向２１６ドツト分の画像データを記憶する
ものである。上記３００ドツト×２１６ドツトの画像デ
ータのうち２８８ドツト×１９２ドツト分の画像データ
が第３図示の表示部２に表示される。このように表示部
２の表示を越える画像データを記憶するのはスクロール
を行なうためである。１ドツト分の画像データは４ビツ
トより構成され、４ドツト分の１６ビツトを１ワードと
してアドレスが付されている。つまりＶ−ＲＡＭ２８の
アドレス０には第１０図示のドツトＤｏからドツトＤ３
までの画像データ１６ビツトが記憶される。

このＶ−ＲＡＭ２８にＣＰｔＪ２０により画像データを
書き込む場合には、データバス２１より供給される８ビ
ツト（２ドツト分）の画像データが、アドレスバス２３
よりセレクタ２５を介して供給されるアドレスと、アド
レスデコーダ２４より供給される上位８ビツト、下位８
ビツトを指示する制御信号で指示される場所に書き込ま
れる。また、Ｖ−ＲＡＭ２８よりの画像データの読み出
しはアドレス毎にワード（＝１６ビツト）単位で行なわ
れる。

ＣＲＴＣ２７は水平カウンタと垂直カウンタとより大略
構成されている。水平カウンタはビデオタイミング発生
器３４より供給される水平同期信号により水平走査期間
の開始時点でリセットされた後システムタイミング発生
器３２より供給されるドツトクロック信号をカウントし
て７ビツトのカウント値を出力する。上記のドツトクロ
ック信号は例えば１周期が５６０　ｎ５ｅｃで表示画面
の４ドツト分に相当する周期である。また、垂直カウン
タはビデオタイミング発生器３４より供給される垂直同
期信号により垂直走査期間の開始時点でリセットされた
後水平同期信号をカウントして８ビツトのカウント値を
出力する。この垂直カウンタの８ビツトのカウント値を
上位ビットとし、水平カウンタの７ビツトのカウント値
を下位ビットとする計１５ビットの信号がＶ−ＲＡＭ２
８の読み出しアドレスとして出力される。上記の水平カ
ウンタ、垂直カウンタ夫々のリセット値を可変すること
によりスクロールが行なわれる。ＣＲＴＣ２７の出力す
るアドレスは、セレクタ２５を介してＶ−ＲＡＭ２８に
供給され、上記の如く、Ｖ−ＲＡＭ２８より４ビツト分
１６ビツトの画像データがパラレルに読み出される。こ
の画像データはパラレル／シリアル変換器３３に供給さ
れる。パラレル／シリアル変換器３３は４ビツト分の画
像データをラッチし、システムタイミング発生器３４よ
りのタイミング信号を用いてラッチされた画像データを
シフトする。これによって１ビツト４ビツト単位の画像
データを順次取り出す。なおアドレスバス２１を介して
ＣＰＵ２０より供給されるデータはスクロールの際に用
いられる信号である。

この１ビツト分４ビットの画像データはセレクタ２６に
供給される。

セレクタ２６はビデオタイミング発生器３４よりの切換
タイミング信号に基づいて、第３図示の表示画面のボー
ダ一部１を表示する期間においてボーダーラッチ回路２
９より供給されるボーダー色の画像データ（４ビツト）
を取り出し、表示画面の表示部２を表示する期間にはパ
ラレル／シリアル変換器３３よりの４ビツトの画像デー
タを取り出し、取り出された画像データをＣＬＵＴ３０
に読み出しアドレスとして供給する。ところで、上記表
示両面の垂直ブランキング期間にあってはアドレスバス
２３より４ビツトのアドレスが取り出されて書き込みア
ドレスとしてＣＬＵＴ３０に供給される。

ＣＬＵＴ３０は４ビツトのアドレスを有し、各アドレス
に３原色Ｒ（赤）、Ｇ（緑）、Ｂ（青）夫々を４ビツト
で表わす計１２ビットのカラーデータが記憶されたＲＡ
Ｍである。この４ビツトで指定される各アドレスの々ラ
ーデータは上記の如く垂直ブランキング期間にアクセス
されて書き換えが可能である。垂直走査期間においては
セレクタ２６より供給される４ビツトの画像データでア
クセスが行なわれてカラーデータの読み出しが行なわれ
、これによって読み出された３原色Ｒ，Ｇ。

Ｂ夫々４ビットのカラーデータがＤ／Ａ変換器３６に供
給される。Ｄ／Ａ変換器３６は各原色毎にカラーデータ
をＤ／Ａ変換し、これによって得られたアナログの赤の
原色映像信号、緑の原色映像信号、青の原色映像信号夫
々を端子３７，３８゜３９より別々に出力する。上記の
端子３７．３８゜３９よりの赤、緑、情夫々の原色映像
信号及び端子３５よりの複合同期信号がモニタ受像機（
図示せず）に供給されて、第３図に示す如き画面の表示
が行なわれる。

発明の効果 上述の如く、本発明になる画像生成装置は、複数の同期
情報の検出時にリセットされ、その後はクロック信号の
一定数のカウント毎に画像生成装置の初期化を行なうカ
ウント手段を設けてなるため、複数の同期情報の一部が
誤って発生した場合にはこの偽の同期情報は無視され、
かつ複数の同期情報が欠落しても確実に所定数の画像情
報の並べ換え等の処理の初期化が行なわれ、上記処理の
誤動作を完全に防止できる等の特長を有している。

【図面の簡単な説明】

第１図は本発明装置の全体構成を示す図、第２図はサブ
コードを説明するための図、第３図は表示画面を説明す
るための図、第４図は本発明装置の一実施例のブロック
系統図、第５図及び第６図は第４図示の装置に入来する
信号の一例のタイムチャート、第７図及び第９図は第４
図示の第１のＣＰＵの実行する割込処理夫々及びメイン
処理夫々の一実施例のフローチャート、第８図は第７図
示の処理と同一の機能を有する回路の一実施例のブロッ
ク系統図、第１０図は第１図示のＶ−ＲＡＭの画像デー
タの記憶状態を説明するための図である。 １１・・・インターフェース回路、１２．２０・・・Ｃ
ＰＵ、１５・・・ＲＡＭ、２７・・・カソード・レイ・
チューブ・コントローラ（ＣＲＴＣ）、２Ｂ・・・ビデ
オ・ランダム・アクセス・メモリ（Ｖ−ＲＡＭ）、３０
・・・カラー・ルック・アップ・テーブル（ＣＬｔＪＴ
）、３２・・・システムタイミング発生器、３３・・・
パラレル／シリアル変換器、３４・・・ビデオタイミン
グ発生器、３６・・・Ｄ／Ａ変換器、４０〜４６゜５０
〜６０・・・ステップ、７１・・・アンド回路、７２・
・・遅延回路、７３・・・カウンタ、７５・・・デコー
ダ。 特許出願人　日本ビクター株式会社 第５図 第６図 峰問

Claims (1)

【特許請求の範囲】
1. クロック信号の１周期毎に連続して伝達される複数の同
   期情報と所定数の画像情報とより該所定数の画像情報を
   取り出して並べ換えかつ誤りの検出及び訂正を行ない、
   該画像情報内の画像データを画像メモリに記憶させた後
   該画像メモリより順次読み出される画像データをアナロ
   グの映像信号に変換して画像を表示する画像生成装置に
   おいて、該複数の同期情報の検出時点でリセットされ該
   クロック信号を該複数の同期情報及び所定数の画像情報
   の個数だけカウントしたとき該所定数の画像情報の並べ
   換えの初期化を行なわしめるカウント手段を設けたこと
   を特徴とする画像生成装置。