JP2959486B2 - マルチウインドウ表示制御メモリ - Google Patents
マルチウインドウ表示制御メモリInfo
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- JP2959486B2 JP2959486B2 JP8225759A JP22575996A JP2959486B2 JP 2959486 B2 JP2959486 B2 JP 2959486B2 JP 8225759 A JP8225759 A JP 8225759A JP 22575996 A JP22575996 A JP 22575996A JP 2959486 B2 JP2959486 B2 JP 2959486B2
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- Controls And Circuits For Display Device (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明はマルチウインドウ表
示制御メモリに関し、特にコンピュータ等の表示装置の
表示画面上に複数のウインドウを表示するよう制御する
ためのマルチウインドウ表示制御メモリに関する。
示制御メモリに関し、特にコンピュータ等の表示装置の
表示画面上に複数のウインドウを表示するよう制御する
ためのマルチウインドウ表示制御メモリに関する。
【０００２】
【従来の技術】従来、この種のマルチウインドウ表示制
御メモリとして用いられるウインドウＩＤ（識別情報）
（以下、ＷＩＤとする）メモリにおいては、図４に示す
ように、通常のデュアルポートＲＡＭによって構成され
ている。
御メモリとして用いられるウインドウＩＤ（識別情報）
（以下、ＷＩＤとする）メモリにおいては、図４に示す
ように、通常のデュアルポートＲＡＭによって構成され
ている。
【０００３】上記のＷＩＤメモリではアドレスレジスタ
３１に入力されるカラムアドレス及びロウアドレスが夫
々カラムデコーダ３２及びロウデコーダ３３に入力さ
れ、これらカラムデコーダ３２及びロウデコーダ３３各
々のデコード結果によってメモリセルアレイ３４内のあ
るメモリセルが指定される。
３１に入力されるカラムアドレス及びロウアドレスが夫
々カラムデコーダ３２及びロウデコーダ３３に入力さ
れ、これらカラムデコーダ３２及びロウデコーダ３３各
々のデコード結果によってメモリセルアレイ３４内のあ
るメモリセルが指定される。
【０００４】メモリセルアレイ３４はロウデコーダ３３
のデコード結果であるロウアドレスによって指定される
メモリセル１ラインに格納された１ラスタライン分のＷ
ＩＤデータをシリアルレジスタ３５に転送する。
のデコード結果であるロウアドレスによって指定される
メモリセル１ラインに格納された１ラスタライン分のＷ
ＩＤデータをシリアルレジスタ３５に転送する。
【０００５】ここで、ＷＩＤとはウインドウ毎の様々な
表示制御を行うためにウインドウに指定する属性コード
を示している。例えば、ＷＩＤでは表示色数制御［具体
的にはフルカラー表示を行うウインドウなのか、または
スンデックスカラー（２５６色等）表示を行うウインド
ウなのかを指定してそれらを同時に表示する等の制
御］、あるいはダブルバッファリング制御［具体的には
システムが２組（ないしそれ以上）の表示バッファを持
つ場合に、ウインドウ毎にどちらのバッファの格納内容
を表示するのかを指定する等の制御］等の目的が限定さ
れない。
表示制御を行うためにウインドウに指定する属性コード
を示している。例えば、ＷＩＤでは表示色数制御［具体
的にはフルカラー表示を行うウインドウなのか、または
スンデックスカラー（２５６色等）表示を行うウインド
ウなのかを指定してそれらを同時に表示する等の制
御］、あるいはダブルバッファリング制御［具体的には
システムが２組（ないしそれ以上）の表示バッファを持
つ場合に、ウインドウ毎にどちらのバッファの格納内容
を表示するのかを指定する等の制御］等の目的が限定さ
れない。
【０００６】シリアルレジスタ３５はメモリセルアレイ
３４から転送されてきたＷＩＤデータを、入力されるシ
リアルクロックに同期してシリアルデータとして出力す
るよう構成されている。尚、メモリセルアレイ３４は
［ウインドウ属性エリア（６４０ｂｉｔ）＋非使用エリ
ア（３８４ｂｉｔ）］×［ウインドウ属性エリア（４８
０ライン）＋非使用エリア（３２ライン）］からなって
いる。
３４から転送されてきたＷＩＤデータを、入力されるシ
リアルクロックに同期してシリアルデータとして出力す
るよう構成されている。尚、メモリセルアレイ３４は
［ウインドウ属性エリア（６４０ｂｉｔ）＋非使用エリ
ア（３８４ｂｉｔ）］×［ウインドウ属性エリア（４８
０ライン）＋非使用エリア（３２ライン）］からなって
いる。
【０００７】例えば、図５に示すように、６４０画素×
４８０ラインの表示画面３６にＷＩＤ＝０（例えば、８
ｂｉｔカラーウインドウを示す）の表示データと、ＷＩ
Ｄ＝１（例えば、２４ｂｉｔカラーウインドウを示す）
の表示データとを混在表示する際に、各画素毎に０また
は１のＷＩＤデータをメモリセルアレイ３４に格納して
いる。
４８０ラインの表示画面３６にＷＩＤ＝０（例えば、８
ｂｉｔカラーウインドウを示す）の表示データと、ＷＩ
Ｄ＝１（例えば、２４ｂｉｔカラーウインドウを示す）
の表示データとを混在表示する際に、各画素毎に０また
は１のＷＩＤデータをメモリセルアレイ３４に格納して
いる。
【０００８】上記のＷＩＤメモリの技術は、特開昭６３
−１４６０９５号公報に示されているように、キャラク
タ文字を表示する表示装置においてキャラクタ毎の表示
属性を格納するメモリへの書込みアクセス効率向上に用
いられている。
−１４６０９５号公報に示されているように、キャラク
タ文字を表示する表示装置においてキャラクタ毎の表示
属性を格納するメモリへの書込みアクセス効率向上に用
いられている。
【０００９】
【発明が解決しようとする課題】上述した従来のＷＩＤ
メモリでは、表示用メモリの画素毎にそのＷＩＤデータ
を格納しているので、そのＷＩＤデータを格納するメモ
リセルを表示用メモリの画素数と同じ数だけ用意しなけ
ればならず、その容量が大きくなってしまう。
メモリでは、表示用メモリの画素毎にそのＷＩＤデータ
を格納しているので、そのＷＩＤデータを格納するメモ
リセルを表示用メモリの画素数と同じ数だけ用意しなけ
ればならず、その容量が大きくなってしまう。
【００１０】そこで、本発明の目的は上記の問題点を解
消し、ＷＩＤデータを格納するメモリセルアレイの容量
を削減することができるマルチウインドウ表示制御メモ
リを提供することにある。
消し、ＷＩＤデータを格納するメモリセルアレイの容量
を削減することができるマルチウインドウ表示制御メモ
リを提供することにある。
【００１１】
【課題を解決するための手段】本発明によるマルチウイ
ンドウ表示制御メモリは、複数の水平ラインからなる表
示画面上に複数のウインドウを表示するよう制御するた
めのマルチウインドウ表示制御メモリであって、前記複
数のウインドウ各々の少なくとも表示色制御を行うため
の属性コードを示すウインドウ識別情報の前記水平ライ
ンでの並びを格納する格納手段と、前記格納手段に設け
られかつ前記格納手段に格納された前記ウインドウ識別
情報の並びが前記表示画面上において繰返される水平ラ
イン数を前記ウインドウ識別情報の並びに対応付けて格
納するライン数エリアと、前記格納手段に格納された前
記ウインドウ識別情報の並びによる表示制御を前記ライ
ン数エリアに格納された前記水平ライン数分繰返し行う
よう制御する制御手段とを備えている。
ンドウ表示制御メモリは、複数の水平ラインからなる表
示画面上に複数のウインドウを表示するよう制御するた
めのマルチウインドウ表示制御メモリであって、前記複
数のウインドウ各々の少なくとも表示色制御を行うため
の属性コードを示すウインドウ識別情報の前記水平ライ
ンでの並びを格納する格納手段と、前記格納手段に設け
られかつ前記格納手段に格納された前記ウインドウ識別
情報の並びが前記表示画面上において繰返される水平ラ
イン数を前記ウインドウ識別情報の並びに対応付けて格
納するライン数エリアと、前記格納手段に格納された前
記ウインドウ識別情報の並びによる表示制御を前記ライ
ン数エリアに格納された前記水平ライン数分繰返し行う
よう制御する制御手段とを備えている。
【００１２】すなわち、本発明のＷＩＤメモリは、同じ
並びのＷＩＤデータを何ラスタライン出力するのかを示
すライン数を格納するライン数エリアを備えている。よ
り具体的には、メモリセルアレイに表示画素毎のＷＩＤ
データ格納エリアに対応付けてライン数エリアを備えて
いる。また、本発明のＷＩＤメモリは、ライン数エリア
に格納されたライン数分だけ同じ並びのＷＩＤデータを
シリアル出力するための手段を備えている。
並びのＷＩＤデータを何ラスタライン出力するのかを示
すライン数を格納するライン数エリアを備えている。よ
り具体的には、メモリセルアレイに表示画素毎のＷＩＤ
データ格納エリアに対応付けてライン数エリアを備えて
いる。また、本発明のＷＩＤメモリは、ライン数エリア
に格納されたライン数分だけ同じ並びのＷＩＤデータを
シリアル出力するための手段を備えている。
【００１３】上記のように、ＷＩＤメモリには全ての表
示画素各々のＷＩＤデータを格納するためのメモリセル
を持つことなく、同じ並びのＷＩＤデータが複数ライン
続いていれば、その同じ並びのＷＩＤデータを１ライン
分と何ライン続いているのかを示すライン数とを格納す
るためのメモリセルのみですむ。よって、ＷＩＤデータ
を格納するメモリセルアレイの容量を大幅に削減するこ
とが可能となる。
示画素各々のＷＩＤデータを格納するためのメモリセル
を持つことなく、同じ並びのＷＩＤデータが複数ライン
続いていれば、その同じ並びのＷＩＤデータを１ライン
分と何ライン続いているのかを示すライン数とを格納す
るためのメモリセルのみですむ。よって、ＷＩＤデータ
を格納するメモリセルアレイの容量を大幅に削減するこ
とが可能となる。
【００１４】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例の構
成を示すブロック図である。図において、本発明の一実
施例によるマルチウインドウ表示制御メモリ［以下、Ｗ
ＩＤ（ウインドウＩＤ）メモリとする］はアドレスバッ
ファ１と、カラムデコーダ２と、ロウアドレスレジスタ
３と、ロウデコーダ４と、メモリセルアレイ５と、シリ
アルバッファ６と、ライン数レジスタ７と、比較器８
と、カウンタ９と、ロウアドレスカウンタ１０と、制御
回路１１と、セレクタ１２とから構成されている。
図面を参照して説明する。図１は本発明の一実施例の構
成を示すブロック図である。図において、本発明の一実
施例によるマルチウインドウ表示制御メモリ［以下、Ｗ
ＩＤ（ウインドウＩＤ）メモリとする］はアドレスバッ
ファ１と、カラムデコーダ２と、ロウアドレスレジスタ
３と、ロウデコーダ４と、メモリセルアレイ５と、シリ
アルバッファ６と、ライン数レジスタ７と、比較器８
と、カウンタ９と、ロウアドレスカウンタ１０と、制御
回路１１と、セレクタ１２とから構成されている。
【００１５】メモリセルアレイ５は各ラインがＷＩＤデ
ータを格納する６４０ｂｉｔのＷＩＤエリア５ａとその
ライン数を格納する９ｂｉｔのライン数エリア５ｂとか
らなる６４ラインのメモリセルで構成され、あるラスタ
ラインの表示に先立ってＷＩＤエリア５ａのＷＩＤデー
タとライン数エリア５ｂのライン数とを夫々シリアルバ
ッファ６及びライン数レジスタ７に転送する。
ータを格納する６４０ｂｉｔのＷＩＤエリア５ａとその
ライン数を格納する９ｂｉｔのライン数エリア５ｂとか
らなる６４ラインのメモリセルで構成され、あるラスタ
ラインの表示に先立ってＷＩＤエリア５ａのＷＩＤデー
タとライン数エリア５ｂのライン数とを夫々シリアルバ
ッファ６及びライン数レジスタ７に転送する。
【００１６】比較器８はライン数レジスタ７の出力と、
水平同期信号の入力数を計数するカウンタ９の出力とを
比較し、それらが同値になると、カウンタ９をリセット
するとともに、ロウアドレスカウンタ１０をカウントア
ップさせる。尚、ロウアドレスカウンタ１０は垂直同期
信号によってリセットされる。
水平同期信号の入力数を計数するカウンタ９の出力とを
比較し、それらが同値になると、カウンタ９をリセット
するとともに、ロウアドレスカウンタ１０をカウントア
ップさせる。尚、ロウアドレスカウンタ１０は垂直同期
信号によってリセットされる。
【００１７】制御回路１１はメモリセルアレイ５へのア
クセスがランダムアクセスで、ロウアドレスが指定され
る場合にアドレスバッファ１からロウアドレスレジスタ
３へのパスを有効とし、シリアル転送の場合にロウアド
レスカウンタ１０からロウアドレスレジスタ３へのパス
を有効とするようセレクタ１２を制御する。
クセスがランダムアクセスで、ロウアドレスが指定され
る場合にアドレスバッファ１からロウアドレスレジスタ
３へのパスを有効とし、シリアル転送の場合にロウアド
レスカウンタ１０からロウアドレスレジスタ３へのパス
を有効とするようセレクタ１２を制御する。
【００１８】ロウアドレスレジスタ３に保持されたロウ
アドレスはロウデコーダ４でデコードされてメモリセル
アレイ５に出力される。カラムデコーダ２はメモリセル
アレイ５へのランダムアクセスの際にデコード結果（カ
ラムアドレス）をメモリセルアレイ５に出力する。
アドレスはロウデコーダ４でデコードされてメモリセル
アレイ５に出力される。カラムデコーダ２はメモリセル
アレイ５へのランダムアクセスの際にデコード結果（カ
ラムアドレス）をメモリセルアレイ５に出力する。
【００１９】図２は図１のメモリセルアレイ５における
ＷＩＤデータ及びライン数の格納イメージを示す図であ
る。図においては、表示画面１３上にＷＩＤ＝０（例え
ば、８ｂｉｔカラーウインドウを示す）のウインドウａ
とＷＩＤ＝０のウインドウｂとＷＩＤ＝１（例えば、２
４ｂｉｔカラーウインドウを示す）のウインドウｃとＷ
ＩＤ＝１のウインドウｄとが順次重なって表示されてい
る場合を示している。
ＷＩＤデータ及びライン数の格納イメージを示す図であ
る。図においては、表示画面１３上にＷＩＤ＝０（例え
ば、８ｂｉｔカラーウインドウを示す）のウインドウａ
とＷＩＤ＝０のウインドウｂとＷＩＤ＝１（例えば、２
４ｂｉｔカラーウインドウを示す）のウインドウｃとＷ
ＩＤ＝１のウインドウｄとが順次重なって表示されてい
る場合を示している。
【００２０】この場合、表示画面１３上の７０ラインの
ＷＩＤデータは全てＷＩＤ＝０となり、次の１４０ライ
ンのＷＩＤデータはウインドウａのＷＩＤ＝０とウイン
ドウｃのＷＩＤ＝１との組合せとなる。また、その下の
７０ラインのＷＩＤデータはウインドウａのＷＩＤ＝０
とウインドウｃのＷＩＤ＝１とウインドウｄのＷＩＤ＝
１との組合せとなり、さらにその下の７０ラインのＷＩ
Ｄデータはウインドウａ，ｂのＷＩＤ＝０とウインドウ
ｄのＷＩＤ＝１との組合せとなり、最後の１３０ライン
のＷＩＤデータはウインドウａ，ｂのＷＩＤ＝０の組合
せとなる。
ＷＩＤデータは全てＷＩＤ＝０となり、次の１４０ライ
ンのＷＩＤデータはウインドウａのＷＩＤ＝０とウイン
ドウｃのＷＩＤ＝１との組合せとなる。また、その下の
７０ラインのＷＩＤデータはウインドウａのＷＩＤ＝０
とウインドウｃのＷＩＤ＝１とウインドウｄのＷＩＤ＝
１との組合せとなり、さらにその下の７０ラインのＷＩ
Ｄデータはウインドウａ，ｂのＷＩＤ＝０とウインドウ
ｄのＷＩＤ＝１との組合せとなり、最後の１３０ライン
のＷＩＤデータはウインドウａ，ｂのＷＩＤ＝０の組合
せとなる。
【００２１】したがって、メモリセルアレイ５にはＷＩ
Ｄデータ「全てＷＩＤ＝０」及びライン数「７０」と、
ＷＩＤデータ「ウインドウａのＷＩＤ＝０及びウインド
ウｃのＷＩＤ＝１」及びライン数「１４０」と、ＷＩＤ
データ「ウインドウａのＷＩＤ＝０及びウインドウｃ，
ｄのＷＩＤ＝１」及びライン数「７０」と、ＷＩＤデー
タ「ウインドウａ，ｂのＷＩＤ＝０及びウインドウｄの
ＷＩＤ＝１」及びライン数「７０」と、ＷＩＤデータ
「ウインドウａ，ｂのＷＩＤ＝０」及びライン数「１３
０」とが格納されることとなる。
Ｄデータ「全てＷＩＤ＝０」及びライン数「７０」と、
ＷＩＤデータ「ウインドウａのＷＩＤ＝０及びウインド
ウｃのＷＩＤ＝１」及びライン数「１４０」と、ＷＩＤ
データ「ウインドウａのＷＩＤ＝０及びウインドウｃ，
ｄのＷＩＤ＝１」及びライン数「７０」と、ＷＩＤデー
タ「ウインドウａ，ｂのＷＩＤ＝０及びウインドウｄの
ＷＩＤ＝１」及びライン数「７０」と、ＷＩＤデータ
「ウインドウａ，ｂのＷＩＤ＝０」及びライン数「１３
０」とが格納されることとなる。
【００２２】一方、表示画面１３上でウインドウｃがウ
インドウｄの上にきてもメモリセルアレイ５のＷＩＤエ
リア５ａ及びライン数エリア５ｂの内容が書換えられる
ことはないが、ウインドウｂがウインドウｃの上にきた
場合にはＷＩＤデータが変化するので、その変化に応じ
てメモリセルアレイ５のＷＩＤエリア５ａ及びライン数
エリア５ｂの内容が書換えられる。
インドウｄの上にきてもメモリセルアレイ５のＷＩＤエ
リア５ａ及びライン数エリア５ｂの内容が書換えられる
ことはないが、ウインドウｂがウインドウｃの上にきた
場合にはＷＩＤデータが変化するので、その変化に応じ
てメモリセルアレイ５のＷＩＤエリア５ａ及びライン数
エリア５ｂの内容が書換えられる。
【００２３】図３は本発明の一実施例によるＷＩＤメモ
リを用いた表示装置の構成を示すブロック図である。図
において、本発明の一実施例によるＷＩＤメモリを用い
た表示装置はＣＰＵ（中央処理装置）２１と、バス２２
と、表示用メモリ２３と、ＷＩＤメモリ２４と、ルック
アップテーブル２５と、Ｄ／Ａ（ディジタル／アナロ
グ）コンバータ２６と、ＣＲＴ（Ｃａｔｈｏｄｅ Ｒａ
ｙ Ｔｕｂｅ）表示装置２７とから構成されており、Ｃ
ＰＵ２１と表示用メモリ２３とＷＩＤメモリ２４とは夫
々バス２２に接続されている。尚、ＷＩＤメモリ２４は
図１に示す構成となっている。
リを用いた表示装置の構成を示すブロック図である。図
において、本発明の一実施例によるＷＩＤメモリを用い
た表示装置はＣＰＵ（中央処理装置）２１と、バス２２
と、表示用メモリ２３と、ＷＩＤメモリ２４と、ルック
アップテーブル２５と、Ｄ／Ａ（ディジタル／アナロ
グ）コンバータ２６と、ＣＲＴ（Ｃａｔｈｏｄｅ Ｒａ
ｙ Ｔｕｂｅ）表示装置２７とから構成されており、Ｃ
ＰＵ２１と表示用メモリ２３とＷＩＤメモリ２４とは夫
々バス２２に接続されている。尚、ＷＩＤメモリ２４は
図１に示す構成となっている。
【００２４】ＷＩＤメモリ２４は表示用メモリ２３から
ルックアップテーブル２５へのシリアル表示データに同
期してその画素毎のＷＩＤデータをルックアップテーブ
ル２５に出力し、ルックアップテーブル２５はそのＷＩ
Ｄデータにしたがってシリアル表示データを適切なカラ
ーデータに変換してＤ／Ａコンバータ２６に出力する。
ルックアップテーブル２５へのシリアル表示データに同
期してその画素毎のＷＩＤデータをルックアップテーブ
ル２５に出力し、ルックアップテーブル２５はそのＷＩ
Ｄデータにしたがってシリアル表示データを適切なカラ
ーデータに変換してＤ／Ａコンバータ２６に出力する。
【００２５】これら図１〜図３を用いて本発明の一実施
例の動作について説明する。まず、６４０画素×４８０
ラスタラインの表示画面１３にＷＩＤ＝０の表示データ
及びＷＩＤ＝１の表示データを混在表示する場合、ＷＩ
Ｄメモリ２４のメモリセルアレイ５にＷＩＤデータの並
びとそのＷＩＤデータの並びが何ライン続くかを示すラ
イン数データとを格納しておく（図２参照）。
例の動作について説明する。まず、６４０画素×４８０
ラスタラインの表示画面１３にＷＩＤ＝０の表示データ
及びＷＩＤ＝１の表示データを混在表示する場合、ＷＩ
Ｄメモリ２４のメモリセルアレイ５にＷＩＤデータの並
びとそのＷＩＤデータの並びが何ライン続くかを示すラ
イン数データとを格納しておく（図２参照）。
【００２６】メモリセルアレイ５に格納されたＷＩＤデ
ータ及びライン数データはあるラスタラインの表示が始
まるのに先立ってメモリセルアレイ５からシリアルバッ
ファ６及びライン数レジスタ７に夫々転送される。シリ
アルバッファ６に転送されたＷＩＤデータはあるラスタ
ラインの表示が開始されるとシリアルクロック入力に同
期してシリアル出力される。
ータ及びライン数データはあるラスタラインの表示が始
まるのに先立ってメモリセルアレイ５からシリアルバッ
ファ６及びライン数レジスタ７に夫々転送される。シリ
アルバッファ６に転送されたＷＩＤデータはあるラスタ
ラインの表示が開始されるとシリアルクロック入力に同
期してシリアル出力される。
【００２７】そのラスタライン表示が完了し、次のラス
タライン表示が始まるのに先立って水平同期信号の入力
によってカウンタ９のカウンタ値がインクリメントされ
る。比較器８はライン数レジスタ７の出力とカウンタ９
の出力とを比較し、比較器８の比較結果がライン数レジ
スタ７の出力よりもカウンタ９の出力の方が小さいこと
を示していれば、ロウアドレスカウンタ１０はインクリ
メントされず、ロウアドレスレジスタ３には前回のラス
タライン表示の時と同じロウアドレスが保持される。
タライン表示が始まるのに先立って水平同期信号の入力
によってカウンタ９のカウンタ値がインクリメントされ
る。比較器８はライン数レジスタ７の出力とカウンタ９
の出力とを比較し、比較器８の比較結果がライン数レジ
スタ７の出力よりもカウンタ９の出力の方が小さいこと
を示していれば、ロウアドレスカウンタ１０はインクリ
メントされず、ロウアドレスレジスタ３には前回のラス
タライン表示の時と同じロウアドレスが保持される。
【００２８】したがって、メモリセルアレイ５における
次の転送サイクルではメモリセルアレイ５からシリアル
バッファ６及びライン数レジスタ７に前回と同じＷＩＤ
データ及びライン数データが転送される。
次の転送サイクルではメモリセルアレイ５からシリアル
バッファ６及びライン数レジスタ７に前回と同じＷＩＤ
データ及びライン数データが転送される。
【００２９】上記の処理動作がメモリセルアレイ５のラ
イン数エリア５ｂに格納されていたライン数だけ繰返さ
れると、比較器８がライン数レジスタ７の出力とカウン
タ９の出力との一致を検出するので、ロウアドレスカウ
ンタ１０はインクリメントされ、ロウアドレスレジスタ
３には次のロウアドレスが保持される。
イン数エリア５ｂに格納されていたライン数だけ繰返さ
れると、比較器８がライン数レジスタ７の出力とカウン
タ９の出力との一致を検出するので、ロウアドレスカウ
ンタ１０はインクリメントされ、ロウアドレスレジスタ
３には次のロウアドレスが保持される。
【００３０】よって、メモリセルアレイ５における次の
転送サイクルではメモリセルアレイ５からシリアルバッ
ファ６及びライン数レジスタ７に次のラスタラインのＷ
ＩＤデータ及びライン数データが転送される。
転送サイクルではメモリセルアレイ５からシリアルバッ
ファ６及びライン数レジスタ７に次のラスタラインのＷ
ＩＤデータ及びライン数データが転送される。
【００３１】上述した処理動作が４８０ラスタライン分
繰返されると、垂直同期信号の入力によってロウアドレ
スカウンタ１０が「０」にリセットされ、次のフレーム
の表示が開始される。
繰返されると、垂直同期信号の入力によってロウアドレ
スカウンタ１０が「０」にリセットされ、次のフレーム
の表示が開始される。
【００３２】このように、メモリセルアレイ５に表示画
素毎のＷＩＤエリア５ａに対応付けてライン数エリア５
ｂを備え、ライン数レジスタ７と比較器８とカウンタ９
とによりライン数エリア５ｂに格納されたライン数分だ
けＷＩＤエリア５ａの同じ並びのＷＩＤデータをシリア
ル出力することによって、ＷＩＤメモリ２３に全ての表
示画素各々のＷＩＤデータを格納するためのメモリセル
を持つことなく、同じ並びのＷＩＤデータが複数ライン
続いていれば、その同じ並びのＷＩＤデータを１ライン
分と何ライン続いているのかを示すライン数とを格納す
るためのメモリセルのみですむ。
素毎のＷＩＤエリア５ａに対応付けてライン数エリア５
ｂを備え、ライン数レジスタ７と比較器８とカウンタ９
とによりライン数エリア５ｂに格納されたライン数分だ
けＷＩＤエリア５ａの同じ並びのＷＩＤデータをシリア
ル出力することによって、ＷＩＤメモリ２３に全ての表
示画素各々のＷＩＤデータを格納するためのメモリセル
を持つことなく、同じ並びのＷＩＤデータが複数ライン
続いていれば、その同じ並びのＷＩＤデータを１ライン
分と何ライン続いているのかを示すライン数とを格納す
るためのメモリセルのみですむ。
【００３３】よって、ＷＩＤデータを格納するメモリセ
ルアレイ５の容量を大幅に削減することができるととも
に、消費電力の削減と回路の単純化とコストダウンとを
図ることができる。
ルアレイ５の容量を大幅に削減することができるととも
に、消費電力の削減と回路の単純化とコストダウンとを
図ることができる。
【００３４】また、同じＷＩＤデータをＣＰＵ２１から
ＷＩＤメモリ２３に何度も書込む必要がなくなるので、
ＷＩＤメモリ２３に対する書込みアクセスを効率化する
ことができる。
ＷＩＤメモリ２３に何度も書込む必要がなくなるので、
ＷＩＤメモリ２３に対する書込みアクセスを効率化する
ことができる。
【００３５】
【発明の効果】以上説明したように本発明によれば、複
数の水平ラインからなる表示画面上に複数のウインドウ
を表示するよう制御するためのマルチウインドウ表示制
御メモリにおいて、複数のウインドウ各々の少なくとも
表示色制御を行うための属性コードを示すウインドウ識
別情報の水平ラインでの並びを格納する格納手段に、格
納手段に格納されたウインドウ識別情報の並びが表示画
面上において繰返される水平ライン数をそのウインドウ
識別情報の並びに対応付けて格納するライン数エリアを
設け、格納手段に格納されたウインドウ識別情報の並び
による表示制御をライン数エリアに格納された水平ライ
ン数分繰返し行うよう制御することによって、ウインド
ウ識別情報を格納する格納手段の容量を削減することが
できるという効果がある。
数の水平ラインからなる表示画面上に複数のウインドウ
を表示するよう制御するためのマルチウインドウ表示制
御メモリにおいて、複数のウインドウ各々の少なくとも
表示色制御を行うための属性コードを示すウインドウ識
別情報の水平ラインでの並びを格納する格納手段に、格
納手段に格納されたウインドウ識別情報の並びが表示画
面上において繰返される水平ライン数をそのウインドウ
識別情報の並びに対応付けて格納するライン数エリアを
設け、格納手段に格納されたウインドウ識別情報の並び
による表示制御をライン数エリアに格納された水平ライ
ン数分繰返し行うよう制御することによって、ウインド
ウ識別情報を格納する格納手段の容量を削減することが
できるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１のメモリセルアレイにおけるウインドウＩ
Ｄデータ及びライン数の格納イメージを示す図である。
Ｄデータ及びライン数の格納イメージを示す図である。
【図３】本発明の一実施例によるウインドウＩＤメモリ
を用いた表示装置の構成を示すブロック図である。
を用いた表示装置の構成を示すブロック図である。
【図４】従来例の構成を示すブロック図である。
【図５】図４のメモリセルアレイにおけるウインドウＩ
Ｄデータ及びライン数の格納イメージを示す図である。
Ｄデータ及びライン数の格納イメージを示す図である。
１ アドレスバッファ ３ ロウアドレスレジスタ ５ メモリセルアレイ ５ａ ウインドウＩＤエリア ５ｂ ライン数エリア ６ シリアルバッファ ７ ライン数レジスタ ８ 比較器 ９ カウンタ １０ ロウアドレスカウンタ １１ 制御回路 １２ セレクタ １３ 表示画面 ２１ ＣＰＵ ２３ 表示用メモリ ２４ ウインドウＩＤメモリ ２５ ルックアップテーブル ２６ Ｄ／Ａコンバータ ２７ ＣＲＴ表示装置
Claims (3)
- 【請求項１】 複数の水平ラインからなる表示画面上に
複数のウインドウを表示するよう制御するためのマルチ
ウインドウ表示制御メモリであって、前記複数のウイン
ドウ各々の少なくとも表示色制御を行うための属性コー
ドを示すウインドウ識別情報の前記水平ラインでの並び
を格納する格納手段と、前記格納手段に設けられかつ前
記格納手段に格納された前記ウインドウ識別情報の並び
が前記表示画面上において繰返される水平ライン数を前
記ウインドウ識別情報の並びに対応付けて格納するライ
ン数エリアと、前記格納手段に格納された前記ウインド
ウ識別情報の並びによる表示制御を前記ライン数エリア
に格納された前記水平ライン数分繰返し行うよう制御す
る制御手段とを有することを特徴とするマルチウインド
ウ表示制御メモリ。 - 【請求項２】 前記制御手段は、前記格納手段に格納さ
れた前記ウインドウ識別情報の並びを前記水平ライン数
分繰返しシリアル出力するよう構成したことを特徴とす
る請求項１記載のマルチウインドウ表示制御メモリ。 - 【請求項３】 前記制御手段は、前記水平ラインを表示
するための水平同期信号の入力回数を計数する計数手段
と、前記計数手段の計数値と前記ライン数エリアに格納
された前記水平ライン数とを比較する比較手段と、前記
比較手段で前記計数値と前記水平ライン数との一致が検
出された時に前記格納手段に対して次アドレスを指示す
る手段とを含むことを特徴とする請求項１または請求項
２記載のマルチウインドウ表示制御メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8225759A JP2959486B2 (ja) | 1996-08-28 | 1996-08-28 | マルチウインドウ表示制御メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8225759A JP2959486B2 (ja) | 1996-08-28 | 1996-08-28 | マルチウインドウ表示制御メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069268A JPH1069268A (ja) | 1998-03-10 |
| JP2959486B2 true JP2959486B2 (ja) | 1999-10-06 |
Family
ID=16834379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8225759A Expired - Lifetime JP2959486B2 (ja) | 1996-08-28 | 1996-08-28 | マルチウインドウ表示制御メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959486B2 (ja) |
-
1996
- 1996-08-28 JP JP8225759A patent/JP2959486B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1069268A (ja) | 1998-03-10 |
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