JPH033270B2

JPH033270B2 -

Info

Publication number: JPH033270B2
Application number: JP60145120A
Authority: JP
Inventors: Chitoshi Hibino; Atsushi Arimoto
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1985-07-02
Filing date: 1985-07-02
Publication date: 1991-01-18
Also published as: JPS626378A

Description

【発明の詳細な説明】産業上の利用分野本発明は画像生成装置に係り、伝送される画像
情報内の画像データを画像メモリに記憶し、この
画像メモリより読み出される画像データよりアナ
ログの映像信号を得て出力する画像生成装置に関
する。

従来の技術コンパクトデイスク上には第２図Ａに示す如き
フレーム・フオーマツトでデイジタル信号が記録
されている。第２図Ａにおいて、１フレームは
588チヤンネル・ビツトよりなり、フレームの先
頭には24チヤンネル・ビツトのフレーム同期信号
SYNCが設けられている。フレーム同期信号
SYNCに続いて各14チヤンネル・ビツト構成のデ
ータワードW₀〜W₃₂が設けられ、フレーム同期
信号SYNC及びデータワードW₀〜W₃₂夫々の間
には３チヤンネル・ビツトの接続ビツトＣが設け
られている。上記各14チヤンネル・ビツトのデー
タワードW₀〜W₃₂夫々はEFM（エイト・ツー・フ
オーテイン）復調されると８ビツトに変換され、
この８ビツトはシンボルと称せられている。上記
のデータワードW₀〜W₃₂のうちデータワードW₀
には１シンボルのサブコードが記録され、残りの
データワードW₁〜W₃₂に24シンボルのオーデイ
オデータと８シンボルの誤り訂正用データとが記
録されている。上記のサブコードを構成する１シ
ンボル（＝８ビツト）は１ビツト毎にＰ、Ｑ、
Ｒ、Ｓ、Ｔ、Ｕ、Ｖ、Ｗと称されている。ビツト
Ｐ、Ｑは従来よりタイムコードとして使用され、
ビツトＲ〜Ｗは従来使用されていなかつたが最近
グラフイツク表示に利用する規格が決定された。

サブコードは第２図Ｂに示す如く98フレーム分
のシンボルで１データブロツクを構成し、最初の
２シンボルはサブコードシンクＳ０，Ｓ１とされ
ている。残りの96シンボルのビツトＰ、Ｑはタイ
ムコードとして使用され、画像情報であるビツト
Ｒ〜Ｗは各24シンボル毎に４つのパツクに分割さ
れる。各パツクは第２図Ｃに示す如く、０番シン
ボルの６ビツト（ビツトＲ〜Ｗ）がビツトＲ〜Ｗ
の使用状況を表わすモード及びアイテムを表わ
す。このモード及びアイテム夫々の各ビツトが
“001 001”のときテレビジヨン・グラフイツク・
モードを表わす。１番シンボルの６ビツトは命令
（インストラクシヨン）が入つている。この命令
は単一色クリア、ボーダー色設定、フオント単位
の描画、スクロール、カラー・ルツク・アツプ・
テーブル（以下「CLUT」と略す）書込等の描画
コマンドがある。次の２番、３番シンボルは夫々
の６ビツトは制御データである０番、１番シンボ
ルに対する誤り訂正用のパリテイQ₀，Q₁である。
４番〜19番のシンボルの各６ビツトは画像データ
が入るデータフイールドとして用いられる。例え
ば命令がフオント単位の描画コマンドである場
合、４番シンボルには背景色のデータが入り、５
番シンボルには前面色（例えば文字の色）のデー
タが入り、６番シンボル、７番シンボル夫々に画
面上の縦方向位置、横方向位置夫々のデータが入
る。また、８番〜19番シンボルの12個のシンボル
夫々の６ビツトには横６ビツト×縦12ビツトで構
成される１フオント分の画像データが入る。この
画像データは例えば“０”が背景色、“１”が前
面色に対応するものである。更に20番〜23番シン
ボル夫々の６ビツトは上記０番〜19番シンボルに
対する誤り訂正用のパリテイP₀，P₁，P₂，P₃で
ある。

コンパクトデイスクプレーヤで再生され、かつ
分離されたインターリーブを受けているサブコー
ドは画像生成装置にシリアルに伝送される。画像
生成装置は伝送されたサブコードをまずデインタ
ーリーブとして第２図Ｃに示す形式に変換する。
更にパリテイP₀〜P₃及びQ₀，Q₁による誤り検出
及び誤り訂正が行なわれる。この後、パツクの０
番、１番シンボルに入つている命令等の解読が行
なわれる。例えば、上記フオント単位の描画コマ
ンドによつて一画面分の画像データを記憶するビ
デオ・ランダム・アクセス・メモリ（以下「Ｖ−
RAM」と略す）に画像データが書き込まれる。
このＶ−RAMから順次読み出される画像データ
はカラー・ルツク・アツプ・テーブル（以下
「CLUT」と略す）で３つの原色データに変換さ
れ、各原色データはＤ／Ａ変換されてアナログの
原色信号とされモニタ受像機に供給される。とこ
ろで第３図に示すモニタ受像機の画面上にはボー
ダー部１に囲まれて表示部２が表示される。表示
部２は横方向に48フオント分288ドツトで縦方向
に16フオント分192ドツトが表示される。

発明が解決しようとする問題点画像生成装置におけるサブコードのデインター
リーブ、誤り検出及び誤り訂正、データの転送等
の処理は第２図Ｂに示すサブコードシンクＳ０，
Ｓ１に同期して行なわれる。ところで、サブコー
ドシンクＳ０，Ｓ１はサブコードデータの一部で
あり、一定のビツトパターンで記録された信号で
ある。従つてコンパクトデイスクの傷等によつて
その読取信号のドロツプアウトによりサブコード
シンクＳ０，Ｓ１が欠落する場合があり、またサ
ブコードシンクＳ０又はＳ１と同一のビツトパタ
ーンが出現して偽サブコードシンクが発生する場
合がある。

上記サブコードシンクの欠落又は偽サブコード
の出現は画像生成装置の処理動作を誤まらせる原
因となるため、サブコードシンクの欠落はこれを
補償し、また偽サブコードシンクの出現はこれを
除去してサブコードシンクの保護を行なう必要が
ある。

そこで本発明はカウント手段を設けることによ
り、上記の問題点を解決した画像生成装置を提供
することを目的とする。

問題点を解決するための手段第１図は本発明の全体構成を示す。画像生成装
置１１〜３９は端子１０より入来するクロツク信
号の１周期毎に入来する複数の同期情報及び所定
数の画像情報のうちの所定数の画像情報を並べ換
えかつ誤りの検出及び訂正を行なつて画像情報内
の画像データを画像メモリに書き込み、この画像
メモリから順次読み出される画像データをアナロ
グの映像信号に変換して画像を表示するものであ
る。カウント手段Ａは上記複数の同期情報の検出
時にリセツトされクロツク信号を複数の同期情報
及び所定数の画像情報の数だけカウントして画像
生成装置の並べ換え等の処理の初期化を行なう。

作用カウント手段Ａは複数の同期情報の検出時にリ
セツトされ、その後はクロツク信号の一定数のカ
ウント毎に画像生成装置の初期化を行なうため、
同期情報が誤つて発生した場合及び複数の同期情
報が欠落しても画像生成装置の初期化が必ず行な
われる。

実施例第４図は本発明装置の一実施例のブロツク系統
図を示す。同図中、端子１０には第５図Ａに示す
如きシリアルのサブコード（画像情報）、同図Ｂ
に示すビツトクロツク信号、同図Ｃ及び第６図Ａ
に示すワードクロツク信号及び第６図Ｂに示すサ
ブコードシンク信号夫々が入来してインターフエ
イス回路１１に供給される。インターフエース回
路１１はビツトクロツク信号により１シンボルの
サブコードの各ビツトＷ〜Ｐをラツチする。ワー
ドクロツク信号は１シンボル分のサブコードのラ
ツチ終了時点を指示するものである。また、サブ
コードシンク信号はサブコードシンクＳ０，Ｓ１
夫々のビツトパターンが検出されたときＨレベル
となる信号であり、第６図Ａに示すワードクロツ
ク信号の98周期毎にワードクロツク信号の２周期
分つまりサブコードシンクＳ０，Ｓ１のシンボル
が検出された期間だけＨレベルの第６図Ｂに示す
如き信号である。インターフエース回路１１はワ
ードクロツク信号とサブコードシンク信号の反転
信号とのナンド演算を行なつて第６図Ｃに示す割
込信号を生成し、またワードクロツク信号
とサブコードシンク信号とのナンド演算を行なつ
て第６図Ｄに示す割込信号を生成する。上記
の割込信号及び夫々は双方向のデータ
バス１３を介して第１のCPU（中央処理装置）１
２に供給される。

CPU１２はROM１４に格納されているプログ
ラムを実行し、この際作業領域としてRAM１５
が用いられる。CPU１２の出力するアドレスは
アドレスバス１６よりROM１４、アドレスデコ
ーダ１７、セレクタ１８夫々に供給される。アド
レスデコーダ１７はアドレスの上位ビツトより
ROM１４、RAM１５のいずれかがアクセスさ
れているかを判別して、これらに制御信号を供給
する。セレクタ１８はCPU１２のアドレス及び
制御信号と後述するCPU２０のアドレス及び制
御信号とを切換えてRAM１５に供給し、RAM
１５はセレクタ１９によつて双方向性のデータバ
ス１３又は双方向性のデータバス２１のいずれか
と接続される。

第１のCPU１２は上記の割込信号，
夫々がＬレベルになる毎に第７図示の割込処理を
実行する。まず割込信号のパルスi₁が入来す
るとシンクフラグが“１”であるかどうかが判別
される（ステツプ５０）。シンクフラグとは前回
入来した割込信号がであるとき“１”にセツ
トされているフラグである。つまりサブコードシ
ンクＳ１の入来時に“１”とされているフラグで
ある。パルスi₁入来時には上記のシンクフラグは
“０”であるためステツプ５１に移行し、ここで
シンクフラグを“１”にセツトする。この後フレ
ームカウンタの値を「１」だけダウンカウントと
して（ステツプ５２）、このフレームカウンタ５
３の値が「０」であるかどうかを判別する（ステ
ツプ５３）。フレームカウンタは十進の「０」〜
「97」をカウントするものであり、正常動作時の
パルスi₁の入来によりステツプ５２が実行された
ときフレームカウンタの値は「０」とされてい
る。このため、この場合には第７図示の処理を終
了する。

次に割込信号のパルスi₂が入来すると、こ
の場合上記パルスi₁の入来によりシンクフラグが
“１”とされているため、ステツプ５０よりステ
ツプ５４に移行する。ステツプ５４ではフレーム
カウンタの値を強制的に「97」とする。この後入
来するサブコードデータを一旦記憶してデインタ
ーリーブするためのデインターリーブ用の領域の
書き込みアドレス、読み出しアドレス夫々を初期
化する（ステツプ５５）。また、デインターリー
ブされた後のパツク単位のサブコードが記憶され
て誤り検出及び誤り訂正に用いられる領域の書き
込みアドレスが初期化され（ステツプ５６）、更
にアキユムレータ、汎用レジスタ、プログラムカ
ウンタ等の各種スタツクが初期化され（ステツプ
５７）、第７図示の処理が終了する。この後、後
述するメインルーチンがそのスタート位置より開
始される。

この後第６図Ｃに示す割込信号のパルス
f₁が入来するとシンクフラグが“０”にリセツト
される（ステツプ５８）。この後ステツプ５２，
５３が実行される。このとき、フレームカウンタ
の値は「96」であるのでステツプ５９に進み、こ
こでフレームカウンタ値が「−１」であるかどう
かが判別され、この結果ステツプ６０に移行す
る。ステツプ６０ではパルスf₁の入来時点でイン
ターフエース回路１１より双方向のデータバス１
３を介して６ビツトパラレルに供給される１シン
ボル分のサブコードＲ〜Ｗが上記デインターリー
ブ用の領域に書き込まれ、第７図示の処理を終了
する。同様にしてパルスf₂，f₃，…の入来時にお
いてもステツプ５８，５２，５３，５９，６０が
実行され、夫々１シンボル分のサブコードＲ〜Ｗ
がデインターリーブ用の領域に書き込まれる。

ところで、第６図Ｂに示す如き偽サブコードシ
ンク信号sf₁が発生した場合には割込信号に
パルスi₃が発生する。この場合、第７図示のステ
ツプ５０，５１，５２が順に実行されフレームカ
ウンタの値は例えば「91」とされる。これによつ
てステツプ５３，５９，６０が順に実行されて第
７図示の処理を終了する。つまり、割込信号
の入来であるにも拘らずフレームカウンタの値が
「０」でないためにステツプ６０が実行され、こ
のときのサブコードＲ〜Ｗがデインターリーブ用
の領域に書き込まれる。

また、サブコードシンクＳ０に対応するサブコ
ードシンク信号が欠落して割込信号のパル
スF_N＋97が発生した場合には、ステツプ５８，
５２が実行され、フレームカウンタの値は「０」
となる。これによつて第７図示の処理が終了す
る。更にこの後のパルスi_Mが入来するとステ
ツプ５０，５１，５２が実行され、フレームカウ
ンタの値は「−１」となる。従つてステツプ５
３，５９の実行によりステツプ５４に移行し、ス
テツプ５５〜５７が実行され第７図示の処理を終
了する。

また、サブコードシンクＳ１に対応するサブコ
ードシンク信号が欠落して割込信号のパルス
i₂が欠落し、この代りに割込信号の破線に
示すパルスf₀が発生した場合、このパルスf₀によ
りステツプ58，52が実行されたときフレームカウ
ンタの値は「−１」となりステツプ５３，５９よ
りステツプ５４に移行し後続のステツプ５４〜５
７が実行されて第７図示の処理が終了する。

更にサブコードシンクＳ０及びＳ１に対応する
サブコードシンク信号が欠落して割込信号の
パルスi₁，i₂が欠落し、割込信号の破線に示
すパルスf_-1，f₀が発生した場合、パルスf_-1によ
りステツプ５８，５２，５３が実行される。ま
た、パルスf₀によりステツプ５８，５２，５３，
５９，５４〜５７が上記と同様に実行される。

このように、サブコードシンクＳ０，Ｓ１夫々
が欠落した場合においてもサブコードシンクＳ１
に対応した割込信号のパルスが入来するべき
タイミングでステツプ５４〜５７が実行されて初
期化が行なわれる。

ところで、インターフエース回路１１内に第８
図示の回路を設けることによりサブードシンクＳ
０，Ｓ１の保護行なうことも可能である。第８図
において、端子７０に入来する第６図Ｂに示す如
きサブコードシンク信号は、アンド回路７１の一
方の入力端子に供給されると共に、遅延回路７２
でワードクロツク信号の１周期分遅延されてアン
ド回路７１の他方の入力端子に供給される。これ
によつてアンド回路７１は第６図Ｅに示す如きリ
セツト信号を生成してカウンタ７３のリセツト端
子Ｒに供給する。カウンタ７３は「97」〜「０」
を計数する98進のダウンカウンタであり上記リセ
ツト信号の立上りによりカウント値を「97」とす
るものである。またカウンタ７３は端子７４より
入来する第６図Ａに示すワードクロツク信号をダ
ウンカウントして、そのカウント値をデコーダ７
５に供給する。デーコダ７５は供給されるカウン
ト値が「97」及び「96」のとき第６図Ｆに示す如
きサブコードシンク信号を生成して端子７６より
出力する。このサブコードシンク信号は偽サブコ
ードシンク信号sf₁を除去し、また、サブコード
シンク信号の欠落部分を補償したものである。更
に端子７４よりのワードクロツク信号は端子７７
より出力され、上記の端子７６よりのサブコード
シンク信号と共に、CPU１２へ供給される。こ
の場合CPU１２は第６図Ｆに示すサブコードシ
ンク信号のＨレベル期間に第７図示のステツプ５
４〜５７と同一の処理を行ない、またサブコード
シンク信号がＬレベルで、かつワードクロツク信
号がＨレベルの期間にステツプ６０と同一の処理
を行なう。勿論、第８図示の回路を追加するより
も第７図に示す如くソフトウエアによつてサブコ
ードシングＳ０，Ｓ１の保護を行なつた場合がコ
ストを低く抑えることができる。

第１のCPU１２は、インターフエース回路１
１より供給される各シンボルの６ビツトを蓄積し
て１パツク（＝24シンボル）毎に第９図に示すメ
イン処理を行なう。まず、CPUは上記１パツク
分のサブコードのデインターリーブを行ない（ス
テツプ４０）、第２図Ｃに示す形式に変換する。
次に20番〜23番シンボルのパリテイP₀〜P₃を用
いて０番〜19番シンボルの誤り検出を行なう（ス
テツプ４１）。このＰパリテイ・チエツクで誤り
有りと判別される（ステツプ４２）と、上記のパ
リテイP₀〜P₃により誤りビツトの訂正が行なわ
れ（ステツプ４３）、Ｑパリテイ・チエツク（ス
テツプ４４）を行なう。Ｐパリテイ・チエツクで
誤りがない場合は直接ステツプ４４に移行する。

ステツプ４４では２番、３番シンボルのパリテ
イQ₀，Q₁を用いて０番及び１番シンボルの誤り
検出が行なわれる。続いてＱパリテイ・チエツク
における誤りの有無が判別され（ステツプ４５）、
誤りがある場合にのみ上記のパリテイQ₀，Q₁に
よる誤りビツトの訂正が行なわれ（ステツプ４
６）、処理が終了する。

このようにして得られた第２図Ｃに示す如き１
パツク分のサブコードはRAM15内のCPU１２，
２０夫々が共にアクセス可能な領域に転送されて
記憶される。このサブコードは第２のCPU（中央
処理装置）２０により命令解読を行なわれる。
CPU２０はROM２２に格納されているプログラ
ムを実行する。CPU２０の出力するアドレスは
アドレスバス２３よりROM２２、アドレスデコ
ーダ２４、セレクタ１８，２５，２６夫々に供給
される。アドレスデコーダ２４はアドレスの上位
ビツトよりROM２２、RAM１５、カソード・
レイ・チユーブ・コントローラ（以下「CRTC」
と略す）２７、Ｖ−RAM２８、ボーダーラツチ
回路２９、CLUT３０夫々の制御信号を生成し
て、夫々に供給する。CPU２０のアドレス及び
制御信号がセレクタ１８を介してRAM１５に供
給されてRAM１５より読み出された１パツク分
の画像情報はセレクタ１９及びデータバス２１を
介してCPU２０に供給される。CPU２０はこの
１パツク分のサブコードの制御データである０
番、１番シンボルを解読する。

CPU２０は、解読された命令が例えばフオン
ト単位の描画を指示するときＶ−RAM２８の指
定されたアドレスに第２図Ｃの４番〜19番シンボ
ル夫々の６ビツトにある１フオント分の画像デー
タをデータバス２１を介して書き込む。また命令
がボーダー色設定を指示するときボーダーラツチ
回路２９にボーダー色を指示する４ビツトの画像
データをラツチさせ、命令がCLUT書込を指示す
るときCLUT３０の指定されたアドレスのテーブ
ル内容を書き換える。更に命令がスクロールを指
示する場合CRTC２７に、Ｖ−RAM２８の読み
出し用アドレスの初期値を設定する。

システムタイミング発生器３２は発振器を内蔵
しており、その発振出力よりCPU１２，２０
夫々のクロツク信号を生成している。CPU１２
のクロツク信号はCPU１２及びアドレスデコー
ダ１７に供給されると共に切換信号としてセレク
タ１８，１９夫々に供給されており、CPU２０
のクロツク信号はCPU２０及びアドレスデコー
ダ２４に供給されている。また、システムタイミ
ング発生器３２はCPU１２のクロツク信号とま
つたく同一のドツトクロツク信号（この信号の１
周期は４ドツトに相当する）を生成してCRTC２
７に供給し、またこのドツトクロツク信号を切換
信号としてセレクタ２５に供給する。更に、シス
テムタイミング発生器３２はタイミング信号を生
成してパラレル／シリアル変換器３３に供給し、
更にビデオタイミング発生器３４にクロツク信号
を供給する。ビデオタイミング発生器３４はこの
クロツク信号より水平同期信号、垂直同期信号を
生成してCRTC２７に供給し、また切換タイミン
グ信号を生成してセレクタ２６に供給し、更に上
記水平同期信号、垂直同期信号より得られる複合
同期信号を端子３５に供給する。

次に、Ｖ−RAM（画像メモリ）２８は第１０
図に示す如く、表示画面（第３図示）に対応して
横方向300ドツトで縦方向216ドツト分の画像デー
タを記憶するものである。上記300ドツト×216ド
ツトの画像データのうち288ドツト×192ドツト分
の画像データが第３図示の表示部２に表示され
る。このように表示部２の表示を越える画像デー
タを記憶するのはスクロールを行なうためであ
る。１ドツト分の画像データは４ビツトより構成
され、４ドツト分の16ビツトを１ワードとしてア
ドレスが付されている。つまりＶ−RAM２８の
アドレス０には第１０図示のドツトD₀からドツ
トD₃までの画像データ16ビツトが記憶される。

このＶ−RAM２８にCPU２０により画像デー
タを書き込む場合には、データバス２１より供給
される８ビツト（２ドツト分）の画像データが、
アドレスバス２３よりセレクタ２５を介して供給
されるアドレスと、アドレスデコーダ２４より供
給される上位８ビツト、下位８ビツトを指示する
制御信号で指示される場所に書き込まれる。ま
た、Ｖ−RAM２８よりの画像データの読み出し
はアドレス毎に１ワード（＝16ビツト）単位で行
なわれる。

CRTC２７は水平カウンタと垂直カウンタとよ
り大略構成されている。水平カウンタはビデオタ
イミング発生器３４より供給される水平同期信号
により水平走査期間の開始時点でリセツトされた
後システムタイミング発生器３２より供給される
ドツトクロツク信号をカウントして７ビツトのカ
ウント値を出力する。上記のドツトクロツク信号
は例えば１周期が560nsecで表示画面の４ドツト
分に相当する周期である。また、垂直カウンタは
ビデオタイミング発生器３４より供給される垂直
同期信号により垂直走査期間の開始時点でリセツ
トされた後水平同期信号をカウントして８ビツト
のカウント値を出力する。この垂直カウンタの８
ビツトのカウント値を上位ビツトとし、水平カウ
ンタの７ビツトのカウント値を下位ビツトとする
計15ビツトの信号がＶ−RAM２８の読み出しア
ドレスとして出力される。上記の水平カウンタ、
垂直カウンタ夫々のリセツト値を可変することに
よりスクロールが行なわれる。CRTC２７の出力
するアドレスは、セレクタ２５を介してＶ−
RAM２８に供給され、上記の如く、Ｖ−RAM
２８より４ドツト分16ビツトの画像データがパラ
レルに読み出される。この画像データはパラレ
ル／シリアル変換器３３に供給される。パラレ
ル／シリアル変換器３３は４ドツト分の画像デー
タをラツチし、システムタイミング発生器３４よ
りのタイミング信号を用いてラツチされた画像デ
ータをシフトする。これによつて１ドツト４ビツ
ト単位の画像データを順次取り出す。なおアドレ
スバス２１を介してCPU２０より供給されるデ
ータはスクロールの際に用いられる信号である。
この１ドツト分４ビツトの画像データはセレクタ
２６に供給される。

セレクタ２６はビデオタイミング発生器３４よ
りの切換タイミング信号に基づいて、第３図示の
表示画面のボーダー部１を表示する期間において
ボーダーラツチ回路２９より供給されるボーダー
色の画像データ（４ビツト）を取り出し、表示画
面の表示部２を表示する期間にはパラレル／シリ
アル変換器３３よりの４ビツトの画像データを取
り出し、取り出された画像データをCLUT３０に
読み出しアドレスとして供給する。ところで、上
記表示画面の垂直ブランキング期間にあつてはア
ドレスバス２３より４ビツトのアドレスが取り出
されて書き込みアドレスとしてCLUT３０に供給
される。

CLUT３０は４ビツトのアドレスを有し、各ア
ドレスに３原色Ｒ（赤）、Ｇ（緑）、Ｂ（青）夫々を
４ビツトで表わす計12ビツトのカラーデータが記
憶されたRAMである。この４ビツトで指定され
る各アドレスのカラーデータは上記の如く垂直ブ
ランキング期間にアクセスされて書き換えが可能
である。垂直走査期間においてはセレクタ２６よ
り供給される４ビツトの画像データでアクセスが
行なわれてカラーデータの読み出しが行なわれ、
これによつて読み出された３原色Ｒ、Ｇ、Ｂ夫々
４ビツトのカラーデータがＤ／Ａ変換器３６に供
給される。Ｄ／Ａ変換器３６は各原色毎にカラー
データをＤ／Ａ変換し、これによつて得られたア
ナログの赤の原色映像信号、緑の原色映像信号、
青の原色映像信号夫々を端子３７，３８，３９よ
り別々に出力する。上記の端子３７，３８，３９
よりの赤、緑、青夫々の原色映像信号及び端子３
５よりの複合同期信号がモニタ受像機（図示せ
ず）に供給されて、第３図に示す如き画面の表示
が行なわれる。

発明の効果上述の如く、本発明になる画像生成装置は、複
数の同期情報の検出時にリセツトされ、その後は
クロツク信号の一定数のカウント毎に画像生成装
置の初期化を行なうカウント手段を設けてなるた
め、複数の同期情報の一部が誤つて発生した場合
にはこの偽の同期情報は無視され、かつ複数の同
期情報が欠落しても確実に所定数の画像情報の並
べ換え等の処理の初期化が行なわれ、上記処理の
誤動作を完全に防止できる等の特長を有してい
る。

【図面の簡単な説明】

第１図は本発明装置の全体構成を示す図、第２
図はサブコードを説明するための図、第３図は表
示画面を説明するための図、第４図は本発明装置
の一実施例のブロツク系統図、第５図及び第６図
は第４図示の装置に入来する信号の一例のタイム
チヤート、第７図及び第９図は第４図示の第１の
CPUの実行する割込処理夫々及びメイン処理
夫々の一実施例のフローチヤート、第８図は第７
図示の処理と同一の機能を有する回路の一実施例
のブロツク系統図、第１０図は第１図示のＶ−
RAMの画像データの記憶状態を説明するための
図である。１１…インターフエース回路、１２，２０…
CPU、１５…RAM、２７…カソード・レイ・チ
ユーブ・コントローラ（CRTC）、２８…ビデ
オ・ランダム・アクセス・メモリ（Ｖ−RAM）、
３０…カラー・ルツク・アツプ・テーブル
（CLUT）、３２…システムタイミング発生器、３
３…パラレル／シリアル変換器、３４…ビデオタ
イミング発生器、３６…Ｄ／Ａ変換器、４０〜４
６，５０〜６０…ステツプ、７１…アンド回路、
７２…遅延回路、７３…カウンタ、７５…デコー
ダ。

Claims

【特許請求の範囲】

１クロツク信号の１周期毎に連続して伝達され
る複数の同期情報と所定数の画像情報とより該所
定数の画像情報を取り出して並べ換えかつ誤りの
検出及び訂正を行ない、該画像情報内の画像デー
タを画像メモリに記憶させた後該画像メモリより
順次読み出される画像データをアナログの映像信
号に変換して画像を表示する画像生成装置におい
て、該複数の同期情報の検出時点でリセツトされ
該クロツク信号を該複数の同期情報及び所定数の
画像情報の個数だけカウントしたとき該所定数の
画像情報の並べ換えの初期化を行なわしめるカウ
ント手段を設けたことを特徴とする画像生成装
置。