JP3579064B2

JP3579064B2 - 文字表示装置

Info

Publication number: JP3579064B2
Application number: JP05593793A
Authority: JP
Inventors: 博小山; 博康新藤; 一雅千明; 昌也太田; 周作寺脇
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1993-03-16
Filing date: 1993-03-16
Publication date: 2004-10-20
Anticipated expiration: 2019-10-20
Also published as: JPH06266342A

Description

【０００１】
【産業上の利用分野】
本発明は、テレビ画面等に文字表示を行う文字表示装置に関し、特に、ビデオＲＡＭの記憶容量の増大に伴う書き込み時間の増大を防止するのに好適な文字表示装置に関する。
【０００２】
【従来の技術】
最近、視聴者の意思に応じてチャンネル、音量等の各種情報を画面表示する所謂オンスクリーン機能を搭載したテレビ受像機、ＶＴＲが多い。前記オンスクリーン機能は、ビデオＲＡＭ及びキャラクタＲＯＭを含んで実現されている。前記ビデオＲＡＭは、表示文字を示す文字コードをテレビ画面の表示部分に対応するアドレスに記憶し、該表示文字の色、形等の修飾を示すアトリビュートコードを直前のアドレスに記憶し、テレビ信号の水平走査及び垂直走査に従いアクセスされる様になっている。特に、画面表示の中で、表示文字の一部又は全部を同じ修飾状態にして連続表示する場合、前記ビデオＲＡＭは、修飾状態が変更される１文字目の文字コードを記憶するアドレスの直前のアドレスに、アトリビュートコードを記憶するだけで済む様になっている。前記キャラクタＲＯＭは、テレビ画面に表示できる全ての文字データを特定の文字フォントのドットパターンで記憶し、前記ビデオＲＡＭから読み出された文字コードでアクセスされる様になっている。そして、前記ビデオＲＡＭから読み出され保持されているアトリビュートコード及び前記キャラクタＲＯＭから読み出された文字データに表示の為の信号処理を施すことにより、オンスクリーン表示を実現している。
【０００３】
ここで、前記ビデオＲＡＭの記憶コードの最上位ビットは、当該記憶コードが文字コード或はアトリビュートコードであることを判別するコードに割り振られている。即ち、前記ビデオＲＡＭの記憶コードは、最上位ビットが各々「０」「１」の時に文字コード及びアトリビュートコードと判別できる様になっている。例えば、前記ビデオＲＡＭの１アドレスが８ビットの時、文字コード及びアトリビュートコードは７ビットを使って１２８種類づつ設定でき、即ち１２８種類の文字修飾を持つ１２８種類の文字データを表示できることになる。
【０００４】
ところで、表示文字の種類を増加させたい場合、前記キャラクタＲＯＭの記憶容量の増加に伴い、前記ビデオＲＡＭが記憶できる文字コードの種類も増加させる必要がある。その具体策として、前記ビデオＲＡＭの２アドレスに渡って文字コードを記憶する方法が通常用いられている。
【０００５】
【発明が解決しようとする課題】
しかしながら、前記ビデオＲＡＭが記憶できる文字コードの種類は増加するものの、前記ビデオＲＡＭを２度アクセスしないと１つの文字コードを読み出せない為、前記ビデオＲＡＭのアクセス時間が長くなる問題があった。
そこで、本発明は、表示文字の種類を増加させても、ビデオＲＡＭのアクセス時間が長くなるのを防止できる文字表示装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、前記問題点を解決する為に成されたものであり、その特徴とするところは、特定の文字フォントを有する複数の文字データが記憶されたキャラクタＲＯＭと、前記キャラクタＲＯＭをアクセスする為の文字コードが表示パネル上の表示部分に対応するアドレスに記憶され、前記文字コードに従い前記キャラクタＲＯＭから読み出される文字データを修飾する為のアトリビュートコードが直前のアドレスに記憶されるビデオＲＡＭと、を有し、前記表示パネルに文字修飾を施した文字表示を行う文字表示装置において、前記文字コード及び前記アトリビュートコードを判別する為の判別コードを出力し、その後、前記文字コード又はアトリビュートコードを出力するＣＰＵと、前記ＣＰＵによって出力された判別コードを保持且つ出力するラッチ回路と、を備え、前記ビデオＲＡＭの各アドレスに、前記ラッチ回路から出力される判別コード及び前記ＣＰＵから出力される文字コード又はアトリビュートコードを記憶し、又は読み出す点である。
【０００７】
【作用】
本発明によれば、第１手段から得られた後に第２手段に保持された判別コード、及び、第１手段から得られた文字コード又はアトリビュートコードを接続した内容を、ビデオＲＡＭの各アドレスに記憶させる様にしたので、表示文字の種類を増加させても、ビデオＲＡＭのアクセス時間が長くなるのを防止できる。
【０００８】
【実施例】
本発明の詳細を図面に従って具体的に説明する。
図１は本発明の文字表示装置を示す図である。尚、該文字表示装置はマイクロコンピュータに内蔵され、また、該文字表示装置の出力情報はテレビ画面に送出されるものとする。
【０００９】
図１において、（１）はビデオＲＡＭであり、表示文字を示す文字コードがテレビ画面の表示部分に対応するアドレスに記憶され、表示文字の色、形等の修飾情報を示すアトリビュートコードが直前のアドレスに記憶されるものである。特に、テレビ画面の中で、表示文字の一部又は全部を同じ修飾状態にして連続表示する場合、ビデオＲＡＭ（１）は、修飾状態が変更される１文字目の文字コードが記憶されるアドレスの直前のアドレスに、アトリビュートコードが記憶されるだけで済む様になっている。また、本実施例では、ビデオＲＡＭ（１）の各アドレスは９ビットで構成されるものとし、その最上位ビットが文字コード及びアトリビュートコードの判定の為に割り振られ、残りの８ビットが文字コード又はアトリビュートコードの記憶の為に割り振られている。例えば、「０」の最上位ビットが文字コードの判別を意味し、「１」の最上位ビットがアトリビュートコードの判別を意味する様に取り決めたとすると、「０００〜０ＦＦ」Ｈ（Ｈはヘキサデシマル）の２５６種類の文字コードがビデオＲＡＭ（１）に記憶され、「１００〜１ＦＦ」Ｈの２５６種類のアトリビュートコードがビデオＲＡＭ（１）の残余のアドレスに記憶される。そして、ビデオＲＡＭ（１）から記憶コードを読み出すと同時に最上位ビットを解読することにより、当該コードが如何なるコードであるのかを判別している。
【００１０】
さて、上記したマイクロコンピュータの１マシンサイクルは、プログラムの解読結果に基づきビデオＲＡＭ（１）の書き込み読み出し動作を行うＣＰＵタイミングと、ＣＰＵの動作とは無関係にビデオＲＡＭ（１）の読み出し動作を行うＯＳＤ（ＯｎＳｃｒｅｅｎＤｉｓｐｌａｙ）タイミングとから成る。具体的には、１マシンサイクルは、３期間のＣＰＵタイミング及び３期間のＯＳＤタイミングを交互に繰り返す６ステートから成っている。ビデオＲＡＭ（１）は、ＣＰＵタイミング及びＯＳＤタイミングで独立にアクセスされる為、構成が簡単なシングルポートで事足りることになる。この技術は、本件出願人による特願平４−１０６６０８号に記載済である。
【００１１】
（２）は例えば８ビット演算処理を行う上記ＣＰＵ（第１手段）であり、プログラムデータの解読結果に従い、論理演算を行ったり、ビデオＲＡＭ（１）に書き込みを行う目的でアドレスデータ、文字コード、アトリビュートコード等をデータバス（３）を介して転送したり、ビデオＲＡＭ（１）に既に書き込まれた内容を確認する目的で上記コードをデータバス（３）を介して取り込んだりするものである。（４）はローアドレスレジスタであり、ビデオＲＡＭ（１）のローアドレスデータがＣＰＵ（２）からデータバス（３）を介してセットされるものである。同様に、（５）はカラムアドレスレジスタであり、ビデオＲＡＭ（１）のカラムアドレスデータがＣＰＵ（２）からデータバス（３）を介してセットされるものである。
【００１２】
（６）はキャラクタＲＯＭであり、テレビ画面上に表示しようとしている全ての文字のドットパターンが予め記憶されているものである。例えば、視聴者がテレビ画面で観る各表示文字が特定の文字フォント（縦ｍドット×横ｎドット）で形成されている時、キャラクタＲＯＭ（６）は、各アドレスに前記文字フォントで展開されるドットパターンが記憶されることになる。また、キャラクタＲＯＭ（６）はビデオＲＡＭ（１）から読み出される文字コードでアクセスされ、横ｎドット分のデータを水平走査に応じて縦方向にｍ回読み出すものである。
【００１３】
（７）は表示文字の垂直方向の開始位置を検出する垂直位置検出回路である。垂直位置検出回路（７）は、テレビ信号中に存在する垂直同期信号Ｖｓｙｎｃの立上りでリセットされた後に水平同期信号Ｈｓｙｎｃの立上りをバイナリで計数する第１カウンタ機能、及び、水平走査が表示文字の垂直方向の開始位置まで行われた時の水平同期信号Ｈｓｙｎｃの数が予めバイナリでセットされる第１レジスタ機能を有している。そして、垂直位置検出回路（７）は、前記第１カウンタ機能が前記第１レジスタ機能の値を計数した時点から、ｍ個の水平同期信号Ｈｓｙｎｃの立上りが印加される毎にインクリメントされるローアドレスデータを発生する。尚、垂直位置検出回路（７）は、ローアドレスデータがインクリメントされる毎に、ｍ個の水平同期信号Ｈｓｙｎｃの立上りをバイナリで計数した値をキャラクタＲＯＭ（６）に導出している。従って、キャラクタＲＯＭ（６）は、ビデオＲＡＭ（１）の文字コードでアクセスされ更に水平同期信号Ｈｓｙｎｃを取り込むことにより、各表示文字の横ｎドットデータを縦方向にｍ回読み出せる様になっている。（８）は表示文字の水平方向の開始位置を検出する水平位置検出回路である。水平位置検出回路（８）は、水平同期信号Ｈｓｙｎｃの立上りでリセットされた後にドットクロックＤＣＫの立上りをバイナリで計数する第２カウンタ機能、及び、水平走査が表示文字の水平方向の開始位置まで行われた時のドットクロックＤＣＫの数が予めバイナリでセットされる第２レジスタ機能を有している。尚、ドットクロックＤＣＫは、水平走査線が表示文字の横方向の各ドットを通過する毎に各周期を繰り返すものである。そして、水平位置検出回路（７）は、前記第２カウンタ機能が前記第２レジスタ機能の値を計数した時点から、ｎ個のドットクロックＤＣＫの立上りが印加される毎にインクリメントされるカラムアドレスデータを発生する。
【００１４】
（９）はアドレス切換回路であり、タイミング切換信号Ｃ／Ｏに応じて、ローアドレスレジスタ（４）又は垂直位置検出回路（７）の保持データを切り換えて出力するものである。ここで、タイミング切換信号Ｃ／Ｏは、ＣＰＵタイミングでハイレベル、ＯＳＤタイミングでローレベルとなる信号である。即ち、アドレス切換回路（９）は、タイミング切換信号Ｃ／Ｏがハイレベルの時にローアドレスレジスタ（４）の保持データをビデオＲＡＭ（１）に導出し、タイミング切換信号Ｃ／Ｏがローレベルの時に垂直位置検出回路（７）の保持データをビデオＲＡＭ（１）に導出することになる。同様に、（１０）もアドレス切換回路であり、タイミング切換信号Ｃ／Ｏがハイレベルの時にカラムアドレスレジスタ（５）の保持データをビデオＲＡＭ（１）に導出し、タイミング切換信号Ｃ／Ｏがローレベルの時に水平位置検出回路（８）の保持データをビデオＲＡＭ（１）に導出するものである。従って、ビデオＲＡＭ（１）は、ＣＰＵタイミングではローアドレスレジスタ（４）及びカラムアドレスレジスタ（５）の合成データでアクセスされ、ＯＳＤタイミングでは垂直位置検出回路（７）及び水平位置検出回路（８）の合成データでアクセスされることになる。
【００１５】
（１１）はラッチ回路（第２手段）であり、文字コード及びアトリビュートコードを判別する判別コード、即ち文字コードを判別する時に「０」、アトリビュートコードを判別する時に「１」となる判別コードが、ＣＰＵ（２）からデータバス（３）を介して転送されセットされるものである。尚、ラッチ回路（１１）の内容を確認する目的で、該ラッチ回路（１１）の内容はデータバス（３）を介してＣＰＵ（２）に取り込まれる様になっている。（１２）はデータ切換回路であり、タイミング切換信号Ｃ／Ｏに応じて、ビデオＲＡＭ（１）に対して判別コードを含む文字コード及びアトリビュートコードの書き込み読み出しを行うものである。即ち、ＣＰＵタイミングで、書き込み状態のビデオＲＡＭ（１）がローアドレスレジスタ（４）及びカラムアドレスレジスタ（５）の両データに対応するアドレスをアクセスされ、ＣＰＵ（２）が判別コードの後に文字コード又はアトリビュートコードを発生すると、ビデオＲＡＭ（１）の該アドレスには判別コードを含む９ビットの文字コード又はアトリビュートコードが記憶される。同様に、ＣＰＵタイミングで、読み出し状態のビデオＲＡＭ（１）がローアドレスレジスタ（４）及びカラムアドレスレジスタ（５）の両データに対応するアドレスをアクセスされると、ビデオＲＡＭ（１）の該アドレスからは判別コードを含む文字コード又はアトリビュートコードが読み出され、判別コードはラッチ回路（１３）に一旦セットされデータバス（３）を介してＣＰＵ（２）に取り込まれ、文字コード及びアトリビュートコードはそのままデータバス（３）を介してＣＰＵ（２）に取り込まれる。一方、ＯＳＤタイミングで、読み出し状態のビデオＲＡＭ（１）が垂直位置検出回路（７）及び水平位置検出回路（８）の両データに対応するアドレスをアクセスされると、ビデオＲＡＭ（１）の該アドレスからは判別コードを含む文字コード又はアトリビュートコードが読み出され、判別コードを含む文字コードはキャラクタＲＯＭ（６）に取り込まれ、判別コードを含むアトリビュートコードは後述のアトリビュート制御回路に取り込まれる。（１４）は上記アトリビュート制御回路であり、タイミング切換信号Ｃ／Ｏがローレベルからハイレベルに立上った時にアトリビュートコードを取り込んで解読し、各表示文字毎に文字修飾を行うアトリビュート制御データを発生するものである。（１５）は出力処理回路であり、キャラクタＲＯＭ（６）から出力されるドットパターンデータ及びアトリビュート制御回路（１４）から出力されるアトリビュート制御データに信号処理を施し、画面表示できる状態のＲＧＢ信号を発生するものである。
【００１６】
以上より、本実施例では、ラッチ回路（１１）に判別コードを記憶させ、その後、ラッチ回路（１１）に保持された判別コード及びＣＰＵ（２）から出力された文字コード又はアトリビュートコードを接続してビデオＲＡＭ（１）の各アドレスに書き込む様にしている。従って、８ビットのＣＰＵ（２）を用いてビデオＲＡＭ（１）を１度アクセスするだけで、判別コードと文字コード又はアトリビュートコードを接続した９ビットの内容を容易に読み出せることになる。これより、表示文字の種類を増大させる場合、ビデオＲＡＭ（１）に記憶される文字コード及びアトリビュートコードのビット数を増やすことができ、即ち表示情報を増やすことができ、更にビデオＲＡＭ（１）のアクセス時間も短縮できることになる。
【００１７】
【発明の効果】
本発明によれば、表示文字の種類を増大させる場合、ビデオＲＡＭに記憶される文字コード及びアトリビュートコードのビット数を増やすことができ、即ち表示情報を増やすことができ、更にビデオＲＡＭのアクセス時間を短縮できる等の利点が得られる。
【図面の簡単な説明】
【図１】本発明の文字表示装置を示す図である。
【符号の説明】
（１）ビデオＲＡＭ
（２）ＣＰＵ
（１１）ラッチ回路

Claims

特定の文字フォントを有する複数の文字データが記憶されたキャラクタＲＯＭと、前記キャラクタＲＯＭをアクセスする為の文字コードが表示パネル上の表示部分に対応するアドレスに記憶され、前記文字コードに従い前記キャラクタＲＯＭから読み出される文字データを修飾する為のアトリビュートコードが直前のアドレスに記憶されるビデオＲＡＭと、を有し、前記表示パネルに文字修飾を施した文字表示を行う文字表示装置において、
前記文字コード及び前記アトリビュートコードを判別する為の判別コードを出力し、その後、前記文字コード又はアトリビュートコードを出力するＣＰＵと、前記ＣＰＵによって出力された判別コードを保持且つ出力するラッチ回路と、を備え、前記ビデオＲＡＭの各アドレスに、前記ラッチ回路から出力される判別コード及び前記ＣＰＵから出力される文字コード又はアトリビュートコードを記憶し、又は読み出すことを特徴とする文字表示装置。
前記表示文字の垂直方向の開始位置を検出する垂直位置検出回路と、タイミング切換信号に応じてローアドレスレジスタ又は前記垂直位置検出回路の保持データを切換えて前記ビデオＲＡＭのアドレスを出力する第１のアドレス切換回路と、前記表示文字の水平方向の開始位置を検出する水平位置検出回路と、前記タイミング切換信号に応じてカラムアドレスレジスタ又は前記水平位置検出回路の保持データを切換えて前記ビデオＲＡＭのアドレスを出力する第２のアドレス切換回路と、前記タイミング切換信号に応じて前記ビデオＲＡＭから読み出された前記判別コードを含む文字コード又はアトリビュートコードを、ラッチ回路を経由して前記ＣＰＵに出力し又はアトリビュート制御回路及び前記キャラクタＲＯＭに出力するデータ切換回路とを備えることを特徴とする請求項１記載の文字表示装置。