JP3423176B2 - キャラクタ表示制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャラクタパター
ンをビットマップ形式で記憶し、これに基づいてテレビ
画面等に表示を制御するキャラクタ表示制御回路に関す
る。

【０００２】

【従来の技術】従来より、所定のコードデータに応じ
て、ＲＧＢ処理されたカラーの文字をテレビ画面に表示
できるテレビジョン装置が知られている。なお、コード
データは、受信信号より再生される場合もあるし、内部
で発生する場合もある。

【０００３】このような装置において文字表示を行う場
合、所定の文字フォントのドットパターンが記憶された
キャラクタＲＯＭと、このキャラクタＲＯＭのアクセス
アドレスを決定するキャラクタコードを記憶するビデオ
ＲＡＭを設ける。そして、このビデオＲＡＭのアドレス
は、テレビ画面上における文字の表示位置に対応してい
る。このため、ビデオＲＡＭの各アドレスに記憶されて
いるキャラクタコードに応じて、対応するキャラクタＲ
ＯＭのキャラクタ情報を読み出すことで、文字表示を行
うことができる。

【０００４】ここで、テレビ画面上にＲＧＢ処理された
カラーの文字表示を行う場合、すなわち表示文字に対し
て文字自体の着色や、背景色を付す場合には、この着色
のためのデータが必要である。このため、ビデオＲＡＭ
にキャラクタＲＯＭのキャラクタコードの他に、キャラ
クタＲＯＭから読み出されるキャラクタ情報に対する文
字修飾のためのアトリビュートコードを記憶させること
が必要となる。このアトリビュートコードの記憶の方式
について、次に説明する。

【０００５】「例１」例１では、ビデオＲＡＭの各アド
レスにキャラクタコードと、アトリビュートコードを一
緒に記憶する。そして、このアトリビュートコードで表
示文字の文字色を直接指定すると共に、表示文字の背景
色も直接指定する。

【０００６】具体的には、文字色及び背景色を指定する
アトリビュートコードをそれぞれＲＧＢに１対１に対応
させて３ビットとし、キャラクタコードを８ビットとす
ると、ビデオＲＡＭの各アドレスのビット長は、１４ビ
ットになる。これによって、文字色及び背景色は各々８
種類（３ビット）ずつ指定できる。そして、この例によ
れば、ビデオＲＡＭの１つのアドレスをアクセスするこ
とによって、キャラクタコードと、このキャラクタコー
ドに対応する文字の文字色及び背景色が決定される。

【０００７】「例２」例２においても、ビデオＲＡＭの
各アドレスにキャラクタコード及びアトリビュートコー
ドを記憶する。しかし、この例２では、アトリビュート
コードが、文字色及び背景色を直接指定する情報ではな
く、外部に設けた文字色または背景色のＲＧＢ値が格納
された外部データテーブルのアドレス値になっている。

【０００８】具体的には、アトリビュートコードを４ビ
ットとし、その中の上位１ビットを文字色及び背景色の
識別ビットとしている（例えば、「０」の時に文字色、
「１」の時の背景色とする）。そして、残りの３ビット
を外部データテーブルを選択するアドレス指定ビットと
する。これによって、文字色または背景色のいずれかを
８種類指定できる。また、キャラクタコードを８ビット
とすれば、ビデオＲＡＭの各アドレスのビット長は１２
ビットとなる。

【０００９】「例３」例３では、ビデオＲＡＭの各アド
レスにアトリビュートコードまたはキャラクタコードの
いずれかを記憶する。例えば、キャラクタコード及びア
トリビュートコードにそれぞれ８ビットを使用し、両コ
ードの識別に１ビット（例えば、「０」の時にキャラク
タコード、「１」の時にキャラクタコードとする）を使
用する。従って、ビデオＲＡＭの各アドレスのビット長
は、９ビットになる。

【００１０】アトリビュートコードの場合、９ビットの
内、最上位ビットＭＳＢが識別ビット「１」であり、残
りの６ビット（２ビットは不使用）がそれぞれ次のよう
なビットに割り振られる。すなわち、３ビットが、
（ｉ）文字色及び背景色識別ビット、（ｉｉ）文字を着
色するか否かのオンオフビット、（ｉｉｉ）背景色を着
色するか否かのオンオフビットに割り振られ、残りの３
ビットが文字色または背景色を直接指定しているＲＧＢ
情報を決定するビットに割り振られる。これによって、
文字色及び背景色が各々８種類（３ビット）ずつ指定可
能になる。

【００１１】「関連技術」上述のように、従来から各種
の方法で、文字表示の際の文字色、背景色等を決定する
手法が提案されている。

【００１２】しかし、従来の手法は、いずれの場合も基
本的に、文字色と背景色を決定するだけである。すなわ
ち、文字表示は２色で行っている。しかし、文字の表示
を３色以上で行えば、グラフィック的な表現ができ、こ
れが好ましい場合もある。また、キャラクタとして、単
なる文字でなく他の形状を記憶しておくことも可能であ
り、そのような場合にもよりグラフィック的な表現が望
まれる場合もある。

【００１３】そこで、本出願人は、特願平８−２１０９
９号において、キャラクタＲＯＭを二重構造とし、１ド
ットについてデータを２ビット持ち、各ドットについて
２ビットで表現できるものについて提案した。これによ
れば、簡単な構成で表示文字を多色で表現できる。

【００１４】「縁取り処理」また、テレビ画面において
文字表示を行う場合、背景色と文字の表示色が同一また
は近似していると、文字が認識できなかったり、できに
くくなる。そこで、文字の周りに縁取りすることが行わ
れている。すなわち、文字の周りに文字色とは異なる色
で縁取りをすることで、文字を認識しやすくしている。

【００１５】そして、このような縁取り処理は、文字パ
ターンを３行分読み出し、１つの注目ドットその上下左
右のデータに応じて、縁取りを行うかを決定している。

【００１６】

【発明が解決しようとする課題】上記関連技術によれ
ば、文字などのキャラクタについて、グラフィックな表
現が可能になる。しかし、このような回路において、縁
取り処理を行う場合には、このために別の処理回路が必
要になり、回路が大規模になってしまうという問題点が
あった。特に、多色表示を行うために、キャラクタＲＯ
Ｍから読み出される１ドット２ビットのデータを格納す
るために２つのシフトレジスタが必要になり、また縁取
り処理をするためには、３行のデータがキャラクタＲＯ
Ｍから読み出されるため、３つのシフトレジスタが必要
になる。そこで、これらシフトレジスタを共用化し、回
路規模を小さく押さえたいという課題があった。

【００１７】本発明は、上記課題に鑑みなされたもので
あり、回路規模を小さく維持したまま多色表示および縁
取り処理を行えるキャラクタ表示制御回路を提供するこ
とを目的とする。

【００１８】

【課題を解決するための手段】本発明は、キャラクタパ
ターンに対応した少なくとも２枚のビットマップを含む
キャラクタパターン記憶部と、このキャラクタパターン
記憶部の少なくとも２枚のビットマップから並列して読
み出す第１のモードと、キャラクタパターン部の１枚の
ビットマップから複数行並列して読み出す第２のモード
とのいずれかのモードでキャラクタパターン記憶部から
キャラクタパターンを読み出す読み出し手段と、読み出
し手段のモードに応じ、少なくとも２枚のビットマップ
から読み出されたキャラクタパターン及び１枚のビット
マップから読み出された複数行のキャラクタパターンの
いずれかを一時記憶し、順次出力する複数のシフトレジ
スタと、この複数のシフトレジスタから並列出力される
データに基づき、表示用データを出力する出力制御回路
と、を有することを特徴とする。

【００１９】また、本発明では、上記キャラクタパター
ン記憶部は、２枚のビットマップを有し、上記読み出し
手段は、第１のモードにおいて、２枚のビットマップか
ら並列にキャラクタパターンを読み出し、第２のモード
で１枚のビットマップから連続する３行を並列して読み
出し、上記複数のシフトレジスタは、３つであり、第１
のモードでは、３つのシフトレジスタの中の２つを用
い、第２のモードでは３つのシフトレジスタを全て用い
ることを特徴とする。

【００２０】また、本発明では、第１のモードの読み出
しキャラクタパターンに応じて、表示色を制御し、第２
のモードの読み出しキャラクタパターンに応じて、キャ
ラクタの縁取り処理を制御することを特徴とする。

【００２１】このように、第１のモードにおいては、少
なくとも２枚のビットマップから並列してキャラクタデ
ータを読み出すことができる。そこで、キャラクタパタ
ーンの１ドットについて、２ビットのデータを得ること
ができる。そこで、この２ビットのデータを利用して、
１ドットを４種類で表現することが可能となる。そこ
で、ビデオＲＡＭの大型化を抑制しつつ、キャラクタの
表示についての自由度を大きくできる。また、第２のモ
ードにおいては、３行のデータを並列して読み出すこと
ができるため、これらのデータを利用して、縁取り処理
を行うことができる。そして、２つのモードにおける読
み出しデータを３つのシフトレジスタを利用して、行う
ことができるため、回路規模の大規模化を抑制すること
ができる。

【００２２】

【発明の実施の形態】以下、本発明に好適な実施の形態
（以下、実施形態という）について、図面に基づいて説
明する。図１は、キャラクタ表示制御回路の全体構成を
示すブロック図であり、この回路はマイクロコンピュー
タにより実現される。

【００２３】ビデオＲＡＭ１は、表示文字に対応するキ
ャラクタコードをテレビ画面の表示部分に対応するアド
レスに記憶する。また、表示文字の表示色を示す修飾
（アトリビュート）情報を記憶する場合には、キャラク
タコードに代えて、これらを指定するアトリビュートコ
ードが記憶される。このアトリビュートは、一旦指定す
ると、その後は同一の状態を維持するようになってい
る。このため、アトリビュートコードは、アトリビュー
トを変更したい文字のアドレスの直前のアドレスに記憶
される。従って、テレビ画面の中で、表示文字を同じア
トリビュートで連続表示する場合には、１文字目のキャ
ラクタコードが記憶されるアドレスの直前のアドレスに
アトリビュートコードを記憶するだけでよい。

【００２４】なお、本実施形態において、多色表示モー
ドでは表示文字の各ドットについて、４色の内の１色が
選択され、また縁取りモードでは各ドットについてキャ
ラクタ色、背景色、縁取り色の３色のうち１色が選択さ
れる。そして、選択可能な４色の内の１色ずつがアトリ
ビュートコードで変更される。

【００２５】また、本実施例では、ビデオＲＡＭ１の各
アドレスは、９ビットで構成されている。最上位ビット
（ＭＳＢ）が文字コードまたはアトリビュートコードの
別を示す識別ビット、残りの８ビットが、文字コード
（キャラクタコード）またはアトリビュートコードを示
している。そして、ＭＳＢ「０」はキャラクタコード、
ＭＳＢ「１」はアトリビュートコードを示しており、こ
のＭＳＢを読み出し判定することで、キャラクタコード
かアトリビュートコードかを識別できる。残りの８ビッ
ト、すなわち「０００」〜「０ＦＦ」Ｈ（Ｈはヘキサデ
シマル）は、２５６種類のキャラクタコードまたはアト
リビュートコードが指定される。

【００２６】また、図１において破線で分割して示した
ように、ビデオＲＡＭ１の内部には、パレットデータを
記憶するパレットデータ領域が設けられている。このパ
レットデータは、キャラクタ（表示文字）、背景及び縁
取りのアトリビュートを特定するためのデータを記憶す
る領域である。すなわち、ビデオＲＡＭ１から読み出さ
れたアトリビュートコードをアドレスデータとして、こ
のパレットデータ領域がアクセスされ、表示文字のアト
リビュートが決定される。

【００２７】「ビデオＲＡＭの構成」ここで、ビデオＲ
ＡＭ１のマップ構成例を図２に示す。このように、ビデ
オＲＡＭ１は、縦方向が「００〜１０」Ｈの１７のロー
アドレス、横方向が「００〜１Ｆ」Ｈの３２のカラムア
ドレスからなっている。そして、ローアドレス「００〜
０Ｆ」Ｈ及びカラムアドレス「００〜０８」Ｈで指定さ
れる右上がり斜線で示される領域には、テレビ画面上で
の文字表示開始位置、テレビ画面に初めて表示を行う文
字についてのアトリビュートの他、その文字の表示モー
ドについての初期設定データが書き込まれる。ここで、
この表示モードは、キャラクタの表示を４色表示とする
か、または縁取り表示とするかを特定するものである。
また、ローアドレス「００〜０Ｆ」Ｈ及びカラムアドレ
ス「０９〜１Ｆ」Ｈで指定される領域には、テレビ画面
への文字表示位置に対応してキャラクタコード（または
アトリビュートコード）が書き込まれる。

【００２８】また、ローアドレス「１０」Ｈ及びカラム
アドレス「００〜１Ｆ」Ｈで指定される左上がり斜線で
示される領域（パレットデータ領域）には、パレットデ
ータが書き込まれる。すなわち、カラムアドレス「００
〜０７」Ｈに（ＵＰ，ＤＷ）＝００で指定されるパレッ
トデータ、「０８〜０Ｆ」Ｈに（ＵＰ，ＤＷ）＝０１で
指定されるパレットデータ、「１０〜１７」Ｈに（Ｕ
Ｐ，ＤＷ）＝１０で指定されるパレットデータ、「１８
〜１Ｆ」Ｈに（ＵＰ，ＤＷ）＝１１で指定されるパレッ
トデータが、それぞれ記憶される。従って、各（ＵＰ，
ＤＷ）毎に８つずつ、合計３２種類のパレットデータが
記憶されることになる。なお、（ＵＰ，ＤＷ）は、後述
する４つのレジスタ００〜１１への格納を意味してい
る。

【００２９】次に、ビデオＲＡＭ１に記憶されるアトリ
ビュートコードの一例について、図３（Ａ）に基づいて
説明する。このように、ビデオＲＡＭ１の各アドレスの
ビット長は９ビットであり、ＭＳＢが識別ビットであ
る。そして、０〜４の５ビットがパレットアドレスにな
っている。特に、この例では、４、３ビットが（ＵＰ、
ＤＷ）を指定し、０〜２ビットによりその中におけるパ
レットデータのアドレスを指定している。なお、５〜７
ビットは、不使用である。

【００３０】また、パレットデータは、図３（Ｂ）に示
すように、９ビットであり、４〜５ビットでＲ（赤）、
２〜３ビットでＧ（緑）、０〜１ビットでＢ（青）の値
を示している。すなわち、各ＲＧＢについて、それぞれ
２ビットの計６ビットで色を決定しており、６４色を特
定する。従って、ビデオＲＡＭ１のパレットデータ領域
に６４色から選択した３２色を記憶することができる。
なお、６〜８ビットは未使用である。

【００３１】「ＣＰＵタイミングによるビデオＲＡＭへ
のアクセス」ここで、マイクロコンピュータの１マシン
サイクルは、プログラムの解読結果に基づき、ビデオＲ
ＡＭ１の書き込み読み出し動作を行うＣＰＵタイミング
と、ＣＰＵ（図示せず）の動作とは無関係にビデオＲＡ
Ｍ１の読み出しを行うＯＳＤ（ＯＮ ＳＣＲＥＥＮ Ｄ
ＩＳＰＬＡＹ）タイミングとからなっている。具体的に
は、１マシンサイクルは、３期間のＣＰＵタイミング
（ローレベル）及び３期間のＯＳＤタイミング（ハイレ
ベル）を交互に繰り返す６ステートからなっている（図
４のＯ／Ｃ参照）。ビデオＲＡＭ１は、ＣＰＵタイミン
グ及びＯＳＤタイミングで独立にアクセスされるため、
構成が簡単なシングルポートで構成されている。

【００３２】また、図１に示すようにビデオＲＡＭ１
は、データバス２に接続されている。ビデオＲＡＭ１
は、ＣＰＵからの指示に従い、書き込みモードまたは読
み出しモードに切り換えられる。例えば、ビデオＲＡＭ
１が書き込みモードになっているとき、キャラクタコー
ドや、アトリビュートコードや、パレットデータが、ビ
デオＲＡＭ１に書き込まれる。また、読み出しモードに
なっている場合には、キャラクタコードや、アトリビュ
ートコードが読み出されてデータバス２にのる。この書
き込み及び読み出しの際のビデオＲＡＭ１のアドレッシ
ングは、後述するローアドレスレジスタ３及びカラムア
ドレスレジスタ４に所望のアドレスデータをデータバス
２を介しセットすることによって行う。

【００３３】すなわち、各マシンサイクル中のＣＰＵタ
イミング中にビデオＲＡＭ１のローアドレスをアドレッ
シングする場合には、ローアドレスレジスタ３に、ＣＰ
Ｕからのローアドレスデータをデータバス２を介しセッ
トする。

【００３４】同様に、カラムアドレスレジスタ４に、デ
ータバス２を介しＣＰＵからのカラムアドレスデータが
セットされる。これによって、ビデオＲＡＭ１をアドレ
ッシングする。

【００３５】「ＯＳＤタイミングのビデオＲＡＭへのア
クセス」各マシンサイクルのＯＳＤタイミング中のロー
アドレスを決定するために、垂直位置制御回路５が設け
られている。

【００３６】ここで、テレビ画面における文字表示の垂
直方向開始位置を示す初期設定データは、ローアドレス
「００〜０Ｆ」Ｈ、カラムアドレス「００」で指定され
る領域に書き込まれている。垂直位置制御回路５は、タ
イミング切換信号Ｏ／Ｃ、水平同期信号Ｈｓ、及び垂直
同期信号Ｖｓが印加されて動作する。このため、垂直位
置制御回路５の内部には、最初の表示文字の垂直方向の
開始位置を検出する手段として、第１カウンタ（図示せ
ず）と、第２カウンタ（図示せず）と、一致検出回路
（図示せず）が設けられている。

【００３７】第１カウンタは、水平同期信号Ｈｓの立ち
上がりでリセットされ、水平同期信号のＨｓの立ち上が
り期間中（ブランキング期間）にローアドレスを「０
０」Ｈから「０Ｆ」Ｈまで変更させる。このため、これ
に対応する周波数のクロック信号をカウントする。この
とき、カラムアドレスは「００」に固定されており、こ
の状態で、垂直位置制御回路５は、第１カウンタの値に
よってビデオＲＡＭ１からバイナリデータを順次読み込
む。

【００３８】第２カウンタは、垂直同期信号Ｖｓでリセ
ットされ、水平同期信号Ｈｓをカウントする。一致検出
回路は、第１カウンタのカウント値でアクセスされた
「００〜０Ｆ」Ｈのいずれか１つのローアドレス（カラ
ムアドレスは「００」）に書き込まれたバイナリデータ
と、第２カウンタでカウントされた水平同期信号Ｈｓの
バイナリデータとの一致を検出する。従って、第２カウ
ンタに得られる水平同期信号Ｈｓの垂直方向の位置を表
すデータが、ローアドレス「００〜０Ｆ」Ｈのいずれか
１つに書かれていると、その位置が最初の表示文字の垂
直方向の表示開始位置と認識される。そこで、一致検出
回路は、このときに一致信号を出力する。なお、この一
致検出に応じて、対応ローアドレスのデータが出力さ
れ、文字表示が開始される。

【００３９】垂直位置制御回路５はラインカウンタ（図
６のラインカウンタ３２）をさらに有している。ライン
カウンタは、一致検出回路から出力される一致検出信号
でイネーブル状態にされ、水平同期信号Ｈｓの立ち上が
りをバイナリでカウントする。ここで、テレビ画面に表
示される文字のフォントを縦ｍドット×横ｎドットとす
ると、ラインカウンタは、ｍカウントしてリセットされ
る。従って、ラインカウンタのカウント値は、１つのキ
ャラクタの垂直方向の位置（行アドレス）を示してい
る。

【００４０】一方、後述するキャラクタＲＯＭ１７に
は、横（行）ｎドット×縦（列）ｍドットの表示のため
のドットパターンが予め記憶されており、このアクセス
はラインカウンタの出力によって制御される。すなわ
ち、ラインカウンタが水平同期信号をバイナリでカウン
トした値を前記キャラクタＲＯＭ１７に行アドレスとし
て印加し、キャラクタＲＯＭ１７の読み出しアドレスを
制御する。なお、本実施形態では、キャラクタＲＯＭ１
７は、記憶しているキャラクタに応じて、ＵＰ領域とＤ
Ｗ領域の２枚で形成されているピクセルマップタイプ
と、１つの領域として構成されているビットマップタイ
プのものがある。そして、グラフィックモードでは、１
つのキャラクタのＵＰ領域とＤＷ領域における対応アド
レスを順次アクセスし、縁取りモードでは、１つのキャ
ラクタの３行ずつに順番にアクセスする。そこで、この
ようなアクセスを可能にするための構成を別途有してお
り、これについては後述する。

【００４１】ビデオＲＡＭ１におけるパレットデータ領
域のローアドレスを指定するために、パレットローアド
レスレジスタ６が設けられている。この例では、このパ
レットローアドレスレジスタに、「１０」Ｈが予めセッ
トされている。

【００４２】ローアドレスレジスタ３、垂直位置制御回
路５、パレットローアドレスレジスタ６とビデオＲＡＭ
１の間には、ローアドレス切換回路７が設けられてお
り、いずれかのローアドレスを切り換え出力する。具体
的には、タイミング切換信号Ｏ／Ｃと、パレットリード
信号ＰＲのハイレベル及びローレベルの組み合わせによ
り、いずれか１つのローアドレスを切り換え出力する。
この信号Ｏ／Ｃ及びＰＲの発生のタイミングは図４のタ
イミングチャートに示すとおりである。

【００４３】このように、タイミング切換信号Ｏ／Ｃ及
びパレットリード信号ＰＲがローレベルの時はローアド
レスレジスタ３にセットされているローアドレスデータ
が選択され、タイミング切換信号Ｏ／Ｃがハイレベル
で、パレットリード信号ＰＲがローレベルの時は垂直位
置制御回路５から供給されるローアドレスデータが選択
され、タイミング切換信号Ｏ／Ｃ及びパレットリード信
号ＰＲが共にハイレベルの時はパレットローアドレスレ
ジスタ６にセットされているローアドレスデータが選択
される。

【００４４】水平位置制御回路８は、各マシンサイクル
のＯＳＤタイミング中、ビデオＲＡＭ１は、水平方向の
アドレッシングを制御する。水平位置制御回路８は、水
平同期信号Ｈｓの立ち上がりでリセットされると共に、
表示文字の水平方向文字表示開始位置に至ると、ドット
クロックＤＣＬＫの立ち上がりをバイナリでカウントす
るカウント手段を有している。そして、このカウント手
段は、カウントを開始したときに、パルスＰＰＣを出力
すると共に、カウントを開始し、ＤＣＬＫをｎ回カウン
トする度にＰＰＣを発生する。なお、水平位置制御回路
８は、文字表示の開始位置（カウントの開始位置）につ
いてのデータを記憶するためのレジスタ手段も有してお
り、水平同期信号の立ち上がりからのドットクロックＤ
ＣＬＫの数がこの値に至った場合に、上述のカウントを
開始する。ここで、ドットクロックＤＣＬＫは、文字デ
ータの横方向の各ドット毎が１周期となる周波数を有し
ている。そこで、表示文字の区切り毎に（変更時点で）
パルスＰＰＣが発生される。

【００４５】カラムカウンタ９には、ＯＲゲート１０を
介し、水平位置制御回路８からのパルスＰＰＣが印加さ
れる。そして、カラムカウンタ９は、パルスＰＰＣが入
力される度に、インクリメントされるカラムアドレスデ
ータを発生する。

【００４６】カラムアドレス切換回路１１は、タイミン
グ切換信号Ｏ／Ｃ及びパレットリード信号ＰＲに応じ
て、カラムアドレスレジスタ４、カラムカウンタ９及び
後述するラッチ回路１５のいずれかの出力を選択し、ビ
デオＲＡＭ１に印加するカラムアドレスデータを切り換
える。具体的には、タイミング切換信号Ｏ／Ｃ及びパレ
ットリード信号ＰＲが共にローレベルのときカラムアド
レスレジスタ４にセットされたカラムアドレスデータを
選択し、タイミング切換信号Ｏ／Ｃがハイレベルでパレ
ットリード信号ＰＲがローレベルの時カラムカウンタ９
でカウントされたカラムアドレスデータを選択し、タイ
ミング切換信号Ｏ／Ｃ及びパレットリード信号ＰＲが共
にハイレベルの時、前記ラッチ回路１５の出力を選択す
る。

【００４７】このようにして、ビデオＲＡＭ１は、ロー
アドレス及びカラムアドレスが決定され、当該アドレス
のデータ（キャラクタコード、アトリビュートコード、
パレットデータ）が読み出される。なお、垂直位置制御
回路５では、垂直方向の文字開始位置を検出するため
に、上述したように、ローアドレス「００〜０Ｆ」Ｈ及
びカラムアドレス「００」Ｈで指定されるアドレスに書
き込まれたデータの取り込みが必要である。そこで、タ
イミング切換信号Ｏ／Ｃの立ち下がりで読み出されたビ
デオＲＡＭ１の全９ビットのデータＶＤＡＴＡは垂直位
置制御回路５に印加されるようになっている。

【００４８】「ビデオＲＡＭの読み出し出力ＶＤＡＴＡ
の処理」キャラクタコードラッチ回路１２は、ビデオＲ
ＡＭ１のＯＳＤタイミングの読み出し出力であるＶＤＡ
ＴＡのうち、キャラクタコードのみをラッチする。アト
リビュートコードラッチ回路１３は、ビデオＲＡＭ１の
出力のうちアトリビュートコードのみをラッチする。こ
のため、ビデオＲＡＭ１の読み出し出力ＶＤＡＴＡの最
上位ビットＭＳＢが「１」であり、かつ水平位置制御回
路８からアトリビュートクロックＡＴＲＣＫが発生した
とき、ＡＮＤゲート１４から出力されるＡＴＲＣＫと同
一の出力の立ち下がりに同期して、ＶＤＡＴＡの下位８
ビット（アトリビュートコード）をラッチする。

【００４９】ＡＮＤゲート１４の出力は、一方の入力に
信号ＰＰＣが供給されるＯＲゲート１０の他方の入力に
も印加され、アトリビュートコードラッチ回路１３がア
トリビュートコードをラッチする直前にカラムカウンタ
９の値は前記クロックＡＴＲＣＫの立ち上がりに同期し
て＋１インクリメントされる。

【００５０】ラッチ回路１５は、アトリビュートコード
ラッチ回路１３にラッチされたアトリビュートコードの
０〜４ビットにあるパレットアドレスをパルスＰＰＣの
立ち上がりに同期してラッチする。

【００５１】パレットデータラッチ回路１６は、パレッ
トローアドレスレジスタ６から出力された「１０」Ｈの
固定されたローアドレスデータと、ラッチ回路１５から
出力された「００〜１Ｆ」のカラムアドレスデータで指
定されたビデオＲＡＭ１のパレットデータ領域の任意の
アドレスから読み出されたパレットデータ（アトリビュ
ートデータ）をラッチする。このデータのラッチは、水
平位置制御回路８から出力されるパレットデータクロッ
クＰＬＤＣＬＫの立ち上がりに同期して行われる。

【００５２】「キャラクタＲＯＭ」キャラクタＲＯＭ１
７は、縦ｍドット×横ｎドットの文字フォントを有する
所定のドットパターンが各アドレスに記憶されている。
特に、本実施形態では、図５（Ａ）、（Ｂ）に示すよう
に、１つの文字フォントを記憶するビットマップタイプ
のキャラクタと、ＤＷ領域とＵＰ領域の２つの領域に分
けて２枚の文字フォントを記憶するピクセルタイプのも
のの、２種類を有している。

【００５３】そして、ビットマップタイプの場合には、
「０００００〜１１１１１」の領域に１つの文字フォン
トが記憶されている。一方、ピクセルタイプの場合に
は、キャラクタＲＯＭ１７の１キャラクタ分の領域が、
ＤＷ領域とＵＰ領域の２つの領域から構成されている。
そして、この例では、１つの文字フォントの縦ｍが１６
にセットされており、キャラクタＲＯＭ１７におけるア
ドレスは、ＤＷ領域が「０００００〜０１１１１」、Ｕ
Ｐ領域が 「１００００〜１１１１１」となっている。
従って、それぞれが１６のアドレスを有しており、５ビ
ット目を変更することで、ＤＷ領域とＵＰ領域へのアク
セスを切り換えることができる。

【００５４】なお、キャラクタＲＯＭ１７の１アドレス
に、１キャラクタの横一列分（ｎビット）のドットデー
タが記憶されている。また、キャラクタコードラッチ回
路１２にラッチされているキャラクタコードデータによ
って、アクセスするキャラクタ領域（文字フォント）が
決定される。

【００５５】「キャラクタデータの読み出し」次に、こ
のキャラクタＲＯＭ１７の読み出しについて、図６に基
づいて説明する。キャラクタＲＯＭ１７の読み出しアド
レスは、基本的に垂直位置制御回路５におけるラインカ
ウンタ３２の出力によって決定する。そして、キャラク
タＲＯＭ１７からの読み出されたキャラクタデータがラ
ッチ２０を介し、シフトレジスタ１８に格納される。

【００５６】まず、ラインカウンタ３２は、ビデオＲＡ
Ｍ１の読み出し位置がキャラクタの表示開始行に至り、
キャラクタＲＯＭ１７の読み出しを開始する位置に至っ
た場合に水平同期信号のカウントを開始し、キャラクタ
ＲＯＭ１７の読み出しアドレスを発生する。このライン
カウンタの５ビットの出力Ｑ０〜Ｑ４は、加減算回路３
４に供給される。この加減算回路３４は、ラインカウン
タ３２の出力Ｑ０〜Ｑ４に対し、＋１した値、そのま
ま、および−１した値を順次出力するためのものであ
り、縁取りモードにおいて３つのアドレスを順次出力
し、グラフィックモードにおいてラインカウンタ３２の
出力をそのまま出力する。

【００５７】このために、加減算回路３４は、（−１）
端子および（＋１）端子を有しており、これら端子に印
加される信号により加減算が制御される。この信号を形
成するために、フリップフロップ３６、３８、ノアゲー
ト４０、４１、アンドゲート４２、４４、インバータ４
６、４８を有している。そして、キャラクタＲＯＭ１７
の読み出しクロックであるクロックＣＧＣＫがインバー
タ４６を介し、フリップフロップ３６、３８のクロック
端子に入力されている。フリップフロップ３６のＱ出力
端子は、フリップフロップ３８のＤ入力端子に接続さ
れ、フリップフロップ３８のＱ出力端子が、ノアゲート
４１を介しフリップフロップ３６のＤ入力端子に接続さ
れている。また、ノアゲート４１の他の入力端子には、
フリップフロップ３６のＱ出力端子が接続されている。
そこで、このフリップフロップ３６、３８は、初期状態
を［０，０］とした場合に、ＣＧＣＫの立ち下がりで順
次、［１，０］、［０，１］、［０，０］を繰り返す。
すなわち、フリップフロップ３６、３８とノアゲート４
１とで３進のカウンタが構成されている。

【００５８】そして、このフリップフロップ３６、３８
のＱ出力がアンドゲート４２、４４を介し、加減算回路
３４の（−１）端子、（＋１）端子に供給されている。
このため、加減算回路３４の出力は、ラインカウンタ３
２の出力に対し、−１、＋１、±０の加算を繰り返し行
うことになる。

【００５９】また、モード信号ＭＯＤＥと、リセット信
号がノアゲート４０を介し、アンドゲート４２、４４の
他の入力端子に供給されている。そこで、グラフィック
モードであり、モード信号ＭＯＤＥがＨの場合、ノアゲ
ート４０の出力がＬとなり、アンドゲート４２、４４の
出力がＬに固定される。従って、グラフィックモードの
場合には、加減算回路３４の（−１）端子および（＋
１）端子には、Ｌが供給され、加減算回路３４は、ライ
ンカウンタ３２の出力をそのまま出力する。

【００６０】ここで、フリップフロップ３６の反転リセ
ット端子には、リセット信号がインバータ４８を介し供
給されており、リセット信号がＨとなった時に内容が０
にリセットされる。また、フリップフロップ３８の反転
リセット端子には、ノアゲート４０の出力が供給されて
いるため、モード信号またはリセット信号がＨの時にフ
リップフロップ３８の内容が０にリセットされる。この
ため、モード信号ＭＯＤＥがＨの場合には、フリップフ
ロップ３８は常にリセット状態となっている。従って、
ノアゲート４１はフリップフロップ３６の出力を反転し
てフリップフロップ３６のデータ入力端Ｄに供給するこ
とになる。そこで、フリップフロップ３６がＣＧＣＫの
立ち下がりの度に［０，１］を交互に繰り返すことにな
る。すなわち、フリップフロップ３６とノアゲート４１
とで、２進のカウンタが構成される。

【００６１】加減算回路３４の５ビットの出力のうち下
位４ビットはそのまま読み出しアドレスとしてキャラク
タＲＯＭ１７のＡ０〜Ａ３に供給されるが、ＭＳＢに当
たるＡ４には、加減算回路３４のＭＳＢがゲート回路５
０を介し供給される。このゲート回路５０は、２つのア
ンドゲートの出力のオアをとるものであり、加減算回路
３４のＭＳＢ出力およびノアゲート４０の出力のアンド
と、フリップフロップ３６のＱ出力とノアゲート４０の
出力の反転のアンドをとり、これらのオアをとる。そこ
で、モード信号ＭＯＤＥがＨで、ノアゲート４０の出力
がＬの場合には、加減算回路３４の出力が禁止され、フ
リップフロップ３６の出力がそのままキャラクタＲＯＭ
にＡ４として供給される。モード信号ＭＯＤＥがＨの場
合は、上述のようにフリップフロップ３６は、交互に
［０，１］を繰り返しており、また加減算回路３４はラ
インカウンタ３２の出力をそのまま出力している。そこ
で、キャラクタＲＯＭ１７の読み出しアドレスは、その
ＭＳＢが交互に［０，１］を繰り返す。従って、キャラ
クタＲＯＭ１７のピクセルマップタイプのデータにおけ
るＵＰ領域とＤＷ領域から交互にデータが読み出され
る。このように、グラフィックモードの場合には、２枚
のキャラクタデータ（１ドットについて２ビットのデー
タ）が並列して読み出される。

【００６２】一方、モード信号ＭＯＤＥがＬの場合に
は、加減算回路３４のＭＳＢがそのままキャラクタＲＯ
Ｍ１７に供給される。そこで、キャラクタＲＯＭ１７
は、ラインカウンタ３２のカウント値に応じて、ビット
マップタイプのデータが読み出される。そして、このと
きに加減算回路３４は、ラインカウンタ３２の出力に対
し、［−１，０，＋１］の加算を繰り返すため、キャラ
クタＲＯＭ１７からの読み出しアドレスは、連続する３
行のアドレスを繰り返すことになる。

【００６３】次に、キャラクタＲＯＭ１７の１行分（ｎ
ビット）のキャラクタデータの出力は、３つのラッチ回
路２０ａ、２０ｂ、２０ｃに接続されている。そして、
これらラッチ回路２０ａ、２０ｂ、２０ｃの取り込みク
ロック端子には、ナンドゲート５２ａ、５２ｂ、５２ｃ
の出力がそれぞれ供給されている。また、ナンドゲート
５２ａ、５２ｂ、５２ｃの一方の入力端には、クロック
ＣＧＣＫが供給され、ナンドゲート５２ａの他の入力端
にはフリップフロップ３６のＱ出力、ナンドゲート５２
ｂの他の入力端にはノアゲート４１の出力、ナンドゲー
ト５２ｃの他の入力端にはフリップフロップ３８の出力
が供給されている。従って、ラッチ回路２０ａは、フリ
ップフロップ３６の出力およびＣＧＣＫがＨからＬに切
り替わるタイミングでキャラクタＲＯＭ１７の出力を取
り込む。

【００６４】モード信号ＭＯＤＥがＬの場合、このタイ
ミングでは、キャラクタＲＯＭ１７からの読み出しアド
レスは、加減算回路３４において、−１されたものであ
り、キャラクタの上の行のものになっている。従って、
ラッチ回路２０ａには、上の行のキャラクタデータが取
り込まれる。次に、ラッチ回路２０ｃは、フリップフロ
ップ３８のＱ出力およびＣＧＣＫがＨからＬに切り替わ
るタイミングでキャラクタＲＯＭ１７の出力を取り込
む。このタイミングでは、キャラクタＲＯＭ１７からの
読み出しアドレスは、加減算回路３４において＋１して
出力されたものであり、キャラクタの下の行のものにな
っている。従って、ラッチ回路２０ａには、下の行のキ
ャラクタデータが取り込まれる。最後に、ラッチ回路２
０ｂは、ノアゲート４１の出力およびＣＧＣＫがＨから
Ｌに切り替わるタイミングでキャラクタＲＯＭ１７の出
力を取り込む。このタイミングでは、キャラクタＲＯＭ
１７からの読み出しアドレスは、加減算回路３４からそ
のまま出力されたものであり、キャラクタの中の行のも
のになっている。従って、ラッチ回路２０ａには、中の
行のキャラクタデータが取り込まれる。

【００６５】一方、モード信号ＭＯＤＥがＨの時は、フ
リップフロップ３８の出力はＬに固定されており、ラッ
チ２０ｃはデータを取り込むことはない。そして、ノア
ゲート４１はインバータとして機能しているため、ラッ
チ２０ａと２０ｂが交互にキャラクタＲＯＭ１７の出力
を取り込む。フリップフロップ３６の出力がＨの時には
キャラクタＲＯＭ１７の読み出しアドレスのＭＳＢが
「１」である。従って、ラッチ２０ａにＵＰ領域のキャ
ラクタデータが取り込まれ、ラッチ２０ｂにＤＷ領域の
キャラクタデータが取り込まれる。これがＣＧＣＫの立
ち下がりごとに交互に順次繰り返される。

【００６６】ラッチ回路２０ａ、２０ｂ、２０ｃの出力
は、シフトレジスタ１８ａ、１８ｂ、１８ｃにそれぞれ
接続されている。これらシフトレジスタ１８ａ、１８
ｂ、１８ｃは、それぞれｎビットのシフトレジスタであ
り、信号ＰＰＣをＰＥ端子に受け入れこの信号ＰＰＣの
立ち上がりにおいて、ラッチ回路２０ａ、２０ｂ、２０
ｃに記憶されているデータを取り込む。そこで、ラッチ
回路２０ａ、２０ｂ、２０ｃにラッチされているキャラ
クタデータがシフトレジスタ１８ａ、１８ｂ、１８ｃに
それぞれ取り込まれる。ここで、クロックＣＧＣＫは、
信号ＰＰＣの１周期の１／８を周期としている。そこ
で、ラッチ回路２０ａ、２０ｂ、２０ｃは、合計とし
て、８回データを取り込む。そこで、縁取りモードの場
合、ラッチ回路２０ａ、２０ｂ、２０ｃは、２回または
３回データを取り込み、その後シフトレジスタ１８ａ、
１８ｂ、１８ｃがラッチされているデータを取り込む。
一方、２枚のキャラクタデータを用いる場合には、ラッ
チ回路２０ａ、２０ｂがそれぞれ４回のデータを取り込
んだ時点で、シフトレジスタ１８ａ、１８ｂがラッチさ
れているデータを取り込む。

【００６７】そして、シフトレジスタ１８ａ、１８ｂ、
１８ｃには、転送クロックとして、ドットクロックＤＣ
ＬＫが供給されているため、シフトレジスタ１８ａ、１
８ｂ、１８ｃに取り込まれた１行分のキャラクタデータ
が１ドットごとにシリアル出力される。

【００６８】「パレットデータの出力」レジスタ１９
は、４つのレジスタ００、レジスタ０１、レジスタ１
０、レジスタ１１からなっている。そして、ビデオＲＡ
Ｍ１から読み出されたパレットデータがパレットデータ
ラッチ回路１６を介し、このレジスタ１９に供給され
る。パレットデータは、図３（Ｂ）に示すように、カラ
ムアドレスによって、（ＵＰ、ＤＷ）＝００〜１１が決
定されており、この００〜１１が、レジスタ００〜１１
に対応づけられている。従って、アトリビュートコード
の４，３ビットによって、読み出されたパレットデータ
の記憶されるレジスタ００〜１１が決定される。そし
て、最も最近に読み出されたパレットデータがレジスタ
００〜１１に記憶されている。

【００６９】選択ラッチ回路２１は、レジスタ００〜１
１のいずれかにパレットデータラッチ回路１６のデータ
を選択入力させるための回路である。この選択ラッチ回
路２１には、インバータ２２を介し印加されるパルスＰ
ＰＣの立ち下がりに同期して、ラッチ回路１５にラッチ
されているパレットアドレスデータが供給される。そし
て、選択ラッチ回路２１は、パレットアドレスの４，３
ビットによりパレットデータラッチ回路１６に保持され
たパレットデータの記憶されるレジスタ００〜１１を制
御する。

【００７０】「出力処理回路」出力処理回路２３は、シ
フトレジスタ１８ａ、１８ｂ、１８ｃの３つのシフトレ
ジスタから順次出力される各２ビットまたは各３ビット
を受け入れ、これらキャラクタデータと、レジスタ２５
の４つのレジスタ００〜１１から出力されるＲＧＢにつ
いてのデータからテレビ画面上の各ドットの色をＲＧＢ
それぞれの輝度として決定する。

【００７１】すなわち、２枚のキャラクタデータを用い
るグラフィックモードでは、シフトレジスタ１８ａ、１
８ｂからはそれぞれ１ビット合わせて２ビットのデータ
がドットクロックＤＣＬＫに同期して順次供給され、こ
の２ビットのデータにより４種類の色から表示色（ＲＧ
Ｂ）を決定する。一方、縁取りモードでは、シフトレジ
スタ１８ａ、１８ｂ、１８ｃから供給される３ビットの
データから該当する１ビットがキャラクタか、縁取り
か、背景かを決定し、これに応じ３種類の表示色（ＲＧ
Ｂ）を決定する。

【００７２】図７に出力処理回路２３の要部の構成を示
す。まず、シフトレジスタ１８ａ、１８ｂ、１８ｃの出
力は、それぞれフリップフロップ６０ａ、６０ｂ、６０
ｃにそれぞれ供給されている。これらフリップフロップ
６０ａ、６０ｂ、６０ｃのクロック端子には、ドットク
ロックＤＣＬＫが入力されているため、シフトレジスタ
１８ａ、１８ｂ、１８ｃの出力が１クロック遅れてそれ
ぞれのフリップフロップ６０ａ、６０ｂ、６０ｃから出
力される。また、フリップフロップ６０ｂの出力は、フ
リップフロップ６２のデータ端子に入力されており、こ
のフリップフロップ６２のクロック端子には、ドットク
ロックＤＣＬＫが入力されている。そこで、このフリッ
プフロップ６２からは、２クロック遅れたデータが出力
される。

【００７３】縁取りモードの場合、フリップフロップ６
０ｂの出力を注目ドットのキャラクタデータＭＭとすれ
ば、このフリップフロップ６０ｂへの入力ラインのデー
タが注目ドットの１ドット前のキャラクタデータＭＦと
なり、フリップフロップ６２の出力が１ドット後のキャ
ラクタデータＭＢとなる。一方、フリップフロップ６０
ａからは、注目ドットの上のドットのキャラクタデータ
ＵＭが出力され、フリップフロップ６０ｃからは注目ド
ットの下のドットキャラクタデータＤＭが出力される。
従って、注目ドットおよびこの注目ドットの上下左右の
４ドットのキャラクタデータが得られる。

【００７４】そして、注目ドットのデータＭＭは、その
ままキャラクタ信号として出力される。次に、注目ドッ
トの周辺の４つのドットのキャラクタデータＵＭ、Ｍ
Ｆ、ＭＢ、ＤＭは、オアゲート６４に入力される。従っ
て、このオアゲート６４からは、注目ドットの周辺の４
つのドットの１つのドットのデータでも１（Ｈ）であっ
た場合には、Ｈが出力される。このオアゲート６４の出
力は、アンドゲート６６に入力され、このアンドゲート
６６の他の入力端には、データＭＭがインバータ６８で
反転されて入力されている。従って、このアンドゲート
６６からは注目ドットが０（Ｌ）で、周辺ドットの１つ
が１（Ｈ）の場合にのみＨが出力される。すなわち、ア
ンドゲート６６の出力が縁取り信号であり、注目ドット
が縁取りに該当する場合に「Ｈ」が出力される。更に、
キャラクタ信号および縁取り信号は、ノアゲート７０に
入力される。従って、キャラクタ信号および縁取り信号
のいずれもが「Ｌ」の時にノアゲート７０からＨが出力
される。従って、ノアゲート７０からは、注目ドットが
バックグランドに該当する場合に、Ｈとなるバックグラ
ウンド信号が出力される。これらのキャラクタ信号、縁
取り信号、バックグラウンド信号はモード信号ＭＯＤＥ
が「Ｌ」である縁取りモードの際に利用される。

【００７５】一方、グラフィックモードの場合には、フ
リップフロップ６０ａ、６０ｂの出力に得られるキャラ
クタＲＯＭ１７のＵＰ領域からのキャラクタデータＵＰ
と、ＤＷ領域からのキャラクタデータＤＷがそのまま出
力されるので、これがそのまま利用される。

【００７６】図８は、図７の回路から得られるキャラク
タ信号、縁取り信号、バックグラウンド信号、キャラク
タデータＵＰ、ＤＷおよびモード信号ＭＯＤＥから出力
する輝度を決定する回路を示している。なお、この図
は、Ｒの輝度を決定する一色分の回路のみを示してい
る。

【００７７】まず、信号ＭＯＤＥは、４つのゲート回路
９０ａ、９０ｂ、９０ｃ、９０ｄに入力されている。こ
のゲート回路９０ａ、９０ｂ、９０ｃ、９０ｄは、２つ
のアンドゲートと、これらアンドゲートの出力のオアを
とるオアゲートから成っている。そして、各ゲート回路
９０ａ、９０ｂ、９０ｃ、９０ｄの２つのアンドゲート
には、モード信号ＭＯＤＥが一方に反転、他方にそのま
ま入力されている。従って、モード信号ＭＯＤＥのＬ、
Ｈに応じて、各ゲート回路９０ａ、９０ｂ、９０ｃ、９
０ｄのアンドゲートの一方が選択される。

【００７８】ゲート回路９０ａのモード信号ＭＯＤＥが
反転されて入力されるアンドゲートにはキャラクタ信
号、ゲート回路９０ｂのモード信号ＭＯＤＥが反転され
て入力されるアンドゲートには縁取り信号、ゲート回路
９０ｃのモード信号ＭＯＤＥが反転されて入力されるア
ンドゲートにはバックグラウンド信号が供給され、また
ゲート回路９０ｄのモード信号ＭＯＤＥが反転されて入
力されるアンドゲートへの入力信号はＬに固定されてい
る。従って、縁取りモードの場合にはキャラクタ信号、
縁取り信号、バックグラウンド信号のいずれがＨとなる
かに応じて、ゲート回路９０ａ、９０ｂ、９０ｃのいず
れかからＨが出力され、ゲート回路９０ｄの出力はＬに
固定される。

【００７９】また、キャラクタデータＵＰは、アンドゲ
ート９２ａ、９２ｂに反転して入力され、アンドゲート
９２ｃ、９２ｄにそのまま入力されている。キャラクタ
データＤＷは、アンドゲート９２ａ、９２ｃに反転して
入力され、アンドゲート９２ｂ、９２ｄにそのまま入力
されている。従って、キャラクタデータＵＰ、ＤＷが
［０，０］の時にアンドゲート９２ａから「Ｈ」が出力
され、キャラクタデータＵＰ、ＤＷが［０，１］の時に
アンドゲート９２ｂから「Ｈ」が出力され、キャラクタ
データＵＰ、ＤＷが［１，０］の時にアンドゲート９２
ｃから「Ｈ」が出力され、キャラクタデータＵＰ、ＤＷ
が［１，１］の時にアンドゲート９２ｄから「Ｈ」が出
力される。そして、これらアンドゲート９２ａ、９２
ｂ、９２ｃ、９２ｄからの出力は、ゲート回路９０ａ、
９０ｂ、９０ｃ、９０ｄのモード信号ＭＯＤＥがそのま
ま入力されるアンドゲートに入力されており、モード信
号ＭＯＤＥがＨの場合には、ゲート回路９０ａ、９０
ｂ、９０ｃ、９０ｄからアンドゲート９２ａ、９２ｂ、
９２ｃ、９２ｄの出力がそのまま出力される。すなわ
ち、キャラクタデータＵＰ、ＤＷの２ビットのデータの
組み合わせにより、いずれか１つのゲート回路９０ａ、
９０ｂ、９０ｃ、９０ｄから「Ｈ」が出力される。

【００８０】ゲート回路９０ａ、９０ｂ、９０ｃ、９０
ｄからの出力は、アンドゲート９４ａ、９４ｂ、９４
ｃ、９４ｄ一方の入力端にそれぞれ入力されると共に、
アンドゲート９６ａ、９６ｂ、９６ｃ、９６ｄの一方の
入力端に入力される。

【００８１】ここで、レジスタ１９の４つのレジスタ０
０〜１１からは、それぞれ６ビット（ＲＧＢそれぞれ２
ビット（Ｒ０，Ｒ１、Ｇ０，Ｇ１、Ｂ０，Ｂ１））のデ
ータが出力されている。そして、アンドゲート９４ａ、
９４ｂ、９４ｃ、９４ｄの他方の入力端には、レジスタ
００のＲ１、レジスタ０１のＲ１、レジスタ１０のＲ
１、レジスタ１１のＲ１が供給されている。また、アン
ドゲート９６ａ、９６ｂ、９６ｃ、９６ｄの他方の入力
端には、レジスタ００のＲ０、レジスタ０１のＲ０、レ
ジスタ１０のＲ０、レジスタ１１のＲ０が供給されてい
る。そして、アンドゲート９４ａ、９４ｂ、９４ｃ、９
４ｄの出力は、オアゲート９８ａを介しＲ１として出力
され、アンドゲート９６ａ、９６ｂ、９６ｃ、９６ｄの
出力はオアゲート９８ｂを介しＲ０として出力される。

【００８２】従って、縁取りモードの場合には、キャラ
クタ信号がＨ（注目ドットがキャラクタ）の時に、レジ
スタ００のＲ０、Ｒ１が出力され、縁取り信号がＨ（注
目ドットが縁取り）の時にレジスタ０１のＲ０、Ｒ１が
出力され、バックグラウンド信号がＨ（注目ドットがバ
ックグラウンド）の時に、レジスタ１０のＲ０、Ｒ１が
出力される。

【００８３】一方、グラフィックモードの場合には、キ
ャラクタデータキャラクタデータＵＰ、ＤＷが［０，
０］の時にレジスタ００のＲ０、Ｒ１が出力され、キャ
ラクタデータＵＰ、ＤＷが［０，１］の時にレジスタ０
１のＲ０、Ｒ１が出力され、キャラクタデータＵＰ、Ｄ
Ｗが［１，０］の時にレジスタ１０のＲ０、Ｒ１が出力
され、キャラクタデータＵＰ、ＤＷが［１，１］の時に
レジスタ１１のＲ０、Ｒ１が出力される。

【００８４】このＲ０、Ｒ１は、パレットデータとして
記憶されていたＲについての２ビットデータであり、こ
のＲ０、Ｒ１により、テレビ画面上のＲの輝度レベルが
４段階で決定される。このような回路は、ＲＧＢすべて
に設けられており、レジスタＵＰ、ＤＷに記憶されてい
るデータによって、表示する文字（キャラクタ）の１ド
ットずつのＲＧＢの輝度レベルが決定され、その表示が
行われる。

【００８５】このようにして、グラフィックモードの場
合には、各ドットが２ビットで表現されているキャラク
タＲＯＭ１７のドットパターンを利用して、キャラクタ
の全てのドットを４色を利用して表現することができ
る。また、縁取りモードの場合には、キャラクタ部分、
縁取り部分、バックグラウンド部分の３種類の色で表現
できる。そして、アトリビュートコードによって、表現
する４色または３色を６４色の中から選択することがで
きる。

【００８６】「グラフィックモードの動作」まず、モー
ド信号ＭＯＤＥがＨであるグラフィックモードにおける
動作を図４及び図９のタイミングチャートに基づいて説
明する。特に、ビデオＲＡＭ１に記憶されているコード
を表示の目的で読み出し、テレビ画面上に１水平走査分
だけ表示する場合（ローアドレスは変化しない）につい
て説明する。なお、図４、９では、表示文字の初期の開
始位置を認識できた後の動作を示している。また、タイ
ミング切換信号Ｏ／ＣとパルスＰＰＣとは同期させる必
要はないが、説明の都合上、同期した状態で説明する。

【００８７】時刻ｔ０において、パルスＰＰＣが立ち上
がると、このパルスＰＰＣの立ち上がりに同期してカラ
ムカウンタ９がインクリメントされる。ここで、カラム
カウンタ９の値はｎ−１からｎになったとする。このと
き、ビデオＲＡＭ１から読み出されているのがカラムア
ドレスｎ−１に対応するキャラクタコードＮ−１である
と、パルスＰＰＣの立ち上がりに同期してキャラクタコ
ードＮ−１がキャラクタコードラッチ回路１２にラッチ
される。

【００８８】このとき、タイミング切換信号Ｏ／Ｃはロ
ーレベルからハイレベルに立ち上がった状態であり、そ
の後のハイレベル期間にカラムカウンタ９のカラムアド
レスデータｎがカラムアドレス切換回路１１を介しビデ
オＲＡＭ１に印加され、ビデオＲＡＭ１のカラムアドレ
スｎ（ローアドレスは任意のアドレスで固定されてい
る）で指定されるアドレスがアクセスされる。

【００８９】次に、タイミング切換信号Ｏ／Ｃの立ち下
がりに同期して、ビデオＲＡＭ１から読み出されるコー
ドがＮ−１からＮに変更される。なお、カラムアドレス
ｎに対応するビデオＲＡＭ１の読み出しコードは大文字
のＮで表す。

【００９０】ここで、読み出しコードＮが、アトリビュ
ートコードであると、ＭＳＢが「１」であることから、
アトリビュートクロックＡＴＲＣＫの立ち上がりに同期
して、カラムカウンタ９の値がｎからｎ＋１にインクリ
メントされ、またアトリビュートクロックＡＴＲＣＫの
立ち下がりに同期して、アトリビュートコードＮがアト
リビュートコードラッチ回路１３にラッチされる。

【００９１】なお、アトリビュートクロックＡＴＲＣＫ
が発生している期間はパレットリード信号ＰＲがハイレ
ベルになるように設定されている。このため、カラムカ
ウンタ９の出力がカラムアドレス切換回路１１から出力
される動作は禁止され、その代わりにラッチ回路１５に
既にラッチされている前アトリビュートコードのパレッ
トアドレスがビデオＲＡＭ１に印加される。これによっ
て、前パレットデータがビデオＲＡＭ１から読み出され
る。

【００９２】そして、タイミング切換信号Ｏ／Ｃの立ち
上がりと同時に、パレットデータクロックＰＬＤＣＫが
発生し、この立ち上がりに同期してパレットデータラッ
チ回路１６にパレットデータ（前パレットデータ）がラ
ッチされる。なお、この前パレットデータは、そのパレ
ットアドレスが（ＵＰ、ＤＷ）＝００のものであったと
する。また、カラムカウンタ９の値ｎ＋１で指定される
アドレスから読み出されるコードはキャラクタコードで
あるものとする。

【００９３】このようなｔ０からｔ１の間、キャラクタ
コードラッチ回路１２にセットされたキャラクタコード
Ｎ−１によって、キャラクタＲＯＭ１７の文字フォント
が特定され、ＵＰ領域及びＤＷ領域の両方から交互に文
字フォントの一行分のドットデータ（Ｎ−１）ＵＰ、
（Ｎ−１）ＤＷが読み出される。この例では、ラッチ２
０のラッチＵＰ及びラッチＤＷに４回繰り返して取り込
まれる。

【００９４】ここで、１文字分の文字フォントの横方向
のドット表示が終了し、時刻ｔ１において、パルスＰＰ
Ｃが再び立ち上がると、パルスＰＰＣの立ち上がりに同
期してカラムカウンタ９がインクリメントされ、カラム
カウンタ９の値はｎ＋１からｎ＋２になる。同時に、ビ
デオＲＡＭ１から読み出されているのは、カラムアドレ
スデータｎ＋１に対応するキャラクタコードＮ＋１とな
り、パルスＰＰＣの立ち上がりに同期してキャラクタコ
ードＮ＋１がキャラクタコードラッチ回路１２にラッチ
される。さらに、パルスＰＰＣの立ち上がりに同期し
て、アトリビュートコードラッチ回路１３に既にラッチ
されているアトリビュートコードＮのパレットアドレス
がラッチ回路１５にラッチされる。なお、このパレット
データは、（ＵＰ、ＤＷ）＝１１であったとする。

【００９５】そして、キャラクタコードＮ−１でアクセ
スされ、キャラクタＲＯＭ１７から読み出され、ラッチ
２０のラッチＵＰ及びラッチＤＷのキャラクタＮ−１に
対応する１列分のドットデータ（Ｎ−１）ＵＰ、（Ｎ−
１）ＤＷがシフトレジスタ１８のシフトレジスタＵＰ、
ＤＷにそれぞれ取り込まれる。

【００９６】また、パルスＰＰＣの立ち下がりに同期し
て、パレットデータラッチ回路１６にラッチされている
前パレットデータがレジスタ１９のレジスタ００にセッ
トされる。これは、前パレットデータのパレットアドレ
スが（ＵＰ、ＤＷ）＝００のものであったからである。

【００９７】このとき、タイミング切換信号Ｏ／Ｃはロ
ーレベルからハイレベルに立ち上がった状態であり、そ
の後のハイレベル期間にカラムカウンタ９のカラムアド
レスデータｎ＋２がカラムアドレス切換回路１１を介し
てビデオＲＡＭ１に印加され、ビデオＲＡＭ１のカラム
アドレスｎ＋２（ローアドレスは任意のアドレスで固定
されている）で指定されるアドレスがアクセスされる。

【００９８】次に、タイミング切換信号Ｏ／Ｃの立ち上
がりに同期して、ビデオＲＡＭ１から読み出されるコー
ドがＮ＋１からＮ＋２に変更される。ここで、読み出し
コードＮ＋２がキャラクタコードであると、該キャラク
タコードの最上位ビットＭＳＢが「０」であることか
ら、アトリビュートクロックＡＴＲＣＫが発生してもカ
ラムカウンタ９の値は変更されることはなくｎ＋２のま
まである。また、ＡＮＤゲート１４からアトリビュート
コードラッチ回路１３のためのクロックも発生しないた
め、キャラクタコードＮ＋２がアトリビュートコードラ
ッチ回路１３にラッチされる動作も禁止される。

【００９９】なお、アトリビュートクロックＡＴＲＣＫ
が発生している期間はパレットリード信号ＰＲがハイレ
ベルとなっているため、カラムカウンタ９の出力がカラ
ムアドレス切換回路１１から出力される動作は禁止さ
れ、その代わりにラッチ回路１５に既にラッチされてい
るアトリビュートコードＮのパレットアドレスがビデオ
ＲＡＭ１に印加され、タイミング切換信号Ｏ／Ｃの立ち
下がりに同期して、ビデオＲＡＭ１からパレットデータ
Ｎが読み出される。

【０１００】次に、タイミング切換信号Ｏ／Ｃの立ち上
がりと同時にパレットデータクロックＰＬＤＣＫが発生
すると、パレットデータクロックＰＬＤＣＫの立ち上が
りに同期してパレットデータラッチ回路１６にパレット
データＮがラッチされる。

【０１０１】そして、この間に、さらに１文字分の文字
フォントの横方向のドット表示がシフトレジスタ１８か
ら出力処理回路２３に順次出力される。出力処理回路２
３では、上述と同様に、レジスタ１９の各レジスタ００
〜１１のパレットデータを利用してＲＧＢを決定して、
ＲＧＢ信号を出力する。ここで、レジスタ００のパレッ
トデータは、前パレットデータに変更されており、これ
が４種類の色の一色として利用される。

【０１０２】そして、１文字分の表示が終了し、時刻ｔ
２になったときに、パルスＰＰＣが立ち上がると、この
パルスＰＰＣの立ち上がりに同期してカラムカウンタ９
がインクリメントされ、カラムカウンタ９の値はｎ＋２
からｎ＋３になる。

【０１０３】これによって、ビデオＲＡＭ１から読み出
されているデータが、カラムアドレスｎ＋２に対応する
キャラクタコードＮ＋２になり、パルスＰＰＣの立ち上
がりに同期してキャラクタコードラッチ回路１２にラッ
チされる。さらにパルスＰＰＣの立ち上がりに同期し
て、アトリビュートコードラッチ回路１３にラッチされ
ているアトリビュートコードＮのパレットアドレスがラ
ッチ回路１５によって再びラッチされ、かつキャラクタ
コードＮ＋１でアクセスされるキャラクタＲＯＭ１７か
ら読み出されて、ラッチ２０のラッチＵＰ、ＤＷにラッ
チされていた出力（Ｎ＋１）ＵＰ、（Ｎ＋１）ＤＷがシ
フトレジスタ１８のシフトレジスタＵＰ、ＤＷにそれぞ
れセットされる。

【０１０４】また、パルスＰＰＣの立ち下がりに同期し
て、ラッチ回路１５に既にラッチされているパレットア
ドレスに応じて、パレットデータラッチ回路１６にラッ
チされているパレットデータＮが、レジスタ１９のレジ
スタ００にセットされる。

【０１０５】このとき、タイミング切換信号Ｏ／Ｃは、
ローレベルからハイレベルに立ち上がった状態であり、
その後のハイレベル期間にカラムカウンタ９のカラムア
ドレスデータｎ＋３がカラムアドレス切換回路１１を介
してビデオＲＡＭ１に印加され、ビデオＲＡＭ１のカラ
ムアドレスｎ＋３（ローアドレスは任意のアドレスで固
定されている）で指定されるアドレスがアクセスされ
る。

【０１０６】次に、タイミング切換信号Ｏ／Ｃの立ち下
がりに同期して、ビデオＲＡＭ１から読み出されるコー
ドがＮ＋２からＮ＋３に変更される。ここで、読み出し
コードＮ＋３がアトリビュートコードであると、このア
トリビュートコードの最上位ビットＭＳＢが「１」であ
ることから、アトリビュートクロックＡＴＲＣＫの立ち
上がりに同期してカラムカウンタ９の値がｎ＋３からｎ
＋４にインクリメントされる。また、アトリビュートク
ロックＡＴＲＣＫの立ち下がりに同期してアトリビュー
トコードＮ＋３がアトリビュートコードラッチ回路１３
にラッチされる。また、アトリビュートクロックＡＴＲ
ＣＫが発生している期間はパレットリード信号ＰＲがハ
イレベルとなっているためカラムカウンタ９の出力がカ
ラムアドレス切換回路１１から出力される動作は禁止さ
れ、その代わりにラッチ回路１５に既にラッチされてい
るアトリビュートコードＮのパレットアドレスが再びビ
デオＲＡＭ１に印加され、タイミング切換信号Ｏ／Ｃの
立ち下がりに同期してパレットデータＮが読み出され
る。

【０１０７】その後、タイミング切換信号Ｏ／Ｃの立ち
上がりと同時にパレットデータクロックＰＬＤＣＫが発
生すると、パレットデータクロックＰＬＤＣＫの立ち上
がりに同期してパレットデータラッチ回路１６にパレッ
トデータＮがラッチされる。

【０１０８】このように、時刻ｔ１からｔ２の間は、シ
フトレジスタ１８の値が（Ｎ−１）になっている。一
方、レジスタ１９のレジスタ００の値は、前パレットデ
ータに書き換えられている。従って、この期間は、レジ
スタ００が前パレットデータ、レジスタ０１〜１１は初
期パレットデータ０１〜１１であり、シフトレジスタ１
８からの２ビットの出力によって、この４種類の中から
１つが選ばれ、出力処理回路２３から出力される。

【０１０９】また、時刻ｔ２からｔ３までの間は、レジ
スタ１９のレジスタ１１の値がパレットデータＮに書き
換えられている。従って、レジスタ００の前パレットデ
ータ、レジスタ０１、１０の初期パレットデータ０１、
１０、及びレジスタ１１のパレットデータＮから逐次選
択して文字表示が行われる。

【０１１０】「縁取りモードの動作」次に、モード信号
ＭＯＤＥがＬである縁取りモードの動作を図１０に基づ
いて説明する。この縁取りモードの場合は、キャラクタ
ＲＯＭ１７の読み出し、及びラッチ回路２０のラッチな
どが異なるため、この点についてのみ説明する。

【０１１１】上述のように、３進カウンタを構成するフ
リップフロップ３６、３８及びノアゲート４１により、
加減算回路３４の（−１）端子及び（＋１）端子に印加
される−１入力、＋１入力は、ＣＧＣＫの立ち下がりの
度に、−１入力がＨ、＋１入力がＨ、両者がＬという状
態を繰り返す。そこで、キャラクタＲＯＭ１７の読み出
しアドレスは、ラインカウンタ３２の出力に対し、１つ
前のアドレス（上）、そのままのアドレス（中）、１つ
後のアドレス（下）を繰り返す。

【０１１２】パルスＰＰＣの立ち上がりタイミングであ
る時刻ｔ０において、キャラクタコードがＮ−１になっ
た場合、次のＣＧＣＫの立ち下がりにおいて、ラッチ２
０ａにキャラクタＮ−１の上が取り込まれ、次のＣＧＣ
Ｋの立ち下がりで、ラッチ２０ｃにキャラクタＮ−１の
中が取り込まれ、その次のＣＧＣＫの立ち下がりで、ラ
ッチ２０ｂにキャラクタＮ−１の中が取り込まれる。そ
して、１つのキャラクタに対するラッチ２０の取り込み
回数は８回であるため、ラッチ２０ｃがＮ−１の下を取
り込んだ時点で、パルスＰＰＣの立ち上がりタイミング
である時刻ｔ１になる。この時点で、キャラクタコード
がＮ＋１に代わり、次のＣＧＣＫの立ち下がりで、Ｎ＋
１の中がラッチ２０ｂに取り込まれ、このような動作が
繰り返される。

【０１１３】一方、シフトレジスタ１８ａ、１８ｂ、１
８ｃは、パルスＰＰＣの立ち上がりのタイミングで、ラ
ッチ２０ａ、２０ｂ、２０ｃのデータを取り込むため、
時刻ｔ０〜ｔ１の期間は、シフトレジスタ１８ａ、１８
ｂ、１８ｃにキャラクタＮ−２（キャラクタＮ−１の前
のキャラクタ）の上、中、下のデータが記憶される。次
のｔ１〜ｔ２の期間は、キャラクタＮ−１の上、中、下
のデータが保持される。すなわち、シフトレジスタ１８
ａ、１８ｂ、１８ｃには、パルスＰＰＣの１回前のキャ
ラクタコードに対応するキャラクタの上、中、下のデー
タが常に記憶される異なる。従って、上述のような出力
処理回路２３における色決定の処理が行われる。

【０１１４】すなわち、キャラクタパターンの特定の３
行が、図１１（Ｂ）に黒塗りで示すようなものであった
場合、図１１（Ａ）に示すようなタイミングでシフトレ
ジスタ１８ａ、１８ｂ、１８ｃの出力及びデータＵＭ、
ＭＭ、ＭＢ、ＤＭが変化し、縁取り処理が行われる。す
なわち、図１１（Ａ）に中のラインとして示したよう
に、各ドットごとに、縁取り信号、背景信号、キャラク
タ信号のいずれかがＨとなり、これに応じた表示が行わ
れる。図１１（Ｂ）には、縁取り部分を斜線で示してあ
る。

【０１１５】このように、本実施形態によれば、ビデオ
ＲＡＭ１のアドレスの一部に修飾データを記憶させるた
め、１アドレスについてアトリビュートコードのみを記
憶できるため、他種類の色指定も可能となる。

【０１１６】そして、本実施形態によれば、グラフィッ
クモードで使用するピクセルマップタイプのデータにつ
いては、キャラクタＲＯＭ１７のビットマップの１ドッ
トを２ビットで表現した。そこで、この２ビットで、４
種類の色を特定でき、文字フォントを４色で表現でき
る。また、レジスタ１９に記憶する４種類のパレットデ
ータを変更することで、表示に用いる４色を変更するこ
とができる。そして、ビデオＲＡＭ１の１アドレスのビ
ット長は、９ビットと、その容量は非常に小さくてよ
い。

【０１１７】キャラクタＲＯＭ１７の容量が２倍になる
が、キャラクタＲＯＭ１７へのアクセスをアドレス４を
変更して、逐次読み出すことで、アドレッシングのため
の構成が非常に簡単にできる。また、２枚のキャラクタ
ＲＯＭ１７に対応して、ラッチ２０、シフトレジスタ１
８を設けることで、動作自体は、非常に単純なものにで
きる。

【０１１８】また、縁取りモードにおいては、連続する
３行のキャラクタデータをグラフィックモードにおいて
使用した４つのシフトレジスタのうちの３つ、すなわち
シフトレジスタ１８ａ、１８ｂ、１８ｃに記憶できる。
このため、回路規模を大きくすることなく、グラフィッ
クな表現と、縁取りの両方を切り替え利用することがで
きる。

【図面の簡単な説明】

【図１】 本発明のキャラクタ表示制御回路の全体構成
を示すブロック図である。

【図２】 ビデオＲＡＭのエリアマップを示す図であ
る。

【図３】 アトリビュートコード（Ａ）及びパレットデ
ータ（Ｂ）の構成を示す図である。

【図４】 全体動作を示すタイミングチャートである。

【図５】 キャラクタＲＯＭの１キャラクタ分の構成を
示す図である。

【図６】 キャラクタＲＯＭのアドレス発生及びキャラ
クタデータ出力の構成を示す図である。

【図７】 出力処理回路における縁取り処理のための構
成を示す図である。

【図８】 色決定のための構成を示す図である。

【図９】 グラフィックモードにおけるキャラクタデー
タ及びパレットデータ読み出しの動作を示すタイミング
チャートである。

【図１０】 縁取りモードにおけるキャラクタデータ読
み出しの動作を示すタイミングチャートである。

【図１１】 縁取り処理を説明する図である。

【符号の説明】

１ ビデオＲＡＭ、１７ キャラクタＲＯＭ、１８ シ
フトレジスタ、１９レジスタ、２０ ラッチ、２３ 出
力処理回路、３２ ラインカウンタ、３４加減算回路、
３６，３８ フリップフロップ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/22 - 5/30

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 キャラクタパターンに対応した少なくと
   も２枚のビットマップを含むキャラクタパターン記憶部
   と、 このキャラクタパターン記憶部の少なくとも２枚のビッ
   トマップから並列して読み出す第１のモードと、キャラ
   クタパターン部の１枚のビットマップから複数行並列し
   て読み出す第２のモードとのいずれかのモードでキャラ
   クタパターン記憶部からキャラクタパターンを読み出す
   読み出し手段と、 読み出し手段のモードに応じ、少なくとも２枚のビット
   マップから読み出されたキャラクタパターン及び１枚の
   ビットマップから読み出された複数行のキャラクタパタ
   ーンのいずれかを一時記憶し、順次出力する複数のシフ
   トレジスタと、 この複数のシフトレジスタから並列出力されるデータに
   基づき、表示用データを出力する出力制御回路と、 を有することを特徴とするキャラクタ表示制御回路。
2. 【請求項２】 請求項１に記載の回路において、 上記キャラクタパターン記憶部は、２枚のビットマップ
   を有し、 上記読み出し手段は、第１のモードにおいて、２枚のビ
   ットマップから並列にキャラクタパターンを読み出し、
   第２のモードで１枚のビットマップから連続する３行を
   並列して読み出し、 上記複数のシフトレジスタは、３つであり、第１のモー
   ドでは、３つのシフトレジスタの中の２つを用い、第２
   のモードでは３つのシフトレジスタを全て用いることを
   特徴とするキャラクタ表示制御回路。
3. 【請求項３】 請求項１または２に記載の回路におい
   て、 第１のモードの読み出しキャラクタパターンに応じて、
   表示色を制御し、第２のモードの読み出しキャラクタパ
   ターンに応じて、キャラクタの縁取り処理を制御するこ
   とを特徴とするキャラクタ表示制御回路。