JPH09212333A - キャラクタ表示制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 文字などのキャラクタ表示をグラフィック的
に行う。 【解決手段】 文字などのキャラクタパターンは、キャ
ラクタＲＯＭ１７にビットマップ形式で記憶されてい
る。ここで、このキャラクタＲＯＭ１７は、各キャラク
タパターンに対しビットマップを２枚有している。従っ
て、パターンの１ドットが２ビットで表現される。そし
て、キャラクタＲＯＭ１７から読み出された１ドット２
ビットのデータがラッチ２０、シフトレジスタ１８を介
し出力処理回路２３に供給される。出力処理回路２３
は、シフトレジスタ１９から供給される４種類のパレッ
トデータを１ドット２ビットのデータによって選択する
ことで、キャラクタパターンが４種類の色で表現され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャラクタパター
ンをビットマップ形式で記憶し、これに基づいてテレビ
画面等に表示を制御するキャラクタ表示制御回路に関す
る。

【０００２】

【従来の技術】従来より、所定のコードデータに応じ
て、ＲＧＢ処理されたカラーの文字をテレビ画面に表示
できるテレビジョン装置が知られている。なお、コード
データは、受信信号より再生される場合もあるし、内部
で発生する場合もある。

【０００３】このような装置において文字表示を行う場
合、所定の文字フォントのドットパターンが記憶された
キャラクタＲＯＭと、このキャラクタＲＯＭのアクセス
アドレスを決定するキャラクタコードを記憶するビデオ
ＲＡＭを設ける。そして、このビデオＲＡＭのアドレス
は、テレビ画面上における文字の表示位置に対応してい
る。このため、ビデオＲＡＭの各アドレスに記憶されて
いるキャラクタコード応じて、対応するキャラクタＲＯ
Ｍのキャラクタ情報を読み出すことで、文字表示を行う
ことができる。

【０００４】ここで、テレビ画面上にＲＧＢ処理された
カラーの文字表示を行う場合、すなわち表示文字に対し
て文字自体の着色や、背景色を付す場合には、この着色
のためのデータが必要である。このため、ビデオＲＡＭ
にキャラクタＲＯＭのキャラクタコードの他に、キャラ
クタＲＯＭから読み出されるキャラクタ情報に対する文
字修飾のためのアトリビュートコードを記憶させること
が必要となる。このアトリビュートコードの記憶の方式
について、次に説明する。

【０００５】「例１」例１では、ビデオＲＡＭの各アド
レスにキャラクタコードと、アトリビュートコードを一
緒に記憶する。そして、このアトリビュートコードで表
示文字の文字色を直接指定すると共に、表示文字の背景
色も直接指定する。

【０００６】具体的には、文字色及び背景色を指定する
アトリビュートコードをそれぞれＲＧＢに１対１に対応
させて３ビットとし、キャラクタコードを８ビットとす
ると、ビデオＲＡＭの各アドレスのビット長は、１４ビ
ットになる。これによって、文字色及び背景色は各々８
種類（３ビット）ずつ指定できる。そして、この例によ
れば、ビデオＲＡＭの１つのアドレスをアクセスするこ
とによって、キャラクタコードと、このキャラクタコー
ドに対応する文字の文字色及び背景色が決定される。

【０００７】「例２」例２においても、ビデオＲＡＭの
各アドレスにキャラクタコード及びアトリビュートコー
ドを記憶する。しかし、この例２では、アトリビュート
コードが、文字色及び背景色を直接指定する情報ではな
く、外部に設けた文字色または背景色のＲＧＢ値が格納
された外部データテーブルのアドレス値になっている。

【０００８】具体的には、アトリビュートコードを４ビ
ットとし、その中の上位１ビットを文字色及び背景色の
識別ビットとしている（例えば、「０」の時に文字色、
「１」の時の背景色とする）。そして、残りの３ビット
を外部データテーブルを選択するアドレス指定ビットと
する。これによって、文字色または背景色のいずれかを
８種類指定できる。また、キャラクタコードを８ビット
とすれば、ビデオＲＡＭの各アドレスのビット長は１２
ビットとなる。

【０００９】「例３」例３では、ビデオＲＡＭの各アド
レスにアトリビュートコードまたはキャラクタコードの
いずれかを記憶する。例えば、キャラクタコード及びア
トリビュートコードをそれぞれ８ビットを使用し、両コ
ードの識別に１ビット（例えば、「０」の時にキャラク
タコード、「１」の時にキャラクタコードとする）を使
用する。従って、ビデオＲＡＭの各アドレスのビット長
は、９ビットになる。

【００１０】アトリビュートコードの場合、９ビットの
内、最上位ビットＭＳＢが識別ビット「１」であり、残
りの６ビット（２ビットは不使用）がそれぞれ次のよう
なビットに割り振られる。すなわち、３ビットが、
（ｉ）文字色及び背景色識別ビット、（ｉｉ）文字を着
色するか否かのオンオフビット、（ｉｉｉ）背景色を着
色するか否かのオンオフビットに割り振られ、残りの３
ビットが文字色または背景色を直接指定しているＲＧＢ
情報を決定するビットに割り振られる。これによって、
文字色及び背景色が各々８種類（３ビット）ずつ指定可
能になる。

【００１１】

【発明が解決しようとする課題】このように、従来から
各種の方法で、文字表示の際の文字色、背景色等を決定
する手法が提案されている。

【００１２】しかし、従来の手法は、いずれの場合も基
本的に、文字色と背景色を決定するだけである。すなわ
ち、文字表示は２色で行っている。しかし、文字の表示
を３色以上で行えば、グラフィック的な表現ができ、こ
れが好ましい場合もある。また、キャラクタとして、単
なる文字でなく他の形状を記憶しておくことも可能であ
り、そのような場合にもよりグラフィック的な表現が望
まれる場合もある。

【００１３】本発明は、上記課題に鑑みなされたもので
あり、簡単な構成でキャラクタについてグラフィック的
な表現を可能とするキャラクタ表示制御回路を提供する
ことを目的とする。

【００１４】

【課題を解決するための手段】本発明は、文字などのキ
ャラクタパターンをビットマップ形式で記憶し、これに
基づいて表示を制御するキャラクタ表示制御回路であっ
て、キャラクタパターンに対応したビットマップを少な
くとも２枚持ち、この少なくとも２枚のビットマップに
おける対応ビットのデータによって、キャラクタパター
ンの各ドットの表示を決定することを特徴とする。

【００１５】従って、２枚のビットマップによって、キ
ャラクタパターンの各ドットについて少なくとも２ビッ
トのデータを得ることができる。このため、この２ビッ
トを用いて１つのドットについて、２ビットで表現で
き、１ドットを４種類で表現することが可能となる。そ
こで、ビデオＲＡＭの大型化を抑制しつつ、キャラクタ
の表示についての自由度を大きくできる。

【００１６】また、他の発明によれば、画面に対応した
位置にキャラクタコードが記憶されたビデオＲＡＭから
読み出されたキャラクタコードを読み出し、これに対応
した文字などのキャラクタパターンをビットマップ形式
で記憶するキャラクタ記憶部にアクセスし、キャラクタ
パターンを読み出して表示を制御するキャラクタ表示制
御回路であって、上記キャラクタ記憶部は、１つのキャ
ラクタコードによって同時にアクセスされるキャラクタ
パターンに対応したビットマップを少なくとも２枚持
ち、この少なくとも２枚のビットマップにおける対応ビ
ットのデータによって、キャラクタパターンの各ドット
の表示を決定することを特徴とする。

【００１７】このように、ビデオＲＡＭから読み出され
たキャラクタコードによって、アクセスするキャラクタ
記憶部を２枚のドットマップで構成することにより、キ
ャラクタ記憶部に対するアクセスを簡単な構成にでき、
各ドットを２ビットで表現するデータを得ることができ
る。

【００１８】また、さらに他の発明は、１つのキャラク
タコードに対応するキャラクタ記憶部へのアクセスにお
いて、そのアクセスアドレスを決定するために、表示に
おける水平走査ラインをカウントする計数部を有し、こ
の計数部のカウント結果に基づき、２枚のビットマップ
を交互にアクセスし、ビットパターンを読み出すことを
特徴とする。

【００１９】また、さらに他の発明は、上記キャラクタ
記憶部の２枚のビットマップに対するアドレス指定は、
最下位ビットを順次変更して行うことを特徴とする。

【００２０】これによって、基本的なアドレッシング自
体は、通常の場合と同様に、画面上の水平走査ラインの
カウントによって行い、アドレスの最下位ビットのみ、
所定の周期で変更して、２枚のビットマップにアクセス
することができる。従って、アドレッシングのための構
成が非常に簡単なものになる。

【００２１】また、さらに他の発明は、上記少なくとも
２枚のビットマップから読み出されたデータをそれぞれ
記憶する少なくとも２つのシフトレジスタを有し、この
少なくとも２つのシフトレジスタからの出力により、キ
ャラクタパターンの各ドットの表示を決定することを特
徴とする。このように、少なくとも２つのシフトレジス
タ２つのビットマップからのデータを別々に記憶してお
けば、同一のクロックで、シフトレジスタを駆動するこ
とによって、対応するドットのデータを同期して出力す
ることができる。そこで、同期して供給される少なくと
も２ビットのデータによって、容易に表示を制御するこ
とができる。

【００２２】また、さらに他の発明は、上記少なくとも
２枚のビットマップの対応ビットのデータによりキャラ
クタパターンの各ドットの色を決定することを特徴とす
る。これにより、１ドットを少なくとも２ビット、すな
わち４種類で表現できる。そして、これにより各ドット
の色を決定することによって、少なくとも４色を用いて
キャラクタを表現することができ、グラフィック的な表
現が可能になる。

【００２３】さらに、この２ビットで、記憶されている
アトリビュートデータ（表示色を決定するデータ）をア
クセスすることで、各種の色での表示を行うこともで
き、キャラクタＲＯＭの容量はそれ程大きくせずに、自
由な表現ができる。また、ビデオＲＡＭの容量の増加
は、基本的に必要ないという効果も得られる。

【００２４】

【発明の実施の形態】以下、本発明に好適な実施の形態
（以下、実施形態という）について、図面に基づいて説
明する。図１は、キャラクタ表示制御回路の全体構成を
示すブロック図であり、この回路はマイクロコンピュー
タにより実現される。

【００２５】ビデオＲＡＭ１は、表示文字に対応するキ
ャラクタコードをテレビ画面の表示部分に対応するアド
レスに記憶する。また、表示文字の表示色を示す修飾
（アトリビュート）情報を記憶する場合には、キャラク
タコードに代えて、これらを指定するアトリビュートコ
ードが記憶される。このアトリビュートは、一旦指定す
ると、その後は同一の状態を維持するようになってい
る。このため、アトリビュートコードは、アトリビュー
トを変更したい文字のアドレスの直前のアドレスに記憶
される。従って、テレビ画面の中で、表示文字を同じア
トリビュートで連続表示する場合には、１文字目のキャ
ラクタコードが記憶されるアドレスの直前のアドレスに
アトリビュートコードを記憶するだけでよい。なお、本
実施形態では、表示文字の各ドットについて、４色の内
の１色が選択され、選択可能な４色の内の１色ずつがア
トリビュートコードで変更される。

【００２６】また、本実施例では、ビデオＲＡＭ１の各
アドレスは、９ビットで構成されている。最上位ビット
（ＭＳＢ）が文字コードまたはアトリビュートコードの
別を示す識別ビット、残りの８ビットが、文字コード
（キャラクタコード）またはアトリビュートコードを示
している。そして、ＭＳＢ「０」はキャラクタコード、
ＭＳＢ「１」はアトリビュートコードを示しており、こ
のＭＳＢを読み出し判定することで、キャラクタコード
かアトリビュートコードかを識別できる。残りの８ビッ
ト、すなわち「０００」〜「０ＦＦ」Ｈ（Ｈはヘキサデ
シマル）は、２５６種類のキャラクタコードまたはアト
リビュートコードが指定される。

【００２７】また、図１において破線で分割して示した
ように、ビデオＲＡＭ１の内部には、パレットデータを
記憶するパレットデータ領域が設けられている。このパ
レットデータは、表示文字にまたは背景色のアトリビュ
ートを特定するためのデータを記憶する領域である。す
なわち、ビデオＲＡＭ１から読み出されたアトリビュー
トコードをアドレスデータとして、このパレットデータ
領域がアクセスされ、表示文字のアトリビュートが決定
される。

【００２８】「ビデオＲＡＭの構成」ここで、ビデオＲ
ＡＭ１のマップ構成例を図２に示す。このように、ビデ
オＲＡＭ１は、縦方向が「００〜１０」Ｈの１７のロー
アドレス、横方向が「００〜１Ｆ」Ｈの３２のカラムア
ドレスからなっている。そして、ローアドレス「００〜
０Ｆ」Ｈ及びカラムアドレス「００〜０８」Ｈで指定さ
れる右上がり斜線で示される領域には、テレビ画面上で
の文字表示開始位置、及びテレビ画面に初めて表示を行
う文字についてのアトリビュートを示す初期設定データ
が書き込まれる。また、ローアドレス「００〜０Ｆ」Ｈ
及びカラムアドレス「０９〜１Ｆ」Ｈで指定される領域
には、テレビ画面への文字表示位置に対応してキャラク
タコード（またはアトリビュートコード）が書き込まれ
る。

【００２９】また、ローアドレス「１０」Ｈ及びカラム
アドレス「００〜１Ｆ」Ｈで指定される左上がり斜線で
示される領域（パレットデータ領域）には、パレットデ
ータが書き込まれる。すなわち、カラムアドレス「００
〜０７」Ｈに（ＵＰ、ＤＷ）＝００で指定されるパレッ
トデータ、「０８〜０Ｆ」Ｈに（ＵＰ、ＤＷ）＝０１で
指定されるパレットデータ、「１０〜１７」Ｈに（Ｕ
Ｐ、ＤＷ）＝１０で指定されるパレットデータ、「１８
〜１Ｆ」Ｈに（ＵＰ、ＤＷ）＝１１で指定されるパレッ
トデータが、それぞれ記憶される。従って、各（ＵＰ、
ＤＷ）毎に８つずつ、合計３２種類のパレットデータが
記憶されることになる。なお、（ＵＰ、ＤＷ）は、後述
する４つのレジスタ００〜１１への格納を意味してい
る。

【００３０】次に、ビデオＲＡＭ１に記憶されるアトリ
ビュートコードの一例について、図３（Ａ）に基づいて
説明する。このように、ビデオＲＡＭ１の各アドレスの
ビット長は９ビットであり、ＭＳＢが識別ビットであ
る。そして、０〜４の５ビットがパレットアドレスにな
っている。特に、この例では、４、３ビットが（ＵＰ、
ＤＷ）を指定し、０〜２ビットによりその中におけるパ
レットデータのアドレスを指定している。なお、５〜７
ビットは、不使用である。

【００３１】また、パレットデータは、図３（Ｂ）に示
すように、９ビットであり、４−５ビットでＲ（赤）、
２−３ビットでＧ（緑）、０−１ビットでＢ（青）の値
を示している。すなわち、各ＲＧＢについて、それぞれ
２ビットの計６ビットで色を決定しており、６４色を特
定する。従って、ビデオＲＡＭ１のパレットデータ領域
に６４色から選択した３２色を記憶することができる。
なお、６〜８ビットは未使用である。

【００３２】「ＣＰＵタイミングによるビデオＲＡＭへ
のアクセス」ここで、マイクロコンピュータの１マシン
サイクルは、プログラムの解読結果に基づき、ビデオＲ
ＡＭ１の書き込み読み出し動作を行うＣＰＵタイミング
と、ＣＰＵ（図示せず）の動作とは無関係にビデオＲＡ
Ｍ１の読み出しを行うＯＳＤ（ＯＮ ＳＣＲＥＥＮ Ｄ
ＩＳＰＬＡＹ）タイミングとからなっている。具体的に
は、１マシンサイクルは、３期間のＣＰＵタイミング
（ローレベル）及び３期間のＯＳＤタイミング（ハイレ
ベル）を交互に繰り返す６ステートからなっている（図
４のＯ／Ｃ参照）。ビデオＲＡＭ１は、ＣＰＵタイミン
グ及びＯＳＤタイミングで独立にアクセスされるため、
構成が簡単なシングルポートで構成されている。

【００３３】また、図１に示すようにビデオＲＡＭ１
は、データバス２に接続されている。ビデオＲＡＭ１
は、ＣＰＵからの指示に従い、書き込みモードまたは読
み出しモードに切り換えられる。例えば、ビデオＲＡＭ
１が書き込みモードになっているとき、キャラクタコー
ドや、アトリビュートコードや、パレットデータが、ビ
デオＲＡＭ１に書き込まれる。また、読み出しモードに
なっている場合には、キャラクタコードや、アトリビュ
ートコードが読み出されてデータバス２にのる。この書
き込み及び読み出しの際のビデオＲＡＭ１のアドレッシ
ングは、後述するローアドレスレジスタ３及びカラムア
ドレスレジスタ４に所望のアドレスデータをデータバス
２を介しセットすることによって行う。

【００３４】すなわち、各マシンサイクル中のＣＰＵタ
イミング中にビデオＲＡＭ１のローアドレスをアドレッ
シングする場合には、ローアドレスレジスタ３に、ＣＰ
Ｕからのローアドレスデータをデータバス２を介しセッ
トする。

【００３５】同様に、カラムアドレスレジスタ４に、デ
ータバス２を介しＣＰＵからのカラムアドレスデータが
セットされる。これによって、ビデオＲＡＭ１をアドレ
ッシングする。

【００３６】「ＯＳＤタイミングのビデオＲＡＭへのア
クセス」各マシンサイクルのＯＳＤタイミング中のロー
アドレスを決定するために、垂直位置制御回路５が設け
られている。

【００３７】ここで、テレビ画面における文字表示の垂
直方向開始位置を示す初期設定データは、ローアドレス
「００〜０Ｆ」Ｈ、カラムアドレス「００」で指定され
る領域に書き込まれている。垂直位置制御回路５は、タ
イミング切換信号Ｏ／Ｃ、水平同期信号Ｈｓ、及び垂直
同期信号Ｖｓが印加されて動作する。このため、垂直位
置制御回路５の内部には、最初の表示文字の垂直方向の
開始位置を検出する手段として、第１カウンタ（図示せ
ず）と、第２カウンタ（図示せず）と、一致検出回路
（図示せず）が設けられている。

【００３８】第１カウンタは、水平同期信号Ｈｓの立ち
上がりでリセットされ、水平同期信号のＨｓの立ち上が
り期間中（ブランキング期間）にローアドレスを「０
０」Ｈから「０Ｆ」Ｈまで変更させる。このため、これ
に対応する周波数のクロック信号をカウントする。この
とき、カラムアドレスは「００」に固定されており、こ
の状態で、垂直位置制御回路５は、第１カウンタの値に
よってビデオＲＡＭ１からバイナリデータを順次読み込
む。

【００３９】第２カウンタは、垂直同期信号Ｖｓでリセ
ットされ、水平同期信号Ｈｓをカウントする。一致検出
回路は、第１カウンタのカウント値でアクセスされた
「００〜０Ｆ」Ｈのいずれか１つのローアドレス（カラ
ムアドレスは「００」）に書き込まれたバイナリデータ
と、第２カウンタでカウントされた水平同期信号Ｈｓの
バイナリデータとの一致を検出する。従って、第２カウ
ンタに得られる水平同期信号Ｈｓの垂直方向の位置を表
すデータが、ローアドレス「００〜０Ｆ」Ｈのいずれか
１つに書かれていると、その位置が最初の表示文字の垂
直方向の表示開始位置と認識される。そこで、一致検出
回路は、このときに一致信号を出力する。なお、この一
致検出に応じて、対応ローアドレスのデータが出力さ
れ、文字表示が開始される。

【００４０】垂直位置制御回路５は第３カウンタ（図示
せず）をさらに有している。第３カウンタは、一致検出
回路から出力される一致検出信号でイネーブル状態にさ
れ、水平同期信号Ｈｓの立ち上がりをバイナリでカウン
トする。ここで、テレビ画面に表示される文字のフォン
トを縦ｍドット×横ｎドットとすると、第３カウンタ
は、ｍカウントしてリセットされる。従って、第３カウ
ンタのカウント値は、１つのキャラクタの垂直方向の位
置を示している。

【００４１】一方、後述するキャラクタＲＯＭ１７に
は、縦ｍドット×横ｎドットの表示のためのドットパタ
ーンが予め記憶されており、このアクセスは第３カウン
タの出力によって制御される。すなわち、第３カウンタ
が水平同期信号がバイナリでカウントした値を前記キャ
ラクタＲＯＭ１７に垂直方向のアドレスとして印加し、
キャラクタＲＯＭ１７のアドレスを制御する。なお、本
実施形態では、キャラクタＲＯＭ１７は、ＵＰ領域とＤ
Ｗ領域の２枚で形成されており、これらの対応アドレス
を順次アクセスする。そこで、両者を順次アクセスする
ための構成を別途有しており、これについては後述す
る。

【００４２】ビデオＲＡＭ１におけるパレットデータ領
域のローアドレスを指定するために、パレットローアド
レスレジスタ６が設けられている。この例では、このパ
レットローアドレスレジスタに、「１０」Ｈが予めセッ
トされている。

【００４３】ローアドレスレジスタ３、垂直位置制御回
路５、パレットローアドレスレジスタ６とビデオＲＡＭ
１の間には、ローアドレス切換回路７が設けられてお
り、いずれかのローアドレスを切り換え出力する。具体
的には、タイミング切換信号Ｏ／Ｃと、パレットリード
信号ＰＲのハイレベル及びローレベルの組み合わせによ
り、いずれか１つのローアドレスを切り換え出力する。
この信号Ｏ／Ｃ及びＰＲの発生のタイミングは図４のタ
イミングチャートに示すとおりである。

【００４４】このように、タイミング切換信号Ｏ／Ｃ及
びパレットリード信号ＰＲがローレベルの時はローアド
レスレジスタ３にセットされているローアドレスデータ
が選択され、タイミング切換信号Ｏ／Ｃがハイレベル
で、パレットリード信号ＰＲがローレベルの時は垂直位
置制御回路５から供給されるローアドレスデータが選択
され、タイミング切換信号Ｏ／Ｃ及びパレットリード信
号ＰＲが共にハイレベルの時はパレットローアドレスレ
ジスタ６にセットされているローアドレスデータが選択
される。

【００４５】水平位置制御回路８は、各マシンサイクル
のＯＳＤタイミング中、ビデオＲＡＭ１は、水平方向の
アドレッシングを制御する。水平位置制御回路８は、水
平同期信号Ｈｓの立ち上がりでリセットされると共に、
表示文字の水平方向文字表示開始位置に至ると、ドット
クロックＤＣＬＫの立ち上がりをバイナリでカウントす
るカウント手段を有している。そして、このカウント手
段は、カウントを開始したときに、パルスＰＰＣを出力
すると共に、カウントを開始し、ＤＣＬＫをｎ回カウン
トする度にＰＰＣを発生する。なお、水平位置制御回路
８は、文字表示の開始位置（カウントの開始位置）につ
いてのデータを記憶するためのレジスタ手段も有してお
り、水平同期信号の立ち上がりからのドットクロックＤ
ＣＬＫの数がこの値に至った場合に、上述のカウントを
開始する。ここで、ドットクロックＤＣＬＫは、文字デ
ータの横方向の各ドット毎が１周期となる周波数を有し
ている。そこで、表示文字の区切り毎に（変更時点で）
パルスＰＰＣが発生される。

【００４６】カラムカウンタ９には、ＯＲゲート１０を
介し、水平位置制御回路８からのパルスＰＰＣが印加さ
れる。そして、カラムカウンタ９は、パルスＰＰＣが入
力される度に、インクリメントされるカラムアドレスデ
ータを発生する。

【００４７】カラムアドレス切換回路１１は、タイミン
グ切換信号Ｏ／Ｃ及びパレットリード信号ＰＲに応じ
て、カラムアドレスレジスタ４、カラムカウンタ９及び
後述するラッチ回路１５のいずれかの出力を選択し、ビ
デオＲＡＭ１に印加するカラムアドレスデータを切り換
える。具体的には、タイミング切換信号Ｏ／Ｃ及びパレ
ットリード信号ＰＲが共にローレベルのときカラムアド
レスレジスタ４にセットされたカラムアドレスデータを
選択し、タイミング切換信号Ｏ／Ｃがハイレベルでパレ
ットリード信号ＰＲがローレベルの時カラムカウンタ９
でカウントされたカラムアドレスデータを選択し、タイ
ミング切換信号Ｏ／Ｃ及びパレットリード信号ＰＲが共
にハイレベルの時、前記ラッチ回路１５の出力を選択す
る。

【００４８】このようにして、ビデオＲＡＭ１は、ロー
アドレス及びカラムアドレスが決定され、当該アドレス
のデータ（キャラクタコード、アトリビュートコード、
パレットデータ）が読み出される。なお、垂直位置制御
回路５では、垂直方向の文字開始位置を検出するため
に、上述したように、ローアドレス「００〜０Ｆ」Ｈ及
びカラムアドレス「００」Ｈで指定されるアドレスに書
き込まれたデータの取り込みが必要である。そこで、タ
イミング切換信号Ｏ／Ｃの立ち下がりで読み出されたビ
デオＲＡＭ１の全９ビットのデータＶＤＡＴＡは垂直位
置制御回路５に印加されるようになっている。

【００４９】「ビデオＲＡＭの読み出し出力ＶＤＡＴＡ
の処理」キャラクタコードラッチ回路１２は、ビデオＲ
ＡＭ１のＯＳＤタイミングの読み出し出力であるＶＤＡ
ＴＡのうち、キャラクタコードのみをラッチする。アト
リビュートコードラッチ回路１３は、ビデオＲＡＭ１の
出力のうちアトリビュートコードのみをラッチする。こ
のため、ビデオＲＡＭ１の読み出し出力ＶＤＡＴＡの最
上位ビットＭＳＢが「１」であり、かつ水平位置制御回
路８からアトリビュートクロックＡＴＲＣＫが発生した
とき、ＡＮＤゲート１４から出力されるＡＴＲＣＫと同
一の出力の立ち下がりに同期して、ＶＤＡＴＡの下位８
ビット（アトリビュートコード）をラッチする。

【００５０】ＡＮＤゲート１４の出力は、一方の入力に
信号ＰＰＣが供給されるＯＲゲート１０の他方の入力に
も印加され、アトリビュートコードラッチ回路１３がア
トリビュートコードをラッチする直前にカラムカウンタ
９の値は前記クロックＡＴＲＣＫの立ち上がりに同期し
て＋１インクリメントされる。

【００５１】ラッチ回路１５は、アトリビュートラッチ
回路１３にラッチされたアトリビュートコードの０〜４
ビットにあるパレットアドレスをパルスＰＰＣの立ち上
がりに同期してラッチする。

【００５２】パレットデータラッチ回路１６は、パレッ
トローアドレスレジスタ６から出力された「１０」Ｈの
固定されたローアドレスデータと、ラッチ回路１５から
出力された「００〜１Ｆ」のカラムアドレスデータで指
定されたビデオＲＡＭ１のパレットデータ領域の任意の
アドレスから読み出されたパレットデータ（アトリビュ
ートデータ）をラッチする。このデータのラッチは、水
平位置制御回路８から出力されるパレットデータクロッ
クＰＬＤＣＬＫの立ち上がりに同期して行われる。

【００５３】「キャラクタＲＯＭ及びこの出力のラッ
チ」キャラクタＲＯＭ１７は、縦ｍドット×横ｎドット
の文字フォントを有する所定のドットパターンが各アド
レスに記憶されている。特に、本実施形態では、図５に
１キャラクタ（文字フォント）分の構成を示すように、
キャラクタＲＯＭ１７が、ＤＷ領域とＵＰ領域の２つの
領域から構成されている。そして、この例では、１つの
文字フォントの縦ｍが１６にセットされており、キャラ
クタＲＯＭ１７におけるアドレスは、ＤＷ領域が「００
０００〜０１１１１」、ＵＰ領域が「１００００〜１１
１１１」となっている。従って、それぞれが１６のアド
レスを有しており、５ビット目を変更することで、ＤＷ
領域とＵＰ領域へのアクセスを切り換えることができ
る。なお、キャラクタＲＯＭ１７の１アドレスに、１キ
ャラクタの横一列分（ｎビット）のドットデータが記憶
されている。また、キャラクタコードラッチ回路１２に
ラッチされているキャラクタコードデータによって、ア
クセスするキャラクタ領域（文字フォント）が決定され
る。

【００５４】キャラクタＲＯＭ１７には、ラッチ２０が
接続されており、キャラクタＲＯＭ１７からのドットパ
ターンをｎビットずつラッチするが、このラッチ２０も
ラッチＵＰとラッチＤＷからなっており、キャラクタＲ
ＯＭ１７のＵＰ領域からのデータとＤＷ領域からのデー
タをそれぞれ別々に格納する。

【００５５】ここで、このキャラクタＲＯＭの１キャラ
クタ内のアドレス及びラッチ２０におけるデータラッチ
のタイミングは、垂直位置制御回路５からのアドレス信
号及びラッチＤＷクロック、ラッチＵＰクロックによっ
て決定される。図６に、このアドレス、ラッチＤＷクロ
ック、ラッチＵＰクロックの発生のための回路を示す。

【００５６】まず、キャラクタＲＯＭ１７の１キャラク
タ内のアドレスは、上述のように、第３アドレスカウン
タのカウント値によって決定される。この例では、ｍ＝
１６であり、０〜３の４ビットがこの第３アドレスカウ
ンタのカウント値で決定される。一方、アドレス４（５
ビット目）は、図６の回路によって発生される。

【００５７】この回路は、パルスＰＰＣの８倍の周波数
を持つクロックＣＧＣＫがインバータ２９を介し、クロ
ック入力端に入力されるフリップフロップ３０を有して
いる。このフリップフロップ３０のＱ出力端は、インバ
ータ３１を介しデータ入力端Ｄに接続されている。従っ
て、Ｑ出力端からの出力は、クロックＣＧＣＫの１／２
の周波数の信号になる。そして、このＱ出力端からの出
力が、キャラクタＲＯＭ１７に供給される５ビット目に
なっている。

【００５８】また、この回路は、クロックＣＧＣＫと、
インバータ３１の出力が入力されるナンドゲート３２
と、ＣＧＣＫとＱ出力が入力されるナンドゲート３３を
有している。従って、ナンドゲート３２、３３からは、
周波数がＣＧＣＫの１／２倍であって、ハイレベルの時
間が長く、ローレベルの時間はクロックＣＧＣＫのロー
レベルの時間と同じ信号が出力される。

【００５９】「キャラクタデータ及びパレットデータの
出力」ラッチ２０のラッチＵＰ及びラッチＤＷは、それ
ぞれシフトレジスタ１８のシフトレジスタＵＰ及びシフ
トレジスタＤＷに接続されている。この２つのシフトレ
ジスタＵＰ、ＤＷは、それぞれｎビットであり、パルス
ＰＰＣの立ち上がりに同期してラッチＵＰ、ＤＷに格納
されているｎビットデータ（文字フォントの横方向のド
ットデータ）を取り込み、ドットクロックＤＣＬＫに同
期してｎビットデータをシリアル出力する。

【００６０】レジスタ１９は、４つのレジスタ００、レ
ジスタ０１、レジスタ１０、レジスタ１１からなってい
る。そして、ビデオＲＡＭ１から読み出されたパレット
データがパレットデータラッチ回路１６を介し、このレ
ジスタ１９に供給される。パレットデータは、図３
（Ｂ）に示すように、カラムアドレスによって、（Ｕ
Ｐ、ＤＷ）＝００〜１１が決定されており、この００〜
１１が、レジスタ００〜１１に対応づけられている。従
って、アトリビュートコードの４，３ビットによって、
読み出されたパレットデータの記憶されるレジスタ００
〜１１が決定される。そして、最も最近に読み出された
パレットデータがレジスタ００〜１１に記憶されてい
る。

【００６１】選択ラッチ回路２１は、レジスタ００〜１
１のいずれかにパレットデータラッチ回路１６のデータ
を選択入力させるための回路である。この選択ラッチ回
路２１には、インバータ２２を介し印加されるパルスＰ
ＰＣの立ち下がりに同期して、ラッチ回路１５にラッチ
されているパレットアドレスデータが供給される。そし
て、選択ラッチ回路２１は、パレットアドレスの４，３
ビットによりパレットデータラッチ回路１６に保持され
たパレットデータの記憶されるレジスタ００〜１１を制
御する。

【００６２】出力処理回路２３は、シフトレジスタ１８
の２つのレジスタＵＰ、ＤＷから順次出力される各２ビ
ットのドットデータ（文字フォントの横方向のデータ）
と、レジスタ２５の４つのレジスタ００〜１１から出力
されるＲＧＢについてのデータからテレビ画面上の各ド
ットのＲＧＢを決定する。

【００６３】すなわち、シフトレジスタＵＰ、ＤＷから
はそれぞれ１ビット合わせて２ビットのデータがドット
クロックＤＣＬＫに同期して順次供給される。一方、レ
ジスタ１９の各レジスタ００〜１１からは、それぞれ６
ビット（ＲＧＢそれぞれ２ビット）のデータが供給され
ている。

【００６４】図７に出力処理回路２３における１色分
（Ｒ）についての回路を示す。このように、シフトレジ
スタＵＰの出力がインバータ４０によって反転された信
号が一方の入力端に入力されるＡＮＤゲート４１、４２
と、シフトレジスタＵＰの出力がそのまま一方の入力端
に入力されるＡＮＤゲート４３、４４が設けられてい
る。そして、ＡＮＤゲート４１、４３の他の入力端に
は、シフトレジスタＤＷの出力がインバータ４５を介し
入力され、ＡＮＤゲート４２、４４の他の入力端にはシ
フトレジスタＵＰの出力が入力されている。従って、
（ＵＰ、ＤＷ）＝００の時ＡＮＤゲート４１の出力がハ
イレベルになり、（ＵＰ、ＤＷ）＝０１の時ＡＮＤゲー
ト４２の出力がハイレベルになり、（ＵＰ、ＤＷ）＝１
０の時ＡＮＤゲート４３の出力がハイレベルになり、
（ＵＰ、ＤＷ）＝１１の時ＡＮＤゲート４４の出力がハ
イレベルになる。

【００６５】そして、ＡＮＤゲート４１の出力は、ＡＮ
Ｄゲート４６、５０、ＡＮＤゲート４２の出力は、ＡＮ
Ｄゲート４７、５１、ＡＮＤゲート４３の出力は、ＡＮ
Ｄゲート４８、５２、ＡＮＤゲート４４の出力は、ＡＮ
Ｄゲート４９、５３の一方の入力端に入力されている。

【００６６】また、ＡＮＤゲート４６の他方の入力端に
は、レジスタ００のＲ０が入力されており、ＡＮＤゲー
ト４７の他方の入力端には、レジスタ０１のＲ０が入力
されており、ＡＮＤゲート４８の他方の入力端には、レ
ジスタ１０のＲ０が入力されており、ＡＮＤゲート４９
の他方の入力端には、レジスタ１１のＲ０が入力されて
いる。従って、シフトレジスタＵＰ及びＤＷの出力によ
って決定される（ＵＰ、ＤＷ）の値によって、ＡＮＤゲ
ート４６〜４９のいずれかから出力が許可され、レジス
タ００〜１１のいずれかの出力Ｒ０（Ｒの１ビット目）
が選択される。

【００６７】ＡＮＤゲート５０〜５３においても同様で
あり、シフトレジスタＵＰ及びＤＷの出力によって決定
される（ＵＰ、ＤＷ）の値に応じて、レジスタ００〜１
１のいずれかの出力Ｒ１（Ｒの２ビット目）が選択され
る。

【００６８】そして、ＡＮＤゲート４６〜４９の出力
は、ＯＲゲート５４を介し出力され、ＡＮＤゲート５０
〜５３の出力はＯＲゲート５５を介し出力される。従っ
て、シフトレジスタＵＰ及びシフトレジスタＤＷの出力
によって、シフトレジスタ００〜１１のいずれかを選択
して、そこに記憶されているＲ０，Ｒ１を出力すること
ができる。このＲ０，Ｒ１は、パレットデータとして記
憶されていたＲについての２ビットデータであり、この
Ｒ０，Ｒ１により、テレビ画面上のＲの輝度レベルが４
段階で決定される。

【００６９】このような回路は、ＲＧＢすべてに設けら
れており、レジスタＵＰ、ＤＷに記憶されているデータ
によって、表示する文字（キャラクタ）の１ドットずつ
のＲＧＢの輝度レベルが決定され、その表示が行われ
る。

【００７０】すなわち、キャラクタＲＯＭ１７のドット
パターンは、各ドットが２ビットで表現されており、キ
ャラクタの全てのドットを４色を利用して表現すること
ができる。そして、アトリビュートコードによって、キ
ャラクタを表現する４色を６４色（ビデオＲＡＭ１に記
憶されているのは３２色）の中から選択することができ
る。

【００７１】次に、図１に示す回路の動作を図４及び図
８のタイミングチャートに基づいて説明する。特に、ビ
デオＲＡＭ１に記憶されているコードを表示の目的で読
み出し、テレビ画面上に１水平走査分だけ表示する場合
（ローアドレスは変化しない）について説明する。な
お、図４、８では、表示文字の初期の開始位置を認識で
きた後の動作を示している。また、タイミング切換信号
Ｏ／ＣとパルスＰＰＣとは同期させる必要なないが、説
明の都合上、同期した状態で説明する。

【００７２】時刻ｔ０において、パルスＰＰＣが立ち上
がると、このパルスＰＰＣの立ち上がりに同期してカラ
ムカウンタ９がインクリメントされる。ここで、カラム
カウンタ９の値はｎ−１からｎになったとする。このと
き、ビデオＲＡＭ１から読み出されているのがカラムア
ドレスｎ−１に対応するキャラクタコードＮ−１である
と、パルスＰＰＣの立ち上がりに同期してキャラクタコ
ードＮ−１がキャラクタコードラッチ回路１２にラッチ
される。

【００７３】このとき、タイミング切換信号Ｏ／Ｃはロ
ーレベルからハイレベルに立ち上がった状態であり、そ
の後のハイレベル期間にカラムカウンタ９のカラムアド
レスデータｎがカラムアドレス切換回路１１を介しビデ
オＲＡＭ１に印加され、ビデオＲＡＭ１のカラムアドレ
スｎ（ローアドレスは任意のアドレスで固定されてい
る）で指定されるアドレスがアクセスされる。

【００７４】次に、タイミング切換信号Ｏ／Ｃの立ち下
がりに同期して、ビデオＲＡＭ１から読み出されるコー
ドがＮ−１からＮに変更される。なお、カラムアドレス
ｎに対応するビデオＲＡＭ１の読み出しコードは大文字
のＮで表す。

【００７５】ここで、読み出しコードＮが、アトリビュ
ートコードであると、ＭＳＢが「１」であることから、
アトリビュートクロックＡＴＲＣＫの立ち上がりに同期
して、カラムカウンタ９の値がｎからｎ＋１に変更さ
れ、またアトリビュートクロックＡＴＲＣＫの立ち下が
りに同期して、アトリビュートコードＮがアトリビュー
トコードラッチ回路１３にラッチされる。

【００７６】なお、アトリビュートクロックＡＴＲＣＫ
が発生している期間はパレットリード信号ＰＲがハイレ
ベルになるように設定されている。このため、カラムカ
ウンタ９の出力がカラムアドレス切換回路１１から出力
される動作は禁止され、その代わりにラッチ回路１５に
既にラッチされている前アトリビュートコードのパレッ
トアドレスがビデオＲＡＭ１に印加される。これによっ
て、前パレットデータがビデオＲＡＭ１から読み出され
る。

【００７７】そして、タイミング切換信号Ｏ／Ｃの立ち
上がりと同時に、パレットデータクロックＰＬＤＣＫが
発生し、この立ち上がりに同期してパレットデータラッ
チ回路１６にパレットデータ（前パレットデータ）がラ
ッチされる。なお、この前パレットデータは、そのパレ
ットアドレスが（ＵＰ、ＤＷ）＝００のものであったと
する。また、カラムカウンタ９の値ｎ＋１で指定される
アドレスから読み出されるコードはキャラクタコードで
あるものとする。

【００７８】このようなｔ０からｔ１の間、キャラクタ
コードラッチ回路１２にセットされたキャラクタコード
Ｎ−１によって、キャラクタＲＯＭ１７の文字フォント
が特定され、ＵＰ領域及びＤＷ領域の両方から交互に文
字フォントの一列分のドットデータ（Ｎ−１）ＵＰ、
（Ｎ−１）ＤＷが読み出される。この例では、ラッチ２
０のラッチＵＰ及びラッチＤＷに４回繰り返して取り込
まれる。

【００７９】ここで、１文字分の文字フォントの横方向
のドット表示が終了し、時刻ｔ１において、パルスＰＰ
Ｃが再び立ち上がると、パルスＰＰＣの立ち上がりに同
期してカラムカウンタ９がインクリメントされ、カラム
カウンタ９の値はｎ＋１からｎ＋２になる。同時に、ビ
デオＲＡＭ１から読み出されているのは、カラムアドレ
スデータｎ＋１に対応するキャラクタコードＮ＋１とな
り、パルスＰＰＣの立ち上がりに同期してキャラクタコ
ードＮ＋１がキャラクタコードラッチ回路１２にラッチ
される。さらに、パルスＰＰＣの立ち上がりに同期し
て、アトリビュートコードラッチ回路１３に既にラッチ
されているアトリビュートコードＮのパレットアドレス
がラッチ回路１５にラッチされる。なお、このパレット
データは、（ＵＰ、ＤＷ）＝１１であったとする。

【００８０】そして、キャラクタコードＮ−１でアクセ
スされ、キャラクタＲＯＭ１７から読み出され、ラッチ
２０のラッチＵＰ及びラッチＤＷのキャラクタＮ−１に
対応する１列分のドットデータ（Ｎ−１）ＵＰ、（Ｎ−
１）ＤＷがシフトレジスタ１８のシフトレジスタＵＰ、
ＤＷにそれぞれ取り込まれる。

【００８１】また、パルスＰＰＣの立ち下がりに同期し
て、パレットデータラッチ回路１６にラッチされている
前パレットデータがレジスタ１９のレジスタ００にセッ
トされる。これは、前パレットデータのパレットアドレ
スが（ＵＰ、ＤＷ）＝００のものであったからである。

【００８２】このとき、タイミング切換信号Ｏ／Ｃはロ
ーレベルからハイレベルに立ち上がった状態であり、そ
の後のハイレベル期間にカラムカウンタ９のカラムアド
レスデータｎ＋２がカラムアドレス切換回路１１を介し
てビデオＲＡＭ１に印加され、ビデオＲＡＭ１のカラム
アドレスｎ＋２（ローアドレスは任意のアドレスで固定
されている）で指定されるアドレスがアクセスされる。

【００８３】次に、タイミング切換信号Ｏ／Ｃの立ち上
がりに同期して、ビデオＲＡＭ１から読み出されるコー
ドがＮ＋１からＮ＋２に変更される。ここで、読み出し
コードＮ＋２がキャラクタコードであると、該キャラク
タコードの最上位ビットＭＳＢが「０」であることか
ら、アトリビュートクロックＡＴＲＣＫが発生してもカ
ラムカウンタ９の値は変更されることはなくｎ＋２のま
まである。また、ＡＮＤゲート１４からアトリビュート
コードラッチ回路１３のためのクロックも発生しないた
め、キャラクタコードＮ＋２がアトリビュートコードラ
ッチ回路１３にラッチされる動作も禁止される。

【００８４】なお、アトリビュートクロックＡＴＲＣＫ
が発生している期間はパレットリード信号ＰＲがハイレ
ベルとなっているため、カラムカウンタ９の出力がカラ
ムアドレス切換回路１１から出力される動作は禁止さ
れ、その代わりにラッチ回路１５に既にラッチされてい
るアトリビュートコードＮのパレットアドレスがビデオ
ＲＡＭ１に印加され、タイミング切換信号Ｏ／Ｃの立ち
下がりに同期して、ビデオＲＡＭ１からパレットデータ
Ｎが読み出される。

【００８５】次に、タイミング切換信号Ｏ／Ｃの立ち上
がりと同時にパレットデータクロックＰＬＤＣＫが発生
すると、パレットデータクロックＰＬＤＣＫの立ち上が
りに同期してパレットデータラッチ回路１６にパレット
データＮがラッチされる。

【００８６】そして、この間に、さらに１文字分の文字
フォントの横方向のドット表示がシフトレジスタ１８か
ら出力処理回路２３に順次出力される。出力処理回路２
３では、上述と同様に、レジスタ１９の各レジスタ００
〜１１のパレットデータを利用してＲＧＢを決定して、
ＲＧＢ信号を出力する。ここで、レジスタ００のパレッ
トデータは、前パレットデータに変更されており、これ
が４種類の色の一色として利用される。

【００８７】そして、１文字分の表示が終了し、時刻ｔ
２になったときに、パルスＰＰＣが立ち上がると、この
パルスＰＰＣの立ち上がりに同期してカラムカウンタ９
がインクリメントされ、カラムカウンタ９の値はｎ＋２
からｎ＋３になる。

【００８８】これによって、ビデオＲＡＭ１から読み出
されているデータが、カラムアドレスｎ＋２に対応する
キャラクタコードＮ＋２になり、パルスＰＰＣの立ち上
がりに同期してキャラクタコードラッチ回路１２にラッ
チされる。さらにパルスＰＰＣの立ち上がりに同期し
て、アトリビュートコードラッチ回路１３にラッチされ
ているアトリビュートコードＮのパレットアドレスがラ
ッチ回路１５によって再びラッチされ、かつキャラクタ
コードＮ＋１でアクセスされるキャラクタＲＯＭ１７か
ら読み出されて、ラッチ２０のラッチＵＰ、ＤＷにラッ
チされていた出力（Ｎ＋１）ＵＰ、（Ｎ＋１）ＤＷがシ
フトレジスタ１８のシフトレジスタＵＰ、ＤＷにそれぞ
れセットされる。

【００８９】また、パルスＰＰＣの立ち下がりに同期し
て、ラッチ回路１５に既にラッチされているパレットア
ドレスに応じて、パレットデータラッチ回路１６にラッ
チされているパレットデータＮが、レジスタ１９のレジ
スタ００にセットされる。

【００９０】このとき、タイミング切換信号Ｏ／Ｃは、
ローレベルからハイレベルに立ち上がった状態であり、
その後のハイレベル期間にカラムカウンタ９のカラムア
ドレスデータｎ＋３がカラムアドレス切換回路１１を介
してビデオＲＡＭ１に印加され、ビデオＲＡＭ１のカラ
ムアドレスｎ＋３（ローアドレスは任意のアドレスで固
定されている）で指定されるアドレスがアクセスされ
る。

【００９１】次に、タイミング切換信号Ｏ／Ｃの立ち下
がりに同期して、ビデオＲＡＭ１から読み出されるコー
ドがＮ＋２からＮ＋３に変更される。ここで、読み出し
コードＮ＋３がアトリビュートコードであると、このア
トリビュートコードの最上位ビットＭＳＢが「１」であ
ることから、アトリビュートクロックＡＴＲＣＫの立ち
上がりに同期してカラムカウンタ９の値がｎ＋３からｎ
＋４にインクリメントされる。また、アトリビュートク
ロックＡＴＲＣＫの立ち下がりに同期してアトリビュー
トコードＮ＋３がアトリビュートコードラッチ回路１３
にラッチされる。また、アトリビュートクロックＡＴＲ
ＣＫが発生している期間はパレットリード信号ＰＲがハ
イレベルとなっているためカラムカウンタ９の出力がカ
ラムアドレス切換回路１１から出力される動作は禁止さ
れ、その代わりにラッチ回路１５に既にラッチされてい
るアトリビュートコードＮのパレットアドレスが再びビ
デオＲＡＭ１に印加され、タイミング切換信号Ｏ／Ｃの
立ち下がりに同期してパレットデータＮが読み出され
る。

【００９２】その後、タイミング切換信号Ｏ／Ｃの立ち
上がりと同時にパレットデータクロックＰＬＤＣＫが発
生すると、パレットデータクロックＰＬＤＣＫの立ち上
がりに同期してパレットデータラッチ回路１６にパレッ
トデータＮがラッチされる。

【００９３】このように、時刻ｔ１からｔ２の間は、シ
フトレジスタ１８の値が（Ｎ−１）になっている。一
方、レジスタ１９のレジスタ００の値は、前パレットデ
ータに書き換えられている。従って、この期間は、レジ
スタ００が前パレットデータ、レジスタ０１〜１１は初
期パレットデータ０１〜１１であり、シフトレジスタ１
８からの２ビットの出力によって、この４種類の中から
１つが選ばれ、出力処理回路２３から出力される。

【００９４】また、時刻ｔ２からｔ３までの間は、レジ
スタ１９のレジスタ１１の値がパレットデータＮに書き
換えられている。従って、レジスタ００の前パレットデ
ータ、レジスタ０１、１０の初期パレットデータ０１、
１０、及びレジスタ１１のパレットデータＮから逐次選
択して文字表示が行われる。

【００９５】このように、本実施形態によれば、ビデオ
ＲＡＭ１のアドレスの一部に修飾データを記憶させるた
め、１アドレスについてアトリビュートコードのみを記
憶できるため、他種類の色指定も可能となる。

【００９６】そして、本実施形態によれば、キャラクタ
ＲＯＭ１７のビットマップの１ドットを２ビットで表現
した。そこで、この２ビットで、４種類の色を特定で
き、文字フォントを４色で表現できる。また、レジスタ
１９に記憶する４種類のパレットデータを変更すること
で、表示に用いる４色を変更することができる。そし
て、ビデオＲＡＭ１の１アドレスのビット長は、９ビッ
トと、その容量は非常に小さくてよい。

【００９７】キャラクタＲＯＭ１７の容量が２倍になる
が、キャラクタＲＯＭ１７へのアクセスをアドレス４を
変更して、逐次読み出すことで、アドレッシングのため
の構成が非常に簡単にできる。また、２枚のキャラクタ
ＲＯＭ１７に対応して、ラッチ２０、シフトレジスタ１
８を設けることで、動作自体は、非常に単純なものにで
きる。

【図面の簡単な説明】

【図１】 本発明のキャラクタ表示制御回路の全体構成
を示すブロック図である。

【図２】 ビデオＲＡＭのエリアマップを示す図であ
る。

【図３】 アトリビュートコード（Ａ）及びパレットデ
ータ（Ｂ）の構成を示す図である。

【図４】 全体動作を示すタイミングチャートである。

【図５】 キャラクタＲＯＭの１キャラクタ分の構成を
示す図である。

【図６】 キャラクタＲＯＭのアドレス発生の構成を示
す図である。

【図７】 出力回路のＲ０，Ｒ１出力の構成を示す図で
ある。

【図８】 キャラクタデータ及びパレットデータ読み出
しの動作を示すタイミングチャートである。

【符号の説明】

１ ビデオＲＡＭ、１７ キャラクタＲＯＭ、１８ シ
フトレジスタ、１９レジスタ、２０ ラッチ、２３ 出
力処理回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 文字などのキャラクタパターンをビット
   マップ形式で記憶し、これを読み出して表示を制御する
   キャラクタ表示制御回路であって、 キャラクタパターンに対応したビットマップを少なくと
   も２枚持ち、 この少なくとも２枚のビットマップにおける対応ビット
   のデータによって、キャラクタパターンの各ドットの表
   示を決定することを特徴とするキャラクタ表示制御回
   路。
2. 【請求項２】 画面に対応した位置にキャラクタコード
   が記憶されたビデオＲＡＭから読み出されたキャラクタ
   コードを読み出し、これに対応した文字などのキャラク
   タパターンをビットマップ形式で記憶するキャラクタ記
   憶部にアクセスし、キャラクタパターンを読み出して表
   示を制御するキャラクタ表示制御回路であって、 上記キャラクタ記憶部は、１つのキャラクタコードによ
   って同時にアクセスされるキャラクタパターンに対応し
   たビットマップを少なくとも２枚持ち、 この少なくとも２枚のビットマップにおける対応ビット
   のデータによって、キャラクタパターンの各ドットの表
   示を決定することを特徴とするキャラクタ表示制御回
   路。
3. 【請求項３】 請求項２に記載の回路において、 さらに、１つのキャラクタコードに対応するキャラクタ
   記憶部へのアクセスにおいて、そのアクセスアドレスを
   決定するために、表示における水平走査ラインをカウン
   トする計数部を有し、 この計数部のカウント結果に基づき、２枚のビットマッ
   プを交互にアクセスし、ビットパターンを読み出すこと
   を特徴とするキャラクタ表示制御回路。
4. 【請求項４】 請求項３に記載の回路において、 上記キャラクタ記憶部の２枚のビットマップに対するア
   ドレス指定は、最下位ビットを順次変更して行うことを
   特徴とするキャラクタ表示制御回路。
5. 【請求項５】 請求項１〜４のいずれか１つに記載の回
   路において、 さらに、上記少なくとも２枚のビットマップから読み出
   されたデータをそれぞれ記憶する少なくとも２つのシフ
   トレジスタを有し、 この少なくとも２つのシフトレジスタからの出力によ
   り、キャラクタパターンの各ドットの表示を決定するこ
   とを特徴とするキャラクタ表示制御回路。
6. 【請求項６】 請求項１〜５のいずれか１つに記載の回
   路において、 上記少なくとも２枚のビットマップの対応ビットのデー
   タによりキャラクタパターンの各ドットの色を決定する
   ことを特徴とするキャラクタ表示制御回路。