JP3101499B2 - 文字表示装置 - Google Patents
文字表示装置Info
- Publication number
- JP3101499B2 JP3101499B2 JP06228191A JP22819194A JP3101499B2 JP 3101499 B2 JP3101499 B2 JP 3101499B2 JP 06228191 A JP06228191 A JP 06228191A JP 22819194 A JP22819194 A JP 22819194A JP 3101499 B2 JP3101499 B2 JP 3101499B2
- Authority
- JP
- Japan
- Prior art keywords
- character
- code
- address
- circuit
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、テレビ画面等に文字表
示を行う文字表示装置に関し、特に、テレビ等の表示画
面により多くの文字情報を表示するのに好適な文字表示
装置に関する。
示を行う文字表示装置に関し、特に、テレビ等の表示画
面により多くの文字情報を表示するのに好適な文字表示
装置に関する。
【０００２】
【従来の技術】最近、視聴者の意志に応じて、チャンネ
ル、音量等の各種情報を画面表示する所謂オンスクリー
ン機能を搭載したテレビ受像機、ＶＴＲが多い。前記オ
ンスクリーン機能は、ビデオＲＡＭ及びキャラクタＲＯ
Ｍを含んで実現されている。前記ビデオＲＡＭは、表示
文字を示す文字コードをテレビ画面の表示部分に対応す
るアドレスに記憶させ、テレビ信号の水平走査及び垂直
走査に従いアクセスされる様になっている。特に、画面
表示の中で、表示文字の一部又は全部を同じ修飾状態に
して連続表示する場合、前記ビデオＲＡＭは、修飾状態
が変更される１文字目の文字コードが記憶されているア
ドレスの直前のアドレスに、アトリビュートコードを記
憶させる構成となっている。また、前記キャラクタＲＯ
Ｍは、テレビ画面に表示できる全ての文字データを特定
の文字フォントのドットパターンで記憶し、前記ビデオ
ＲＡＭから読み出された文字コードでアクセスされる構
成となっている。そして、前記ビデオＲＡＭから読み出
され保持されているアトリビュートコード及び前記キャ
ラクタＲＯＭから読み出された文字データに表示の為の
信号処理を施すことにより、オンスクリーン表示を実現
している。
ル、音量等の各種情報を画面表示する所謂オンスクリー
ン機能を搭載したテレビ受像機、ＶＴＲが多い。前記オ
ンスクリーン機能は、ビデオＲＡＭ及びキャラクタＲＯ
Ｍを含んで実現されている。前記ビデオＲＡＭは、表示
文字を示す文字コードをテレビ画面の表示部分に対応す
るアドレスに記憶させ、テレビ信号の水平走査及び垂直
走査に従いアクセスされる様になっている。特に、画面
表示の中で、表示文字の一部又は全部を同じ修飾状態に
して連続表示する場合、前記ビデオＲＡＭは、修飾状態
が変更される１文字目の文字コードが記憶されているア
ドレスの直前のアドレスに、アトリビュートコードを記
憶させる構成となっている。また、前記キャラクタＲＯ
Ｍは、テレビ画面に表示できる全ての文字データを特定
の文字フォントのドットパターンで記憶し、前記ビデオ
ＲＡＭから読み出された文字コードでアクセスされる構
成となっている。そして、前記ビデオＲＡＭから読み出
され保持されているアトリビュートコード及び前記キャ
ラクタＲＯＭから読み出された文字データに表示の為の
信号処理を施すことにより、オンスクリーン表示を実現
している。
【０００３】
【発明が解決しようとする課題】ここで、文字修飾の為
のアトリビュートコードは文字コードと同じビット数
（例えば８ビット）から成り、アトリビュートコードも
文字コードも修飾状態の変更位置に応じてビデオＲＡＭ
のどのアドレスにも記憶可能である。その為、表示画面
上である修飾状態となっている文字情報に、異なる修飾
状態の文字情報を連続表示させる場合、ある修飾状態と
なっている最後の文字情報を表示する為の文字コードか
記憶されているアドレスと、異なる修飾状態となる最初
の文字情報を表示する為の文字コードが記憶されている
アドレスとの間に存在するアドレスに、アトリビュート
コードを書き込んでおかなければならない。しかしなが
ら、このアトリビュートコードか記憶されるビデオＲＡ
Ｍのアドレスも、表示画面の所定の表示位置に対応して
いる為、修飾状態を切り換えると、ある修飾状態の最後
の文字と異なる修飾状態の最初の文字との間に１文字分
のスペースが空いてしまう問題があった。
のアトリビュートコードは文字コードと同じビット数
（例えば８ビット）から成り、アトリビュートコードも
文字コードも修飾状態の変更位置に応じてビデオＲＡＭ
のどのアドレスにも記憶可能である。その為、表示画面
上である修飾状態となっている文字情報に、異なる修飾
状態の文字情報を連続表示させる場合、ある修飾状態と
なっている最後の文字情報を表示する為の文字コードか
記憶されているアドレスと、異なる修飾状態となる最初
の文字情報を表示する為の文字コードが記憶されている
アドレスとの間に存在するアドレスに、アトリビュート
コードを書き込んでおかなければならない。しかしなが
ら、このアトリビュートコードか記憶されるビデオＲＡ
Ｍのアドレスも、表示画面の所定の表示位置に対応して
いる為、修飾状態を切り換えると、ある修飾状態の最後
の文字と異なる修飾状態の最初の文字との間に１文字分
のスペースが空いてしまう問題があった。
【０００４】この問題を解決する為に、従来は、ビデオ
ＲＡＭの各アドレスをアトリビュートコード及び文字コ
ードをシリアルに接続したビット数（例えば１６ビッ
ト）とし、各アドレスにアトリビュートコードを付加す
ることにより、修飾切換により生じる１文字分のスペー
ス空きを防止する方法も考えられていた。しかし、この
方法では、ビデオＲＡＭの記憶容量が極めて増大してし
まい、集積回路の大型化を招く問題があった。
ＲＡＭの各アドレスをアトリビュートコード及び文字コ
ードをシリアルに接続したビット数（例えば１６ビッ
ト）とし、各アドレスにアトリビュートコードを付加す
ることにより、修飾切換により生じる１文字分のスペー
ス空きを防止する方法も考えられていた。しかし、この
方法では、ビデオＲＡＭの記憶容量が極めて増大してし
まい、集積回路の大型化を招く問題があった。
【０００５】そこで、本発明は、表示画面上において表
示文字の修飾状態を切換ポイントにおけるスペース空き
を防止でき、更に、ビデオＲＡＭの記憶容量の増大も防
止できる文字表示装置を提供することを目的とする。
示文字の修飾状態を切換ポイントにおけるスペース空き
を防止でき、更に、ビデオＲＡＭの記憶容量の増大も防
止できる文字表示装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、特定の文字フォントを有する複数の文字データが
記憶されたキャラクタＲＯＭと、前記キャラクタＲＯＭ
をアクセスする為の文字コードが表示パネル上の表示部
分に対応するアドレスに記憶され、前記文字コードに従
い前記キャラクタＲＯＭから読み出される文字データを
修飾する為のアトリビュートコードが修飾変更が行われ
る先頭の文字コードの直前のアドレスに記憶されるビデ
オＲＡＭと、前記ビデオＲＡＭのアドレスをアクセスす
るアドレス回路と、を有し、前記表示パネルに文字修飾
を施した文字表示を行う文字表示装置において、前記ビ
デオＲＡＭから読み出されたコードが文字コード又はア
トリビュートコードの何れであるかを判別する判別回路
と、前記判別回路がアトリビュートコードを判別した時
の前記判別回路の判別信号により、前記アドレス回路に
てアクセスされている前記ビデオＲＡＭの現在のカラム
アドレス内容を強制的に＋１インクリメントさせるイン
クリメント回路と、を備えた点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、特定の文字フォントを有する複数の文字データが
記憶されたキャラクタＲＯＭと、前記キャラクタＲＯＭ
をアクセスする為の文字コードが表示パネル上の表示部
分に対応するアドレスに記憶され、前記文字コードに従
い前記キャラクタＲＯＭから読み出される文字データを
修飾する為のアトリビュートコードが修飾変更が行われ
る先頭の文字コードの直前のアドレスに記憶されるビデ
オＲＡＭと、前記ビデオＲＡＭのアドレスをアクセスす
るアドレス回路と、を有し、前記表示パネルに文字修飾
を施した文字表示を行う文字表示装置において、前記ビ
デオＲＡＭから読み出されたコードが文字コード又はア
トリビュートコードの何れであるかを判別する判別回路
と、前記判別回路がアトリビュートコードを判別した時
の前記判別回路の判別信号により、前記アドレス回路に
てアクセスされている前記ビデオＲＡＭの現在のカラム
アドレス内容を強制的に＋１インクリメントさせるイン
クリメント回路と、を備えた点である。
【０００７】
【作用】本発明によれば、ビデオＲＡＭから読み出され
たコードに付加された判別ビットがアトリビュートコー
ドを示す場合、判別回路から出力される判別信号を受け
たインクリメント回路により、アドレス回路のカラムア
ドレス内容は強制的に＋１インクリメントされる。これ
により、文字修飾状態の切換時点で従来空いていた１文
字分のスペース位置に修飾変更後の文字を続けて表示で
きる。
たコードに付加された判別ビットがアトリビュートコー
ドを示す場合、判別回路から出力される判別信号を受け
たインクリメント回路により、アドレス回路のカラムア
ドレス内容は強制的に＋１インクリメントされる。これ
により、文字修飾状態の切換時点で従来空いていた１文
字分のスペース位置に修飾変更後の文字を続けて表示で
きる。
【０００８】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明の文字表示装置を示す図である。尚、
本発明の文字表示装置は、マイクロコンピュータに内蔵
され、また、文字表示装置の出力情報はテレビ画面に送
出されるものとする。
る。図１は本発明の文字表示装置を示す図である。尚、
本発明の文字表示装置は、マイクロコンピュータに内蔵
され、また、文字表示装置の出力情報はテレビ画面に送
出されるものとする。
【０００９】図１において、（１）はビデオＲＡＭであ
り、表示文字に対応する文字コードがテレビ画面の表示
部分に対応するアドレスに記憶され、表示文字の色、
形、背景色等の修飾情報を示すアトリビュートコードが
修飾変更を施す先頭の表示文字に対応する文字コードの
直前のアドレスに記憶されるものである。特に、テレビ
画面の中で、表示文字の一部又は全部を同じ修飾状態に
して連続表示する場合、ビデオＲＡＭ（１）は、修飾状
態が変更される１文字目の文字コードが記憶されるアド
レスの直前のアドレスに、アトリビュートコードが記憶
されるだけで済む様になっている。また、本実施例で
は、ビデオＲＡＭ（１）の各アドレスは８ビットで構成
されるものとし、その最上位ビットＭＳＢが文字コード
又はアトリビュートコードの判別の為に割り振られ、残
りの７ビットが文字コード又はアトリビュートコードの
内容として割り振られている。例えば、最上位ビットが
「０」の場合、これは文字コードの判別を意味し、且
つ、最上位ビットが「１」の場合、これはアトリビュー
トコードの判別を意味する様に取り決めたとすると、
「００〜７Ｆ」Ｈ（Ｈはヘキサデシマル）の１２８種類
の文字コードがビデオＲＡＭ（１）に記憶され、また、
「８０〜ＦＦ」Ｈの１２８種類のアトリビュートコード
がビデオＲＡＭ（１）の残余のアドレスに記憶される。
そして、ビデオＲＡＭ（１）から記憶コードを読み出す
と同時に最上位ビットを解読することにより、当該コー
ドが如何なるコードであるのかが判別される。
り、表示文字に対応する文字コードがテレビ画面の表示
部分に対応するアドレスに記憶され、表示文字の色、
形、背景色等の修飾情報を示すアトリビュートコードが
修飾変更を施す先頭の表示文字に対応する文字コードの
直前のアドレスに記憶されるものである。特に、テレビ
画面の中で、表示文字の一部又は全部を同じ修飾状態に
して連続表示する場合、ビデオＲＡＭ（１）は、修飾状
態が変更される１文字目の文字コードが記憶されるアド
レスの直前のアドレスに、アトリビュートコードが記憶
されるだけで済む様になっている。また、本実施例で
は、ビデオＲＡＭ（１）の各アドレスは８ビットで構成
されるものとし、その最上位ビットＭＳＢが文字コード
又はアトリビュートコードの判別の為に割り振られ、残
りの７ビットが文字コード又はアトリビュートコードの
内容として割り振られている。例えば、最上位ビットが
「０」の場合、これは文字コードの判別を意味し、且
つ、最上位ビットが「１」の場合、これはアトリビュー
トコードの判別を意味する様に取り決めたとすると、
「００〜７Ｆ」Ｈ（Ｈはヘキサデシマル）の１２８種類
の文字コードがビデオＲＡＭ（１）に記憶され、また、
「８０〜ＦＦ」Ｈの１２８種類のアトリビュートコード
がビデオＲＡＭ（１）の残余のアドレスに記憶される。
そして、ビデオＲＡＭ（１）から記憶コードを読み出す
と同時に最上位ビットを解読することにより、当該コー
ドが如何なるコードであるのかが判別される。
【００１０】さて、上記したマイクロコンピュータの１
マシンサイクルは、プログラムの解読結果に基づき、ビ
デオＲＡＭ（１）の書き込み読み出し動作を行うＣＰＵ
タイミングと、ＣＰＵの動作とは無関係にビデオＲＡＭ
（１）の読み出し動作を行うＯＳＤ（Ｏｎ Ｓｃｒｅｅ
ｎ Ｄｉｓｐｌａｙ）タイミングとから成る。具体的に
は、１マシンサイクルは、３期間のＣＰＵタイミング及
び３期間のＯＳＤタイミングを交互に繰り返す６ステー
トから成っている。ビデオＲＡＭ（１）は、ＣＰＵタイ
ミング及びＯＳＤタイミングで独立にアクセスされる
為、構成が簡単なシングルポートで事足りることにな
る。尚、この技術は、本願出願人による特願平４−１０
６６０８号に記載済みである。
マシンサイクルは、プログラムの解読結果に基づき、ビ
デオＲＡＭ（１）の書き込み読み出し動作を行うＣＰＵ
タイミングと、ＣＰＵの動作とは無関係にビデオＲＡＭ
（１）の読み出し動作を行うＯＳＤ（Ｏｎ Ｓｃｒｅｅ
ｎ Ｄｉｓｐｌａｙ）タイミングとから成る。具体的に
は、１マシンサイクルは、３期間のＣＰＵタイミング及
び３期間のＯＳＤタイミングを交互に繰り返す６ステー
トから成っている。ビデオＲＡＭ（１）は、ＣＰＵタイ
ミング及びＯＳＤタイミングで独立にアクセスされる
為、構成が簡単なシングルポートで事足りることにな
る。尚、この技術は、本願出願人による特願平４−１０
６６０８号に記載済みである。
【００１１】（２）は例えば８ビット演算処理を行う上
記ＣＰＵであり、プログラムデータの解読結果に従い、
論理演算を行ったり、ビデオＲＡＭ（１）に書き込みを
行う目的でアドレスデータ、文字コード、及びアトリビ
ュートコード等をデータバス（３）を介して転送した
り、ビデオＲＡＭ（１）に既に書き込まれた内容を確認
する目的で上記コードをデータバス（３）を介して取り
込んだりするものである。（４）はローアドレスカウン
タであり、ビデオＲＡＭ（１）のローアドレスデータが
ＣＰＵ（２）からデータバス（３）を介してセットされ
るものである。同様に、（５）はカラムアドレスレジス
タであり、ビデオＲＡＭ（１）のカラムアドレスデータ
がＣＰＵ（２）からデータバス（３）を介してセットさ
れるものである。
記ＣＰＵであり、プログラムデータの解読結果に従い、
論理演算を行ったり、ビデオＲＡＭ（１）に書き込みを
行う目的でアドレスデータ、文字コード、及びアトリビ
ュートコード等をデータバス（３）を介して転送した
り、ビデオＲＡＭ（１）に既に書き込まれた内容を確認
する目的で上記コードをデータバス（３）を介して取り
込んだりするものである。（４）はローアドレスカウン
タであり、ビデオＲＡＭ（１）のローアドレスデータが
ＣＰＵ（２）からデータバス（３）を介してセットされ
るものである。同様に、（５）はカラムアドレスレジス
タであり、ビデオＲＡＭ（１）のカラムアドレスデータ
がＣＰＵ（２）からデータバス（３）を介してセットさ
れるものである。
【００１２】（６）はキャラクタＲＯＭであり、テレビ
画面上に表示しようとしている全ての文字のドットパタ
ーンが予め記憶されているものである。例えば、視聴者
がテレビ画面で見る各表示文字が特定の文字フォント
（縦ｍドット×横ｎドット）で形成されている時、キャ
ラクタＲＯＭ（６）は、各アドレスに前記文字フォント
で展開されるドットパターンが記憶されることになる。
また、キャラクタＲＯＭ（６）は、ビデオＲＡＭ（１）
から読み出される文字コードでアクセスされ、横ｎドッ
ト分のデータを水平走査に応じてたて方向にｍ回読み出
すものである。
画面上に表示しようとしている全ての文字のドットパタ
ーンが予め記憶されているものである。例えば、視聴者
がテレビ画面で見る各表示文字が特定の文字フォント
（縦ｍドット×横ｎドット）で形成されている時、キャ
ラクタＲＯＭ（６）は、各アドレスに前記文字フォント
で展開されるドットパターンが記憶されることになる。
また、キャラクタＲＯＭ（６）は、ビデオＲＡＭ（１）
から読み出される文字コードでアクセスされ、横ｎドッ
ト分のデータを水平走査に応じてたて方向にｍ回読み出
すものである。
【００１３】（７）は表示文字の垂直方向の開始位置を
検出する垂直位置検出回路である。垂直位置検出回路
（７）は、テレビ信号中に存在する垂直同期信号Ｖｓｙ
ｎｃの立ち上がりでリセットされた後に水平同期信号Ｈ
ｓｙｎｃの立ち上がりをバイナリで計数する第１カウン
タ機能、及び、水平走査が表示文字の垂直方向の開始位
置まで行われた時の水平同期信号Ｈｓｙｎｃの数が予め
バイナリでセットされる第１レジスタ機能を有してい
る。そして、垂直位置検出回路（７）は、前記第１カウ
ンタ機能が前記第１レジスタ機能の値を計数した時点か
ら、水平同期信号Ｈｓｙｎｃの立ち上がりがｍ回印加さ
れる毎にインクリメントされるローアドレスデータを発
生する。尚、垂直位置検出回路（７）は、ローアドレス
データがインクリメントされる毎に、ｍ個の水平同期信
号Ｈｓｙｎｃの立ち上がりをバイナリで計数した値をキ
ャラクタＲＯＭ（６）に印加している。従って、キャラ
クタＲＯＭ（６）は、ビデオＲＡＭ（１）の文字コード
でアクセスされ、更に、水平同期信号Ｈｓｙｎｃを取り
込むことにより、各表示文字の横ｎドットデータを縦方
向にｍ回読み出せる様になっている。
検出する垂直位置検出回路である。垂直位置検出回路
（７）は、テレビ信号中に存在する垂直同期信号Ｖｓｙ
ｎｃの立ち上がりでリセットされた後に水平同期信号Ｈ
ｓｙｎｃの立ち上がりをバイナリで計数する第１カウン
タ機能、及び、水平走査が表示文字の垂直方向の開始位
置まで行われた時の水平同期信号Ｈｓｙｎｃの数が予め
バイナリでセットされる第１レジスタ機能を有してい
る。そして、垂直位置検出回路（７）は、前記第１カウ
ンタ機能が前記第１レジスタ機能の値を計数した時点か
ら、水平同期信号Ｈｓｙｎｃの立ち上がりがｍ回印加さ
れる毎にインクリメントされるローアドレスデータを発
生する。尚、垂直位置検出回路（７）は、ローアドレス
データがインクリメントされる毎に、ｍ個の水平同期信
号Ｈｓｙｎｃの立ち上がりをバイナリで計数した値をキ
ャラクタＲＯＭ（６）に印加している。従って、キャラ
クタＲＯＭ（６）は、ビデオＲＡＭ（１）の文字コード
でアクセスされ、更に、水平同期信号Ｈｓｙｎｃを取り
込むことにより、各表示文字の横ｎドットデータを縦方
向にｍ回読み出せる様になっている。
【００１４】（８）は表示文字の水平方向の開始位置を
検出する水平位置検出回路（アドレス回路）である。水
平位置検出回路（８）内部において、（９）はドットク
ロックカウンタであり、ドットクロックＤＣＫを計数す
るものである。このドットクロックＤＣＫは、水平走査
線が表示文字の横方向の各ドットを通過する毎に各周期
を繰り返すものであり、ドットクロックカウンタ（９）
は、ｎ個のドットクロックＤＣＫの立ち上がりを計数す
る毎にオーバーフロー信号ＯＦを発生する。（１０）は
カラムカウンタであり、ドットクロックカウンタ（９）
のオーバーフロー信号ＯＦを計数する第２カウンタ機能
を有している。また、（１９）は水平開始位置検出回路
であり、水平走査が表示文字の水平方向の開始位置まで
行われた時のドットクロックＤＣＫの数が予めバイナリ
でセットされるレジスタ機能と、ドットクロックＤＣＫ
の立ち上がりを計数するカウンタ機能を有している。そ
して、水平開始位置検出回路（１９）は、そのレジスタ
機能及びカウンタ機能の値が一致した時にカラムカウン
タ（１０）をイネーブル状態とするイネーブル信号を発
生する。その後、カラムカウンタ（１０）は、ＯＲゲー
ト（１１）を介してオーバーフロー信号ＯＦが印加さ
れ、オーバーフロー信号ＯＦの立ち上がりが印加される
毎にインクリメントされるカラムアドレスデータを発生
する。尚、カラムカウンタ（１０）及びＯＲゲート（１
１）よりインクリメント回路が構成される。
検出する水平位置検出回路（アドレス回路）である。水
平位置検出回路（８）内部において、（９）はドットク
ロックカウンタであり、ドットクロックＤＣＫを計数す
るものである。このドットクロックＤＣＫは、水平走査
線が表示文字の横方向の各ドットを通過する毎に各周期
を繰り返すものであり、ドットクロックカウンタ（９）
は、ｎ個のドットクロックＤＣＫの立ち上がりを計数す
る毎にオーバーフロー信号ＯＦを発生する。（１０）は
カラムカウンタであり、ドットクロックカウンタ（９）
のオーバーフロー信号ＯＦを計数する第２カウンタ機能
を有している。また、（１９）は水平開始位置検出回路
であり、水平走査が表示文字の水平方向の開始位置まで
行われた時のドットクロックＤＣＫの数が予めバイナリ
でセットされるレジスタ機能と、ドットクロックＤＣＫ
の立ち上がりを計数するカウンタ機能を有している。そ
して、水平開始位置検出回路（１９）は、そのレジスタ
機能及びカウンタ機能の値が一致した時にカラムカウン
タ（１０）をイネーブル状態とするイネーブル信号を発
生する。その後、カラムカウンタ（１０）は、ＯＲゲー
ト（１１）を介してオーバーフロー信号ＯＦが印加さ
れ、オーバーフロー信号ＯＦの立ち上がりが印加される
毎にインクリメントされるカラムアドレスデータを発生
する。尚、カラムカウンタ（１０）及びＯＲゲート（１
１）よりインクリメント回路が構成される。
【００１５】（１２）はアドレス切換回路であり、タイ
ミング切換信号Ｃ／Ｏに応じて、ローアドレスレジスタ
（４）又は垂直位置検出回路（７）の保持データを切り
換えて出力するものである。ここで、タイミング切換信
号Ｃ／Ｏは、前記ＣＰＵタイミングでローレベル、前記
ＯＳＤタイミングでハイレベルとなる信号である。即
ち、アドレス切換回路（１２）は、タイミング切換信号
Ｃ／Ｏがローレベルの時にローアドレスレジスタ（４）
の保持データをビデオＲＡＭ（１）に切換印加し、ま
た、タイミング切換信号Ｃ／Ｏがハイレベルの時に垂直
位置検出回路（７）の保持データをビデオＲＡＭ（１）
に切換印加させることになる。同様に、（１３）もアド
レス切換回路であり、タイミング切換信号Ｃ／Ｏがロー
レベルの時にカラムアドレスレジスタ（５）の保持デー
タをビデオＲＡＭ（１）に切換出力し、また、タイミン
グ切換信号Ｃ／Ｏがハイレベルの時にカラムカウンタ
（１０）の保持データをビデオＲＡＭ（１）に切換出力
させることになる。従って、ビデオＲＡＭ（１）は、Ｃ
ＰＵタイミングではローアドレスレジスタ（４）及びカ
ラムアドレスレジスタ（５）の合成データでアクセスさ
れ、また、ＯＳＤタイミングでは垂直位置検出回路
（７）及び水平位置検出回路（８）の合成データでアク
セスされることになる。
ミング切換信号Ｃ／Ｏに応じて、ローアドレスレジスタ
（４）又は垂直位置検出回路（７）の保持データを切り
換えて出力するものである。ここで、タイミング切換信
号Ｃ／Ｏは、前記ＣＰＵタイミングでローレベル、前記
ＯＳＤタイミングでハイレベルとなる信号である。即
ち、アドレス切換回路（１２）は、タイミング切換信号
Ｃ／Ｏがローレベルの時にローアドレスレジスタ（４）
の保持データをビデオＲＡＭ（１）に切換印加し、ま
た、タイミング切換信号Ｃ／Ｏがハイレベルの時に垂直
位置検出回路（７）の保持データをビデオＲＡＭ（１）
に切換印加させることになる。同様に、（１３）もアド
レス切換回路であり、タイミング切換信号Ｃ／Ｏがロー
レベルの時にカラムアドレスレジスタ（５）の保持デー
タをビデオＲＡＭ（１）に切換出力し、また、タイミン
グ切換信号Ｃ／Ｏがハイレベルの時にカラムカウンタ
（１０）の保持データをビデオＲＡＭ（１）に切換出力
させることになる。従って、ビデオＲＡＭ（１）は、Ｃ
ＰＵタイミングではローアドレスレジスタ（４）及びカ
ラムアドレスレジスタ（５）の合成データでアクセスさ
れ、また、ＯＳＤタイミングでは垂直位置検出回路
（７）及び水平位置検出回路（８）の合成データでアク
セスされることになる。
【００１６】（１４）はデータ切換回路であり、タイミ
ング切換信号Ｃ／Ｏに応じて、ビデオＲＡＭ（１）に対
して文字コード及びアトリビュートコードの書き込み読
み出しを行うものである。即ち、ＣＰＵタイミングで、
書き込み状態のビデオＲＡＭ（１）がローアドレスレジ
スタ（４）及びカラムアドレスレジスタ（５）の両デー
タに対応するアドレスをアクセスされると、ビデオＲＡ
Ｍ（１）の該アドレスには、ＣＰＵ（２）から読み出さ
れた８ビットの文字コード又はアトリビュートコードが
データバス（３）及びデータ切換回路（１４）を介して
書き込まれることになる。同様に、ＣＰＵタイミング
で、ビデオＲＡＭ（１）の書き込み内容を確認すること
を目的として読み出し状態となっているビデオＲＡＭ
（１）が、ローアドレスレジスタ（４）及びカラムアド
レスレジスタ（５）の内容で定まるアドレスをアクセス
されると、ビデオＲＡＭ（１）の該アドレスからは、８
ビットの文字コード又はアトリビュートコードが読み出
され、データ切換回路（１４）及びデータバス（３）を
介してＣＰＵ（２）に取り込まれ、これよりＣＰＵ
（２）にてコードの解析が可能となる。一方、ＯＳＤタ
イミングで、読み出し状態となっているビデオＲＡＭ
（１）が垂直位置検出回路（７）及び水平位置検出回路
（８）の両データに対応するアドレスをアクセスされる
と、ビデオＲＡＭ（１）の該アドレスからは文字コード
又はアトリビュートコードが読み出される。
ング切換信号Ｃ／Ｏに応じて、ビデオＲＡＭ（１）に対
して文字コード及びアトリビュートコードの書き込み読
み出しを行うものである。即ち、ＣＰＵタイミングで、
書き込み状態のビデオＲＡＭ（１）がローアドレスレジ
スタ（４）及びカラムアドレスレジスタ（５）の両デー
タに対応するアドレスをアクセスされると、ビデオＲＡ
Ｍ（１）の該アドレスには、ＣＰＵ（２）から読み出さ
れた８ビットの文字コード又はアトリビュートコードが
データバス（３）及びデータ切換回路（１４）を介して
書き込まれることになる。同様に、ＣＰＵタイミング
で、ビデオＲＡＭ（１）の書き込み内容を確認すること
を目的として読み出し状態となっているビデオＲＡＭ
（１）が、ローアドレスレジスタ（４）及びカラムアド
レスレジスタ（５）の内容で定まるアドレスをアクセス
されると、ビデオＲＡＭ（１）の該アドレスからは、８
ビットの文字コード又はアトリビュートコードが読み出
され、データ切換回路（１４）及びデータバス（３）を
介してＣＰＵ（２）に取り込まれ、これよりＣＰＵ
（２）にてコードの解析が可能となる。一方、ＯＳＤタ
イミングで、読み出し状態となっているビデオＲＡＭ
（１）が垂直位置検出回路（７）及び水平位置検出回路
（８）の両データに対応するアドレスをアクセスされる
と、ビデオＲＡＭ（１）の該アドレスからは文字コード
又はアトリビュートコードが読み出される。
【００１７】（１５）はアトリビュート制御回路であ
り、データ切換回路（１４）から出力されたアトリビュ
ートコードを基に各表示文字に文字修飾を行うアトリビ
ュート制御データを発生するものである。（１６）は判
別回路であり、ビデオＲＡＭ（１）からデータ切換回路
（１４）を介して読み出されたコードの最上位ビットＭ
ＳＢが印加され、後述するタイミング発生回路から出力
されるタイミング信号に同期して、最上位ビットが
「０」であるのか或いは「１」であるのかを判別するも
のである。そして、判別回路（１６）は、最上位ビット
が「１」であることを判別した時即ちアトリビュートコ
ードであることを判別した時、判別信号ＤＥＴを出力す
る。（１７）は前述したタイミング発生回路であり、タ
イミング切換信号Ｃ／Ｏ及びオーバーフロー信号ＯＦを
基に、判別回路（１６）の判別動作の為のタイミング信
号を発生するものである。以下、図２のタイムチャート
を用いて、上記した判別回路（１６）及びタイミング発
生回路（１７）の動作を説明する。
り、データ切換回路（１４）から出力されたアトリビュ
ートコードを基に各表示文字に文字修飾を行うアトリビ
ュート制御データを発生するものである。（１６）は判
別回路であり、ビデオＲＡＭ（１）からデータ切換回路
（１４）を介して読み出されたコードの最上位ビットＭ
ＳＢが印加され、後述するタイミング発生回路から出力
されるタイミング信号に同期して、最上位ビットが
「０」であるのか或いは「１」であるのかを判別するも
のである。そして、判別回路（１６）は、最上位ビット
が「１」であることを判別した時即ちアトリビュートコ
ードであることを判別した時、判別信号ＤＥＴを出力す
る。（１７）は前述したタイミング発生回路であり、タ
イミング切換信号Ｃ／Ｏ及びオーバーフロー信号ＯＦを
基に、判別回路（１６）の判別動作の為のタイミング信
号を発生するものである。以下、図２のタイムチャート
を用いて、上記した判別回路（１６）及びタイミング発
生回路（１７）の動作を説明する。
【００１８】まず、アドレス切換回路（１２）から出力
されるローアドレスデータが変化していない範囲にある
ことを前提として、時刻Ｔ０においてドットクロックカ
ウンタ（１０）からオーバーフロー信号ＯＦが出力され
ると、カラムカウンタ（１０）から出力されるカラムア
ドレスデータはｎ−１からｎにインクリメントされる。
時刻Ｔ０からタイミング切換信号Ｃ／Ｏがローレベルに
立ち下がるまでのＯＳＤタイミング期間においてはカラ
ムアドレスデータｎがラッチされない為、次の時刻Ｔ１
においてタイミング切換信号Ｃ／Ｏが再びハイレベルに
立ち上がると、このＯＳＤタイミングの前半においてビ
デオＲＡＭ（１）のアドレスをラッチし、同ＯＳＤタイ
ミングの後半において前記ローアドレスデータ及びカラ
ムアドレスデータｎで決定するビデオＲＡＭ（１）のア
ドレスから記憶コードＮが読み出される（カラムアドレ
スｎに記憶コードＮが対応するものとする）。尚、前述
したデータ切換回路（１４）は内部にラッチ機能を有し
ており、時刻Ｔ２でタイミング切換信号Ｃ／Ｏがローレ
ベルに立ち下がるのと同期して、データ切換回路（１
４）には記憶コードがＮ−１からＮに変更されてラッチ
される。そして、時刻Ｔ３においてタイミング切換信号
Ｃ／Ｏがハイレベルに立ち上がるのと同時にタイミング
発生回路（１７）からタイミング信号が発生し、判別回
路（１６）では、タイミング信号をトリガとして記憶コ
ードＮの最上位ビットＭＳＢの判定が行われる。この結
果、記憶コードＮの最上位ビットＭＳＢが「１」であり
該記憶コードＮがアトリビュートコードであることが判
明した場合、判別回路（１６）からは判別信号ＤＥＴが
発生する。これよりアトリビュートコードＮはアトリビ
ュート制御回路（１５）内部に受け入れられ、その後ビ
デオＲＡＭ（１）から発生する文字コードに応じてキャ
ラクタＲＯＭ（６）から発生する文字データの為の文字
修飾処理が行われる。尚、アトリビュート制御回路（１
５）は、ビデオＲＡＭ（１）から次のアトリビュートコ
ードが読み出されるまで現在のアトリビュート制御を継
続する。一方、時刻Ｔ３でタイミング切換信号Ｃ／Ｏが
ハイレベルに立ち上った時、判別信号ＤＥＴはＯＲゲー
ト（１１）を介してカラムカウンタ（１０）にも印加さ
れ、カラムアドレスデータをｎからｎ＋１にインクリメ
ントする。すると、時刻Ｔ３で立ち上がったタイミング
切換信号Ｃ／Ｏの前半でカラムアドレスデータｎ＋１が
安定していることから、このタイミング切換信号Ｃ／Ｏ
の前半で前記ローアドレスデータ及びカラムアドレスデ
ータｎ＋１で決定するビデオＲＡＭ（１）のアドレスが
ラッチされ、その後半で前記ローアドレスデータ及びカ
ラムアドレスデータｎ＋１で定まるビデオＲＡＭ（１）
のアドレスから文字コードＮ＋１（アトリビュートコー
トＮの直後の記憶コードは文字コードである）が読み出
される。この文字コードＮ＋１はタイミング切換信号Ｃ
／Ｏが立ち下がる時刻Ｔ４に同期してデータ切換回路
（１４）内部のラッチ機能にラッチされ、出力される。
文字コードＮ＋１は最上位ビットが「０」の為、キャラ
クタＲＯＭ（６）内部に受け入れられて該文字コードＮ
＋１に対応するキャラクタＲＯＭ（６）のアドレスがア
クセスされる。従って、次のオーバーフロー信号ＯＦが
発生するまでの期間Ｔ０〜Ｔ５において、即ち、表示画
面上における１文字分の表示区間において、ビデオＲＡ
Ｍ（１）の読み出しコードがアトリビュートコードであ
る時には、カラムカウンタ（１０）のアドレス内容を強
制的に＋１インクリメントして、ビデオＲＡＭ（１）か
ら次の文字コードを読み出しキャラクタＲＯＭ（６）を
アクセスできる様にした。キャラクタＲＯＭ（６）は、
オーバーフロー信号ＯＦが発生する期間（例えばＴ０〜
Ｔ５）にアクセスが行われた場合は、時刻Ｔ５から次の
オーバーフロー信号ＯＦが発生するまでの期間にドット
パターンの文字データを出力する構成となっている。従
って、アトリビュート制御回路（１５）から出力された
アトリビュート制御データ及びキャラクタＲＯＭ（６）
から出力されたドットパターンデータを出力処理回路
（１８）に印加し、両データに表示の為の信号処理を施
すことにより、出力処理回路（１８）からＲＧＢ信号を
発生できることになる。
されるローアドレスデータが変化していない範囲にある
ことを前提として、時刻Ｔ０においてドットクロックカ
ウンタ（１０）からオーバーフロー信号ＯＦが出力され
ると、カラムカウンタ（１０）から出力されるカラムア
ドレスデータはｎ−１からｎにインクリメントされる。
時刻Ｔ０からタイミング切換信号Ｃ／Ｏがローレベルに
立ち下がるまでのＯＳＤタイミング期間においてはカラ
ムアドレスデータｎがラッチされない為、次の時刻Ｔ１
においてタイミング切換信号Ｃ／Ｏが再びハイレベルに
立ち上がると、このＯＳＤタイミングの前半においてビ
デオＲＡＭ（１）のアドレスをラッチし、同ＯＳＤタイ
ミングの後半において前記ローアドレスデータ及びカラ
ムアドレスデータｎで決定するビデオＲＡＭ（１）のア
ドレスから記憶コードＮが読み出される（カラムアドレ
スｎに記憶コードＮが対応するものとする）。尚、前述
したデータ切換回路（１４）は内部にラッチ機能を有し
ており、時刻Ｔ２でタイミング切換信号Ｃ／Ｏがローレ
ベルに立ち下がるのと同期して、データ切換回路（１
４）には記憶コードがＮ−１からＮに変更されてラッチ
される。そして、時刻Ｔ３においてタイミング切換信号
Ｃ／Ｏがハイレベルに立ち上がるのと同時にタイミング
発生回路（１７）からタイミング信号が発生し、判別回
路（１６）では、タイミング信号をトリガとして記憶コ
ードＮの最上位ビットＭＳＢの判定が行われる。この結
果、記憶コードＮの最上位ビットＭＳＢが「１」であり
該記憶コードＮがアトリビュートコードであることが判
明した場合、判別回路（１６）からは判別信号ＤＥＴが
発生する。これよりアトリビュートコードＮはアトリビ
ュート制御回路（１５）内部に受け入れられ、その後ビ
デオＲＡＭ（１）から発生する文字コードに応じてキャ
ラクタＲＯＭ（６）から発生する文字データの為の文字
修飾処理が行われる。尚、アトリビュート制御回路（１
５）は、ビデオＲＡＭ（１）から次のアトリビュートコ
ードが読み出されるまで現在のアトリビュート制御を継
続する。一方、時刻Ｔ３でタイミング切換信号Ｃ／Ｏが
ハイレベルに立ち上った時、判別信号ＤＥＴはＯＲゲー
ト（１１）を介してカラムカウンタ（１０）にも印加さ
れ、カラムアドレスデータをｎからｎ＋１にインクリメ
ントする。すると、時刻Ｔ３で立ち上がったタイミング
切換信号Ｃ／Ｏの前半でカラムアドレスデータｎ＋１が
安定していることから、このタイミング切換信号Ｃ／Ｏ
の前半で前記ローアドレスデータ及びカラムアドレスデ
ータｎ＋１で決定するビデオＲＡＭ（１）のアドレスが
ラッチされ、その後半で前記ローアドレスデータ及びカ
ラムアドレスデータｎ＋１で定まるビデオＲＡＭ（１）
のアドレスから文字コードＮ＋１（アトリビュートコー
トＮの直後の記憶コードは文字コードである）が読み出
される。この文字コードＮ＋１はタイミング切換信号Ｃ
／Ｏが立ち下がる時刻Ｔ４に同期してデータ切換回路
（１４）内部のラッチ機能にラッチされ、出力される。
文字コードＮ＋１は最上位ビットが「０」の為、キャラ
クタＲＯＭ（６）内部に受け入れられて該文字コードＮ
＋１に対応するキャラクタＲＯＭ（６）のアドレスがア
クセスされる。従って、次のオーバーフロー信号ＯＦが
発生するまでの期間Ｔ０〜Ｔ５において、即ち、表示画
面上における１文字分の表示区間において、ビデオＲＡ
Ｍ（１）の読み出しコードがアトリビュートコードであ
る時には、カラムカウンタ（１０）のアドレス内容を強
制的に＋１インクリメントして、ビデオＲＡＭ（１）か
ら次の文字コードを読み出しキャラクタＲＯＭ（６）を
アクセスできる様にした。キャラクタＲＯＭ（６）は、
オーバーフロー信号ＯＦが発生する期間（例えばＴ０〜
Ｔ５）にアクセスが行われた場合は、時刻Ｔ５から次の
オーバーフロー信号ＯＦが発生するまでの期間にドット
パターンの文字データを出力する構成となっている。従
って、アトリビュート制御回路（１５）から出力された
アトリビュート制御データ及びキャラクタＲＯＭ（６）
から出力されたドットパターンデータを出力処理回路
（１８）に印加し、両データに表示の為の信号処理を施
すことにより、出力処理回路（１８）からＲＧＢ信号を
発生できることになる。
【００１９】以上より、表示画面上において、表示文字
の修飾状態が変化する時点において１文字分の空きスペ
ースができたり、ビデオＲＡＭ（１）の記憶容量が増大
したりする不都合を解消できる。
の修飾状態が変化する時点において１文字分の空きスペ
ースができたり、ビデオＲＡＭ（１）の記憶容量が増大
したりする不都合を解消できる。
【００２０】
【発明の効果】本発明によれば、ビデオＲＡＭから読み
出されたコードに付加された判別ビットがアトリビュー
トコードを示す場合、判別回路から出力される判別信号
を受けたインクリメント回路により、アドレス回路の内
容は強制的に＋１インクリメントされる。これにより、
文字修飾状態の切換時点で従来空いていた１文字分のス
ペース位置に修飾変更後の文字を続けて表示できる利点
が得られる。
出されたコードに付加された判別ビットがアトリビュー
トコードを示す場合、判別回路から出力される判別信号
を受けたインクリメント回路により、アドレス回路の内
容は強制的に＋１インクリメントされる。これにより、
文字修飾状態の切換時点で従来空いていた１文字分のス
ペース位置に修飾変更後の文字を続けて表示できる利点
が得られる。
【図１】本発明の文字表示装置を示す図である。
【図２】図１の動作を示すタイムチャートである。
（１） ビデオＲＡＭ （６） キャラクタＲＯＭ （７） 垂直位置検出回路 （８） 水平位置検出回路 （１６） 判別回路 （１７） タイミング発生回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 千明 一雅 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (72)発明者 寺脇 周作 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (56)参考文献 特開 平３−273292（ＪＰ，Ａ) 特開 昭56−111887（ＪＰ，Ａ) 特開 昭58−60788（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/30 G06F 3/14 G09G 5/22
Claims (2)
- 【請求項１】 特定の文字フォントを有する複数の文字
データが記憶されたキャラクタＲＯＭと、前記キャラク
タＲＯＭをアクセスする為の文字コードが表示パネル上
の表示部分に対応するアドレスに記憶され、前記文字コ
ードに従い前記キャラクタＲＯＭから読み出される文字
データを修飾する為のアトリビュートコードが修飾変更
が行われる先頭の文字コードの直前のアドレスに記憶さ
れるビデオＲＡＭと、前記ビデオＲＡＭのアドレスをア
クセスするアドレス回路と、を有し、前記表示パネルに
文字修飾を施した文字表示を行う文字表示装置におい
て、文字コード又はアトリビュートコードを出力するＣＰＵ
を備え、前記ＣＰＵから前記ビデオＲＡＭに文字コード
又はアトリビュートコードを書き込むＣＰＵタイミン
グ、または表示パネルへの表示のため文字コード又はア
トリビュートコードを読み出すＯＳＤタイミングによっ
て前記ビデオＲＡＭへの書き込み読み出しが切り換えら
れ、 さらに、文字データの横方向のドット分を計数し、計数
値がオーバーフローしたとき、かつＯＳＤタイミングに
切り換わったとき、タイミング信号を出力するタイミン
グ発生回路と、 前記タイミング信号のタイミングにより、 前記ビデオＲ
ＡＭから読み出されたコードが文字コード又はアトリビ
ュートコードの何れであるかを判別し、判別信号を出力
する判別回路と、 前記判別回路がアトリビュートコードを判別した時の前
記判別回路の判別信号により、前記アドレス回路にてア
クセスされている前記ビデオＲＡＭの現在のカラムアド
レス内容を強制的に＋１インクリメントさせるインクリ
メント回路と、を備えたことを特徴とする文字表示装
置。 - 【請求項２】 前記文字コード及び前記アトリビュート
コードには、両コードを判別する為の判別ビットが含ま
れており、前記判別回路は、前記判別ビットが「０」又
は「１」であることを判別して前記アドレス回路の内容
を制御する為の判別信号を発生することを特徴とする請
求項１記載の文字表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06228191A JP3101499B2 (ja) | 1994-09-22 | 1994-09-22 | 文字表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06228191A JP3101499B2 (ja) | 1994-09-22 | 1994-09-22 | 文字表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0895549A JPH0895549A (ja) | 1996-04-12 |
| JP3101499B2 true JP3101499B2 (ja) | 2000-10-23 |
Family
ID=16872640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06228191A Expired - Fee Related JP3101499B2 (ja) | 1994-09-22 | 1994-09-22 | 文字表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3101499B2 (ja) |
-
1994
- 1994-09-22 JP JP06228191A patent/JP3101499B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0895549A (ja) | 1996-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4661812A (en) | Data transfer system for display | |
| JP2975796B2 (ja) | 文字表示装置 | |
| JP2892176B2 (ja) | フォントメモリアクセス方式 | |
| US5339160A (en) | Character display device for synchronizing operation of video ram to operation of CPU | |
| US4755814A (en) | Attribute control method and apparatus | |
| JP3101499B2 (ja) | 文字表示装置 | |
| EP0130246B1 (en) | Cathode ray tube controller | |
| JPH0234894A (ja) | ディスプレイコントローラ | |
| JP3579064B2 (ja) | 文字表示装置 | |
| JP3423176B2 (ja) | キャラクタ表示制御回路 | |
| JPH08339175A (ja) | 文字表示装置 | |
| JP3789537B2 (ja) | キャラクタエリアアクセス制御回路 | |
| US20030160773A1 (en) | Microcomputer having OSD circuit, and bus control device and method | |
| JP3276897B2 (ja) | キャラクタ表示制御回路 | |
| JP3461063B2 (ja) | 文字表示装置 | |
| US5566131A (en) | Memory circuit for display apparatus | |
| JPH07264502A (ja) | パネル表示装置 | |
| JP3373993B2 (ja) | キャラクタ読み出し制御回路 | |
| JP3303923B2 (ja) | 画像表示制御装置及び画像表示制御方法 | |
| JP3184131B2 (ja) | 画像表示装置 | |
| JPH1185123A (ja) | カーソル表示制御回路 | |
| JPS6218181A (ja) | メモリアクセス回路 | |
| JPH09212333A (ja) | キャラクタ表示制御回路 | |
| JPH0546137A (ja) | 矩形パターン発生回路 | |
| JPH11161241A (ja) | 表示制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070818 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080818 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |