JP3373993B2 - キャラクタ読み出し制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビ画面等に文
字などのキャラクタを表示するために、キャラクタを格
納するキャラクタエリアへのアクセスを制御するキャラ
クタエリアアクセス制御回路、特にキャラクタを２つの
領域に分けて記憶するものに関する。

【０００２】

【従来の技術】従来より、所定のコードデータに応じ
て、ＲＧＢ処理されたカラーの文字をテレビ画面に表示
できるテレビジョン装置が知られている。なお、コード
データは、受信信号より再生される場合もあるし、内部
で発生する場合もある。

【０００３】このような装置において文字表示を行う場
合、所定の文字フォントのドットパターン（キャラクタ
パターン）が記憶されたキャラクタＲＯＭと、このキャ
ラクタＲＯＭのアクセスアドレスを決定するキャラクタ
コードを記憶するビデオＲＡＭを設ける。そして、この
ビデオＲＡＭのアドレスは、テレビ画面上における文字
の表示位置に対応している。このため、ビデオＲＡＭの
各アドレスに記憶されているキャラクタコード応じて、
対応するキャラクタＲＯＭのキャラクタパターンを読み
出すことで、文字表示を行うことができる。

【０００４】ここで、文字表示に利用するキャラクタの
横方向（水平方向）のビット数は、１２ビットに設定す
る場合が多い。また、他のビット数としてもよいが、８
ビットや、１６ビットが好ましくない場合も多い。例え
ば、ＴＶ放送に文字情報を重畳しておき、ＴＶ画面にお
いて、文字表示を表示可能とするクローズドキャプショ
ン方式の場合には、文字の横方向のビット数は９ビット
とされている。

【０００５】そして、このような文字のドットパターン
をキャラクタＲＯＭに記憶するが、この場合には、１ア
ドレスに水平方向一列のドットデータを記憶する。従っ
て、キャラクタＲＯＭとして、これら仕様に合わせ、１
アドレスが１２ビットや、９ビットのＲＯＭを用意して
使用していた。

【０００６】

【発明が解決しようとする課題】ここで、通常のデータ
処理は、８ビットを単位として行われる場合が多く、通
常の記憶媒体は、８ビットを１アドレスとしている場合
が多い。従って、これ以外のビット数のＲＯＭは、特別
に開発しなければならず、そのため開発コストがかかる
という問題点があった。

【０００７】本発明は、上記問題点を解決することを課
題としてなされたものであり、所望のビット幅、例えば
８ビットの記憶媒体において、各種ビット数のパターン
データを記憶可能とするキャラクタ読み出し回路を提供
することを目的とする。

【０００８】

【課題を解決するための手段】本発明では、キャラクタ
コードに基づいてキャラクタ格納領域における対応する
領域を指定し、ここに記憶されているキャラクタパター
ンを水平方向の一列のドットデータ毎にアドレス指定し
て読み出すキャラクタ読み出し制御回路であって、上記
キャラクタ格納領域には、１つのキャラクタパターンの
水平方向一列のドットデータが２つの連続したアドレス
で指定される領域に分けて記憶されており、１つのキャ
ラクタコードに基づいて、上記２つの連続したアドレス
を指定し、２つの領域からドットデータを読み出すこと
で１つのキャラクタコードに対応するキャラクタパター
ンの水平方向一列のドットデータを読み出す。このよう
に、１つのキャラクタコードに一列分のアドレス指定
で、キャラクタ格納領域の２つの領域からペアでドット
データを読み出すことができる。従って、１アドレス８
ビットの汎用のＲＯＭを用いた場合においても一列９ビ
ット以上１６ビット以下のドットデータを読み出すこと
ができる。従って、１アドレス１２ビットのキャラクタ
ＲＯＭ専用のＲＯＭに代えて汎用の１アドレス８ビット
のＲＯＭを利用することができる。

【０００９】また、上記連続する２つの領域からパター
ンデータを読み出し、読み出された２つのドットデータ
を２つのラッチ回路にそれぞれラッチすることを特徴と
する。このように、２つのラッチ回路に記憶することに
よって、２つに分けた領域からの出力を容易に保持する
ことができる。

【００１０】また、上記２つのラッチ回路のデータの両
方をシフトレジスタに受け入れ、これらを所定のシフト
クロックによりシリアル出力することによって、２つの
領域に分けて記憶されたパターンを１つのパターンまと
める。このように、２つのラッチ回路からの出力を１つ
のシフトレジスタに記憶することによって、２つのラッ
チ回路からのドットデータが一列のドットデータにまと
められる。そして、これを例えば１２個のシフトクロッ
クで、順次出力することで、１２ドットのデータとして
の出力が可能になる。

【００１１】そして、リセット信号がオンの場合には、
上記２つのラッチ回路のいずれか一方のラッチ回路の記
憶内容をリセットし、上記シフトレジスタにリセットさ
れていないパターンデータと、リセットされたデータを
受け入れ、上記シフトレジスタは、リセットしていない
方のラッチ回路からのデータを先に出力すると共に、１
回の出力の際のシフトクロックを上記リセットしていな
い方のラッチ回路からのデータのビット数より所定数多
くし、上記連続する２つの領域の一方から読み出された
パターンデータに上記リセットされたデータを付加し、
上記所定数多くなったビット数のデータを出力する。こ
のようにして、８ビットの読み出しデータにリセットデ
ータからなる所望のダミービットを付加できる。クロー
ズドキャプションの場合、１列は９ビットと決められて
おり、かつ１ビットは隣接する文字との仕切り用のスペ
ースになっている。そこで、ダミービットを１ビットと
することで、８ビットのＲＯＭを利用して、クローズド
キャプションの文字表示を行うことができる。

【００１２】

【発明の実施の形態】以下、本発明に好適な実施の形態
（以下、実施形態という）について、図面に基づいて説
明する。図１は、キャラクタ表示制御回路の全体構成を
示すブロック図であり、この回路はマイクロコンピュー
タにより実現される。

【００１３】ビデオＲＡＭ１は、表示文字に対応するキ
ャラクタコードをテレビ画面の表示部分に対応するアド
レスに記憶する。また、文字色及び背景色を示す修飾
（アトリビュート）情報を記憶する場合には、キャラク
タコードに代えて、これらを指定するアトリビュートコ
ードが記憶される。このアトリビュートは、一旦指定す
ると、その後は同一の状態を維持するようになってい
る。このため、アトリビュートコードは、アトリビュー
トを変更したい文字のアドレスの直前のアドレスに記憶
される。従って、テレビ画面の中で、表示文字を同じア
トリビュートで連続表示する場合には、１文字目のキャ
ラクタコードが記憶されるアドレスの直前のアドレスに
アトリビュートコードを記憶するだけでよい。

【００１４】また、本実施例では、ビデオＲＡＭ１の各
アドレスは、９ビットで構成されている。最上位ビット
（ＭＳＢ）が文字コードまたはアトリビュートコードの
別を示す識別ビット、残りの８ビットが、文字コード
（キャラクタコード）またはアトリビュートコードを示
している。そして、ＭＳＢ「０」はキャラクタコード、
ＭＳＢ「１」はアトリビュートコードを示しており、こ
のＭＳＢを読み出し判定することで、キャラクタコード
かアトリビュートコードかを識別できる。残りの８ビッ
ト、すなわち「０００」〜「０ＦＦ」Ｈ（Ｈはヘキサデ
シマル）は、２５６種類のキャラクタコードまたはアト
リビュートコードの内容を示している。

【００１５】また、図において破線で分割して示したよ
うに、ビデオＲＡＭ１の内部には、パレットデータ領域
が設けられている。このパレットデータ領域には、表示
文字に文字色または背景色を付すための修飾データが記
憶される。すなわち、ビデオＲＡＭ１から読み出された
アトリビュートコードをアドレスデータとして、このパ
レットデータ領域がアクセスされ、表示文字の文字色、
背景色が決定される。

【００１６】「ビデオＲＡＭの構成」ここで、ビデオＲ
ＡＭ１のマップ構成例を図２に示す。このように、ビデ
オＲＡＭ１は、縦方向が「００〜１０」Ｈの１７のロー
アドレス、横方向が「００〜２Ｆ」Ｈの４８のカラムア
ドレスからなっている。そして、ローアドレス「００〜
０Ｆ」Ｈ及びカラムアドレス「００〜０８」Ｈで指定さ
れる右上がり斜線で示される領域には、テレビ画面上で
の文字表示開始位置、及びテレビ画面に初めて表示を行
う文字についてのアトリビュート（文字色及び背景色）
を示す初期設定データが書き込まれる。また、カラムア
ドレス「００」には、そのローの文字の表示開始位置を
示すデータ（画面上の垂直位置を示す水平走査線番号）
が初期設定データの１つとして記憶されている。

【００１７】また、ローアドレス「００〜０Ｆ」Ｈ及び
カラムアドレス「０９〜１Ｆ」Ｈで指定される領域に
は、テレビ画面への文字表示位置に対応してキャラクタ
コード（またはアトリビュートコード）が書き込まれ
る。

【００１８】また、ローアドレス「１０」Ｈ及びカラム
アドレス「００〜１Ｆ」Ｈで指定される左上がり斜線で
示される領域（パレットデータ領域）には、上述の修飾
データが書き込まれる。さらに、詳細に説明すると、ロ
ーアドレス「１０」Ｈ及びカラムアドレス「００〜１
７」で指定される領域には、文字色を示す修飾データが
書き込まれ、ローアドレス「１０」Ｈ及びカラムアドレ
ス「１８〜２Ｆ」Ｈ指定される領域には、背景色を示す
修飾データが書き込まれる。

【００１９】ここで、アトリビュートコードのビット配
列の一例について説明すると、アトリビュートコード
は、９ビット構成であり、ＭＳＢがアトリビュートコー
ドとキャラクタコードの識別ビット、上位の８ビットが
文字色及び背景色の識別ビット、上位７ビットが文字色
を着色するか否かのオンオフビット、上位６ビットが背
景色を着色するか否かのオンオフビット、残りの５ビッ
ト（４〜０ビット）がパレットデータ領域のカラムアド
レス「００〜１７」Ｈまたは「１８〜２Ｆ」の１つを指
定するビットに割り振られている。

【００２０】また、パレットデータ領域の各アドレスも
９ビット構成であり、９ビットすべてがＲＧＢの情報と
して使用できる。本実施形態では、ＲＧＢ各々に２ビッ
トを割り当て、６４種類の色指定を可能としている（残
り３ビットは不使用）。

【００２１】「ＣＰＵタイミングによるビデオＲＡＭへ
のアクセス」ここで、マイクロコンピュータの１マシン
サイクルは、プログラムの解読結果に基づき、ビデオＲ
ＡＭ１の書き込み読み出し動作を行うＣＰＵタイミング
と、ＣＰＵ（図示せず）の動作とは無関係にビデオＲＡ
Ｍ１の読み出しを行うＯＳＤ（ＯＮ ＳＣＲＥＥＮ Ｄ
ＩＳＰＬＡＹ）タイミングとからなっている。具体的に
は、１マシンサイクルは、３期間のＣＰＵタイミング
（ローレベル）及び３期間のＯＳＤタイミング（ハイレ
ベル）を交互に繰り返す６ステートからなっている（図
７のＯ／Ｃ参照）。ビデオＲＡＭ１は、ＣＰＵタイミン
グ及びＯＳＤタイミングで独立にアクセスされるため、
構成が簡単なシングルポートで構成されている。

【００２２】また、ビデオＲＡＭ１は、データバス２に
接続されている。ビデオＲＡＭ１は、ＣＰＵからの指示
に従い、書き込みモードまたは読み出しモードに切り換
えられる。例えば、ビデオＲＡＭ１が書き込みモードに
なっているとき、キャラクタコードや、アトリビュート
コードや、修飾データが、ビデオＲＡＭ１に書き込まれ
る。また、読み出しモードになっている場合には、キャ
ラクタコードや、アトリビュートコードが読み出されて
データバス２にのる。この書き込み及び読み出しの際の
ビデオＲＡＭ１のアドレッシングは、後述するローアド
レスレジスタ３及びカラムアドレスレジスタ４に所望の
アドレスデータをデータバス２を介しセットすることに
よって行う。

【００２３】すなわち、各マシンサイクル中のＣＰＵタ
イミング中にビデオＲＡＭ１のローアドレスをアドレッ
シングする場合には、ローアドレスレジスタ３に、ＣＰ
Ｕからのローアドレスデータがデータバス２を介しセッ
トされる。

【００２４】同様に、カラムアドレスレジスタ４に、デ
ータバス２を介しＣＰＵからのカラムアドレスデータが
セットされる。これによって、ビデオＲＡＭ１をアドレ
ッシングする。

【００２５】ビデオＲＡＭ１へのデータの書き込みは、
このＣＰＵタイミングにおいて、ＣＰＵからのデータに
よって行う。また、画面表示のためのビデオＲＡＭ１か
らのデータの読み出しは、ＯＳＤタイミングの読み出し
によって行う。

【００２６】「ＯＳＤタイミングのビデオＲＡＭへのア
クセス」各マシンサイクルのＯＳＤタイミング中のロー
アドレスを決定するために、垂直位置制御回路５が設け
られている。

【００２７】ここで、テレビ画面における文字表示の垂
直方向開始位置を示す初期設定データが、ローアドレス
「００〜０Ｆ」Ｈ、カラムアドレス「００」で指定され
る領域にそれぞれ書き込まれている。

【００２８】垂直位置制御回路５は、タイミング切換信
号Ｏ／Ｃ、水平同期信号Ｈｓ、及び垂直同期信号Ｖｓが
印加されて動作する。このため、垂直位置制御手段５の
内部には、最初の表示文字の垂直方向の開始位置を検出
する手段として、第１カウンタ（図示せず）と、第２カ
ウンタ（図示せず）と、一致検出回路（図示せず）が設
けられている。

【００２９】第１カウンタは、水平同期信号Ｈｓの立ち
上がりでリセットされ、水平同期信号のＨｓの立ち上が
り期間中（ブランキング期間）にローアドレスを「０
０」Ｈから「０Ｆ」Ｈまで変更させる。このため、これ
に対応する周波数のクロック信号をカウントする。この
とき、カラムアドレスは「００」に固定されており、こ
の状態で、垂直位置制御回路５は、第１カウンタの値に
よってビデオＲＡＭ１からバイナリデータを順次読み込
む。

【００３０】第２カウンタは、垂直同期信号Ｖｓでリセ
ットされ、水平同期信号Ｈｓをカウントする。一致検出
回路は、第１カウンタのカウント値でアクセスされた
「００〜０Ｆ」Ｈのいずれか１つのローアドレス（カラ
ムアドレスは「００」）に書き込まれたバイナリデータ
と、第２カウンタでカウントされた水平同期信号Ｈｓの
バイナリデータとの一致を検出する。従って、第２カウ
ンタに得られる水平同期信号Ｈｓの垂直方向の位置を表
すデータが、ローアドレス「００〜０Ｆ」Ｈのいずれか
１つに書かれていると、その位置が最初の表示文字の垂
直方向の表示開始位置と認識される。そこで、一致検出
回路は、このときに一致信号を出力する。なお、この一
致検出に応じて、対応ローアドレスのデータが出力さ
れ、文字表示が開始される。

【００３１】垂直位置制御回路５は第３カウンタ（図示
せず）をさらに有している。第３カウンタは、一致検出
回路から出力される一致検出信号でイネーブル状態にさ
れ、水平同期信号Ｈｓの立ち上がりをバイナリでカウン
トする。ここで、テレビ画面に表示される文字のフォン
トを縦ｍドット×横ｎドットとすると、第３カウンタ
は、ｍカウントしてリセットされる。従って、第３カウ
ンタのカウント値は、１つのキャラクタの垂直方向の位
置を示している。

【００３２】一方、後述するキャラクタＲＯＭ１７に
は、縦ｍドット×横ｎドットの表示のためのドットパタ
ーンが予め記憶されており、このアクセスは第３カウン
タの出力によって制御される。すなわち、第３カウンタ
が水平同期信号がバイナリでカウントした値を前記キャ
ラクタＲＯＭ１７に垂直方向のアドレスとして印加し、
キャラクタＲＯＭ１７のアドレスを制御する。なお、本
実施形態では、キャラクタＲＯＭ１７は、横方向のｎビ
ットが８ビットずつの左右２分の領域に分割して形成さ
れており、これらの対応アドレスを順次アクセスする。
そこで、両者を順次アクセスするための構成を別途有し
ており、これについては後述する。

【００３３】ビデオＲＡＭ１におけるパレットデータ領
域のローアドレスを指定するために、パレットローアド
レスレジスタ６が設けられている。この例では、このパ
レットローアドレスレジスタに、「１０」Ｈが予めセッ
トされている。

【００３４】ローアドレスレジスタ３、垂直位置制御回
路５、パレットローアドレスレジスタ６とビデオＲＡＭ
１の間には、ローアドレス切換回路７が設けられてお
り、いずれかのローアドレスを切り換え出力する。具体
的には、タイミング切換信号Ｏ／Ｃと、パレットリード
信号ＰＲのハイレベル及びローレベルの組み合わせによ
り、いずれか１つのローアドレスを切り換え出力する。
この信号Ｏ／Ｃ及びＰＲの発生のタイミングは図７のタ
イミングチャートに示すとおりである。

【００３５】このように、タイミング切換信号Ｏ／Ｃ及
びパレットリード信号ＰＲがローレベルの時はローアド
レスレジスタ３にセットされているローアドレスデータ
が選択され、タイミング切換信号Ｏ／Ｃがハイレベル
で、パレットリード信号ＰＲがローレベルの時は垂直位
置制御回路５から供給されるローアドレスデータが選択
され、タイミング切換信号Ｏ／Ｃ及びパレットリード信
号ＰＲが共にハイレベルの時はパレットローアドレスレ
ジスタ６にセットされているローアドレスデータが選択
される。

【００３６】水平位置制御回路８は、表示文字の水平方
向の開始位置を検出する。各マシンサイクルのＯＳＤタ
イミング中、ビデオＲＡＭ１は、水平位置制御回路８の
出力に基づきアドレッシングされる。水平位置制御回路
８は、水平同期信号Ｈｓの立ち上がりから、ローアドレ
ス「００」Ｈ，カラムアドレス「０４」Ｈから読み出さ
れた表示文字の水平方向文字表示開始位置に至ると、ド
ットクロックＤＣＬＫの立ち上がりをバイナリでカウン
トするカウント手段を有している。

【００３７】そして、このカウント手段は、カウントを
開始したときに、パルスＰＰＣをすると共に、カウント
を開始し、ＤＣＬＫをｎ回カウントする度にＰＰＣを発
生する。また、水平位置制御回路８は、文字表示の開始
位置（カウントの開始位置）についてのデータを記憶す
るためのレジスタ手段も有している。ここで、ドットク
ロックＤＣＬＫは、文字データの横方向の各ドット毎が
１周期となる周波数を有しており、１つのキャラクタの
水平方向のドット数はｎである。そこで、表示文字の区
切り毎に（変更時点で）パルスＰＰＣが発生される。

【００３８】カラムカウンタ９には、ＯＲゲート１０を
介し、水平位置制御回路８からのパルスＰＰＣが印加さ
れる。そして、カラムカウンタ９は、パルスＰＰＣが入
力される度に、インクリメントされるカラムアドレスデ
ータを発生する。

【００３９】カラムアドレス切換回路１１は、タイミン
グ切換信号Ｏ／Ｃ及びパレットリード信号ＰＲに応じ
て、カラムアドレスレジスタ４、カラムカウンタ９及び
後述するラッチ回路１５のいずれかの出力を選択し、ビ
デオＲＡＭ１に印加するカラムアドレスデータを切り換
える。具体的には、タイミング切換信号Ｏ／Ｃ及びパレ
ットリード信号ＰＲが共にローレベルのときカラムアド
レスレジスタ４にセットされたカラムアドレスデータを
選択し、タイミング切換信号Ｏ／Ｃがハイレベルでパレ
ットリード信号ＰＲがローレベルの時カラムカウンタ９
でカウントされたカラムアドレスデータを選択し、タイ
ミング切換信号Ｏ／Ｃ及びパレットリード信号ＰＲが共
にハイレベルの時、前記ラッチ回路１５の出力を選択す
る。

【００４０】このようにして、ビデオＲＡＭ１は、ロー
アドレス及びカラムアドレスが決定され、当該アドレス
のデータ（キャラクタコード、アトリビュートコード、
修飾データ）がデータが読み出される。なお、垂直位置
制御回路５では、垂直方向の文字開始位置を検出するた
めに、上述したように、ローアドレス「００〜０Ｆ」Ｈ
及びカラムアドレス「００」Ｈで指定されるアドレスに
書き込まれたデータの取り込みが必要である。そこで、
タイミング切換信号Ｏ／Ｃの立ち下がりで読み出された
ビデオＲＡＭ１の全９ビットのデータＶＤＡＴＡは垂直
位置制御回路５に印加されるようになっている。

【００４１】「ビデオＲＡＭの読み出し出力ＶＤＡＴＡ
の処理」キャラクタコードラッチ回路１２は、ビデオＲ
ＡＭ１のＯＳＤタイミングの読み出し出力であるＶＤＡ
ＴＡのうち、キャラクタコードのみをラッチする。

【００４２】アトリビュートコードラッチ回路１３は、
ビデオＲＡＭ１の出力のうちアトリビュートコードのみ
をラッチする。このため、ビデオＲＡＭ１の読み出し出
力ＶＤＡＴＡの最上位ビットＭＳＢが「１」であり、か
つ水平位置制御回路８からアトリビュートクロックＡＴ
ＲＣＫが発生したとき、ＡＮＤゲート１４から出力され
るＡＴＲＣＫと同一の出力の立ち下がりに同期して、Ｖ
ＤＡＴＡの下位８ビット（アトリビュートコード）をラ
ッチする。

【００４３】ＡＮＤゲート１４の出力は、一方の入力に
信号ＰＰＣが供給されるＯＲゲート１０の他方の入力に
も印加され、アトリビュートコードラッチ回路１３がア
トリビュートコードをラッチする直前にカラムカウンタ
９の値は前記クロックＡＴＲＣＫの立ち上がりに同期し
て＋１インクリメントされる。

【００４４】ラッチ回路１５は、アトリビュートラッチ
回路１３にラッチされたアトリビュートコードをパレッ
トデータ領域のカラムアドレスに解読し、パルスＰＰＣ
の立ち上がりに同期してラッチする。これにより、ラッ
チ回路１５には、文字色か背景色かを識別するデータ
（アトリビュートコードの上位８ビット目）と、文字色
のオンオフデータ（アトリビュートコードの上位７ビッ
ト目）と、背景色のオンオフデータ（アトリビュートコ
ードの上位６ビット目）と、パレットデータ領域のカラ
ムアドレスデータとが保持される。

【００４５】修飾データラッチ回路１６は、パレットロ
ーアドレスレジスタ６から出力された「１０」Ｈの固定
されたローアドレスデータと、ラッチ回路１５から出力
された「００〜２Ｆ」のカラムアドレスデータで指定さ
れたビデオＲＡＭ１のパレットデータ領域の任意のアド
レスから読み出された修飾データ（アトリビュートデー
タ）をラッチする。このデータのラッチは、水平位置制
御回路８から出力される修飾データクロックＰＬＤＣＬ
Ｋの立ち上がりに同期して行われる。

【００４６】キャラクタＲＯＭ１７には、縦ｍドット×
横ｎドットの文字フォントを有する所定のドットパター
ンが、キャラクタコードで指定される領域に１つずつに
記憶されている。そして、キャラクタコードラッチ回路
１２に記憶されたキャラクタコードにより、対応する領
域がアドレス指定され、読み出されるキャラクタ（１文
字分の文字フォントが記憶される領域）が決定される。

【００４７】また、垂直位置制御回路５から供給される
水平ラインを示すアドレス信号によって、１キャラクタ
のドットデータにおける垂直位置が決定される。従っ
て、１回の読み出して、１つのキャラクタの水平方向ｎ
ビット分のドットデータが読み出される。

【００４８】ここで、本実施形態では、水平方向のｎビ
ットが１６ビットで構成されている。そして、キャラク
タＲＯＭ１７は、１アドレス８ビットの汎用のＲＯＭが
利用される。従って、水平ラインの位置に基づく１回の
垂直位置の読み出しにおいて、２アドレスが指定され
る。この構成については、後述する。

【００４９】そして、キャラクタコードラッチ回路１２
にラッチされるキャラクタコードが変更される度に、読
み出されるキャラクタが変更される。１水平ラインの読
み出しが終了すると、次のラインの読み出しに移り、同
一のキャラクタの次の水平ラインのデータの読み出しが
繰り返される。

【００５０】このキャラクタＲＯＭ１７の出力には、ラ
ッチ回路２５、２６が接続されており、キャラクタＲＯ
Ｍ１７の１垂直位置について２つ（８ビット＋８ビッ
ト）の出力をそれぞれ受け入れラッチする。この例で
は、一列のドットデータの右側をラッチ回路２５がラッ
チし、左側をラッチ回路２６がラッチする。

【００５１】そして、これらラッチ回路２５、２６に
は、１つのシフトレジスタ１８が接続されている。この
シフトレジスタ１８は、ｎ（１６）ビットのシフトレジ
スタであり、ラッチ回路２５、２６からのドットデータ
を隣接して受け入れ、ｎビットドットデータとして格納
する。従って、キャラクタＲＯＭ１７において、左右２
つに分けて記憶されていた一列分のドットデータが、こ
こで一列のドットデータにまとめられる。なお、このシ
フトレジスタ１８のデータ受入は、パルスＰＰＣの立ち
上がりに同期して行われ、その後ドットクロックＤＣＬ
Ｋに同期してｎビットのドットデータをシリアル出力す
る。

【００５２】一方、修飾データラッチ回路１６には、レ
ジスタＡ１９及びレジスタＢ２０が接続されている。レ
ジスタＡ１９は、修飾データラッチ回路１６でラッチし
ているデータが表示文字自体の色指定を行う修飾データ
の場合、そのデータをパルスＰＰＣの立ち上がりに同期
して保持する。一方、レジスタＢ２０は、表示文字に付
す背景色を示す修飾データを同様のタイミングで保持す
る。

【００５３】選択ラッチ回路２１は、レジスタＡ１９、
Ｂ２０のいずれか一方へ修飾データを選択入力させるた
めの回路であり、インバータ２２を介して印加されるパ
ルスＰＰＣの立ち下がりに同期して、ラッチ回路１５に
ラッチされているアトリビュートコードが文字色指定か
背景色指定かのデータをラッチする。例えば、選択ラッ
チ回路２１は、「０」をラッチしたときにレジスタＡ１
９への入力を許可し、「１」をラッチしたときにレジス
タＢ２０への入力を許可する。

【００５４】出力処理回路力２３は、色出力制御ラッチ
回路２４からの出力に基づいて、シフトレジスタ１８か
ら出力されるドットデータと、レジスタＡ１９及びＢ２
０から出力される修飾データとに対して信号処理を施
し、テレビ画面上にＲＧＢの信号処理が施された文字を
表示するための信号を出力する。

【００５５】色出力制御ラッチ回路２４は、ラッチ回路
１５にラッチされているアトリビュートコードにおける
文字色のオンオフデータと背景色のオンオフデータと
を、パルスＰＰＣの立ち上がりに同期してラッチする。
そして、このラッチ出力を出力処理回路２３に供給する
ことにより、出力処理回路における文字色及び背景色の
オンオフを制御する。

【００５６】「キャラクタＲＯＭ及びこの出力のラッ
チ」キャラクタＲＯＭ１７は、縦ｍ（＝３２ビット）ド
ット×横ｎ（１６ドット） ドットの文字フォントを有する所定のドットパターンが
１つのキャラクタコードで指定されるエリア（領域）に
記憶されている。特に、本実施形態では、図３に示に、
１キャラクタ（文字フォント）分の構成を示すように、
キャラクタＲＯＭ１７が、水平方向８ビットずつに分け
て記憶されている。この例では、「Ａ」という文字を左
右に分けて記憶している。

【００５７】そして、実際のアドレスとしては、図４に
示すように、偶数ビット（最下位ビットが０）のアドレ
スが左側の領域、奇数ビット（最下位ビットが１）のア
ドレスが右側の領域に割り当てられている。従って、隣
接する２つの偶奇ビットを読み出すことで、水平方向一
列のドットデータを読み出すことができる。そして、こ
の左側（偶数ビットのアドレス）のドットデータがラッ
チ回路２６に記憶され、右側（奇数ビットのアドレス）
のドットデータがラッチ回路２５に記憶される。

【００５８】さらに、クローズドキャプションについて
の文字フォントは、横９ビットであるが、本実施形態で
は、図５に示すように、８ビットの左側（偶数アドレ
ス）の領域に記憶するようにしている。

【００５９】図６に、このキャラクタＲＯＭ１７のアク
セスアドレス、及びラッチ回路２５、２６のラッチクロ
ックの発生のための回路を示す。まず、キャラクタＲＯ
Ｍ１７の１キャラクタ内のアドレスは、上述のように、
第３カウンタのカウント値によって決定される。この例
では、ｍ＝１６であり、これを２つに分けて読み出す
が、６ビットのアドレスの内、最下位ビットが異なるだ
けである。そして、この６ビットの内、５ビットは、垂
直位置制御回路５の第３カウンタの出力をそのままとす
ればよい。

【００６０】そして、アドレス０（１ビット目）は、図
６の回路によって発生される。この回路は、パルスＰＰ
Ｃの８倍の周波数を持つクロックＣＧＣＫがインバータ
２９を介し、クロック入力端に入力されるフリップフロ
ップ３０を有している。このフリップフロップ３０のＱ
出力端は、インバータ３１を介しデータ入力端Ｄに接続
されている。従って、Ｑ出力端からの出力は、クロック
ＣＧＣＫの１／２の周波数の信号になる。そして、この
Ｑ出力端からの出力が、キャラクタＲＯＭ１７に供給さ
れる０ビットになっている。

【００６１】また、この回路は、クロックＣＧＣＫと、
インバータ３１の出力が入力されるナンドゲート３２
と、ＣＧＣＫとＱ出力が入力されるナンドゲート３３を
有している。従って、ナンドゲート３２、３３からは、
周波数がＣＧＣＫの１／２であって、ハイレベルの時間
が長く、ローレベルの時間はクロックＣＧＣＫのローレ
ベルの時間と同じ信号が出力される。

【００６２】このような図６の回路の出力によって、キ
ャラクタＲＯＭ１７の１キャラクタ内のアドレスがフリ
ップフロップのＱ出力「１」の時右側領域、「０」の時
左側領域と切り換えられて、左右領域が順次交互にアク
セスされる。また、ナンドゲート３２、３３の出力によ
って、ラッチ回路２６、２５を順次駆動して、キャラク
タＲＯＭ１７の左右領域からのドットデータをラッチす
ることができる。

【００６３】そして、ラッチ回路２６、２５には、デー
タ重複するタイミングで保持されている。そこで、適宜
タイミングで２つのラッチ回路２６、２５のドットデー
タをシフトレジスタ１８に転送することで、水平一列の
ドットデータがシフトレジスタに格納される。

【００６４】このシフトレジスタ１８には、ドットクロ
ックＤＣＬＫが供給され、内部のドットデータが順次出
力されるが、このときのドットクロックＤＣＬＫの数が
キャラクタＲＯＭ１７におけるキャラクタのドットパタ
ーンの一列のドット数に合わせて制御される。

【００６５】すなわち、図３の例では、すべてが有効な
パターンデータであるため、１６ドットを転送するため
のドットクロックＤＣＬＫ（ｎ＝１６個）を毎回供給す
る。しかし、例えば左から１２ドットのみを有効なエリ
アとして、キャラクタパターンを記憶していた場合に
は、１２ドット分のクロックのみをシフトレジスタ１８
に供給する。これによって、必要なデータのみを出力処
理回路２３に供給することができ、所望の文字表示が行
える。すなわち、一列１２ビットのキャラクタデータの
記憶に１アドレス８ビットのＲＯＭを使用でき、出力処
理回路２３においての処理は、１アドレス１２ビットの
専用のＲＯＭを使用したのと全く変わらない。

【００６６】「クローズドキャプションの場合」また、
クローズドキャプションによるキャラクタコードの表示
の場合には、図５におけるフリップフロップ３０のリセ
ット端子ＲＤにハイレベルが供給される。従って、この
フリップフロップ３０はその値が「０」、すなわちロー
レベルに固定される。そこで、キャラクタＲＯＭ１７へ
のアクセスアドレスは、最下位ビットが０に固定され、
左側領域のみが順にアクセスされることになる。

【００６７】また、ナンドゲート３３は、その出力がハ
イレベルに固定され、ラッチ回路２５はデータがラッチ
されない。そして、ナンドゲート３２からは、信号ＣＧ
ＣＫがハイレベルの時にローレベル、ローレベルの時に
ハイレベルが出力される。そこで、ラッチ回路２６が、
キャラクタＲＯＭ１７の左側領域からの読み出し出力を
順次ラッチする。

【００６８】さらに、図１に示すように、クローズドキ
ャプションの場合には、ラッチ回路２５にリセット信号
が入力される。このため、このラッチ回路２５はリセッ
ト状態「０」に固定されている。そこで、シフトレジス
タ１８に入力された時に、右側領域についてのラッチ回
路２５は、その値が「０」に固定されている。

【００６９】そして、クローズドキャプションの場合に
は、シフトレジスタ１８の１回の出力の際に供給される
ドットクロックＤＣＬＫの数が９個に変更される。すな
わち、左側の８ビットのデータに１ビットの「０」のデ
ータをダミービットとして付与して、出力処理回路２３
に供給できる。従って、１アドレス８ビットのキャラク
タＲＯＭ１７を用いているにも拘わらず、出力処理回路
２３は、９ビットのキャラクタＲＯＭを用いて読み出し
たキャラクタデータと同様の処理で足りる。

【００７０】「動作」次に、図１に示す回路の動作を図
７及び図８のタイミングチャートに基づいて説明する。
特に、ビデオＲＡＭ１に記憶されているコードを表示の
目的で読み出し、テレビ画面上に１水平走査分だけ表示
する場合（ローアドレスは変化しない）について説明す
る。なお、図７、図８では、表示文字の初期の開始位置
を認識できた後の動作を示している。また、タイミング
切換信号Ｏ／ＣとパルスＰＰＣとは同期させる必要なな
いが、説明の都合上、同期した状態で説明する。

【００７１】時刻ｔ０において、パルスＰＰＣが立ち上
がると、このパルスＰＰＣの立ち上がりに同期してカラ
ムカウンタ９がインクリメントされる。ここで、カラム
カウンタ９の値はｎ−１からｎになったとする。このと
き、ビデオＲＡＭ１から読み出されているのがカラムア
ドレスｎ−１に対応するキャラクタコードＮ−１である
と、パルスＰＰＣの立ち上がりに同期してキャラクタコ
ードＮ−１がキャラクタコードラッチ回路１２にラッチ
される。

【００７２】このとき、タイミング切換信号Ｏ／Ｃはロ
ーレベルからハイレベルに立ち上がった状態であり、そ
の後のハイレベル期間にカラムカウンタ９のカラムアド
レスデータｎがカラムアドレス切換回路１１を介しビデ
オＲＡＭ１に印加され、ビデオＲＡＭ１のカラムアドレ
スｎ（ローアドレスは任意のアドレスで固定されてい
る）で指定されるアドレスがアクセスされる。

【００７３】次に、タイミング切換信号Ｏ／Ｃの立ち下
がりに同期して、ビデオＲＡＭ１から読み出されるコー
ドがＮ−１からＮに変更される。なお、カラムアドレス
ｎに対応するビデオＲＡＭ１の読み出しコードは大文字
のＮで表す。

【００７４】ここで、読み出しコードＮが、アトリビュ
ートコードであると、ＭＳＢが「１」であることから、
アトリビュートクロックＡＴＲＣＫの立ち上がりに同期
して、カラムカウンタ９の値がｎからｎ＋１に変更さ
れ、またアトリビュートクロックＡＴＲＣＫの立ち下が
りに同期して、アトリビュートコードＮがアトリビュー
トコードラッチ回路１３にラッチされる。

【００７５】なお、アトリビュートクロックＡＴＲＣＫ
が発生している期間はパレットリード信号ＰＲがハイレ
ベルになるように設定されている。このため、カラムカ
ウンタ９の出力がカラムアドレス切換回路１１から出力
される動作は禁止され、その代わりにラッチ回路１５に
既にラッチされている前アトリビュートコードのパレッ
トアドレスがビデオＲＡＭ１に印加される。これによっ
て、前修飾データがビデオＲＡＭ１から読み出される。

【００７６】そして、タイミング切換信号Ｏ／Ｃの立ち
上がりと同時に、修飾データクロックＰＬＤＣＫが発生
し、この立ち上がりに同期して修飾データラッチ回路１
６に修飾データがラッチされる。なお、カラムカウンタ
９の値ｎ＋１で指定されるアドレスから読み出されるコ
ードはキャラクタコードであるものとする。

【００７７】ここで、１文字分の文字フォントの横方向
のドット表示が終了し、時刻ｔ１において、パルスＰＰ
Ｃが再び立ち上がると、パルスＰＰＣの立ち上がりに同
期してカラムカウンタ９がインクリメントされ、カラム
カウンタ９の値はｎ＋１からｎ＋２になる。同時に、ビ
デオＲＡＭ１から読み出されているのは、カラムアドレ
スデータｎ＋１に対応するキャラクタコードＮ＋１とな
り、パルスＰＰＣの立ち上がりに同期してキャラクタコ
ードＮ＋１がキャラクタコードラッチ回路１２にラッチ
される。さらに、パルスＰＰＣの立ち上がりに同期し
て、アトリビュートコードラッチ回路１３に既にラッチ
されているアトリビュートコードＮがラッチ回路１５に
ラッチされる。

【００７８】そして、キャラクタコードＮ−１でアクセ
スされ、キャラクタＲＯＭ１７の左領域と右領域からド
ットデータ（Ｎ−１）Ｌ、（Ｎ−１）Ｒが交互に読み出
される。そして、これらドットデータ（Ｎ−１）Ｌ、
（Ｎ−１）Ｒが、信号ＣＧＣＫの立ち下がりに同期して
ラッチ回路２５、２６に交互に取り込まれる。そして、
パルスＰＰＣの立ち上がりに同期してシフトレジスタ１
８に取り込まれる。

【００７９】また、時刻ｔ１のパルスＰＰＣの立ち下が
りに同期して、修飾データラッチ回路１６にラッチされ
ている前修飾データがレジスタＡ１９またはレジスタＢ
２０のいずれかにセットされる。この例では、前修飾デ
ータが文字色についてのものであり、レジスタＡ１９に
記憶される。

【００８０】このとき、タイミング切換信号Ｏ／Ｃはロ
ーレベルからハイレベルに立ち上がった状態であり、そ
の後のハイレベル期間にカラムカウンタ９のカラムアド
レスデータｎ＋２がカラムアドレス切換回路１１を介し
てビデオＲＡＭ１に印加され、ビデオＲＡＭ１のカラム
アドレスｎ＋２（ローアドレスは任意のアドレスで固定
されている）で指定されるアドレスがアクセスされる。

【００８１】次に、タイミング切換信号Ｏ／Ｃの立ち上
がりに同期して、ビデオＲＡＭ１から読み出されるコー
ドがＮ＋１からＮ＋２に変更される。ここで、読み出し
コードＮ＋２がキャラクタコードであると、該キャラク
タコードの最上位ビットＭＳＢが「０」であることか
ら、アトリビュートクロックＡＴＲＣＫが発生してもカ
ラムカウンタ９の値は変更されることはなくｎ＋２のま
まである。また、ＡＮＤゲート１４からアトリビュート
コードラッチ回路１３のためのクロックも発生しないた
め、キャラクタコードＮ＋２がアトリビュートコードラ
ッチ回路１３にラッチされる動作も禁止される。

【００８２】なお、アトリビュートクロックＡＴＲＣＫ
が発生している期間はパレットリード信号ＰＲがハイレ
ベルとなっているため、カラムカウンタ９の出力がカラ
ムアドレス切換回路１１から出力される動作は禁止さ
れ、その代わりにラッチ回路１５に既にラッチされてい
るアトリビュートコードＮのパレットアドレスがビデオ
ＲＡＭ１に印加され、タイミング切換信号Ｏ／Ｃの立ち
下がりに同期して、ビデオＲＡＭ１から修飾データＮが
読み出される。

【００８３】次に、タイミング切換信号Ｏ／Ｃの立ち上
がりと同時に修飾データクロックＰＬＤＣＫが発生する
と、修飾データクロックＰＬＤＣＫの立ち上がりに同期
して修飾データラッチ回路１６に修飾データＮがラッチ
される。

【００８４】そして、１文字分の表示が終了し、時刻ｔ
２になったときに、パルスＰＰＣが立ち上がると、この
パルスＰＰＣの立ち上がりに同期してカラムカウンタ９
がインクリメントされ、カラムカウンタ９の値はｎ＋２
からｎ＋３になる。

【００８５】これによって、ビデオＲＡＭ１から読み出
されているデータが、カラムアドレスｎ＋２に対応する
キャラクタコードＮ＋２になり、パルスＰＰＣの立ち上
がりに同期してキャラクタコードラッチ回路１２にラッ
チされる。さらにパルスＰＰＣの立ち上がりに同期し
て、アトリビュートコードラッチ回路１３にラッチされ
ているアトリビュートコードＮのパレットアドレスがラ
ッチ回路１５によって再びラッチされ、かつキャラクタ
コードＮ＋１でアクセスされるキャラクタＲＯＭ１７か
ら読み出されて、その出力（Ｎ＋１）シフトレジスタ１
８にセットされる。

【００８６】また、パルスＰＰＣの立ち下がりに同期し
て、ラッチ回路１５に既にラッチされているアトリビュ
ートコードの文字色または背景色を指定するデータに応
じて、修飾データラッチ回路１６にラッチされている修
飾データＮが、レジスタＡ１９またはレジスタＢ２０の
いずれか一方にセットされる。この例では、修飾データ
Ｎが背景色についてのものであり、レジスタＢ２０に記
憶される。

【００８７】このとき、タイミング切換信号Ｏ／Ｃは、
ローレベルからハイレベルに立ち上がった状態であり、
その後のハイレベル期間にカラムカウンタ９のカラムア
ドレスデータｎ＋３がカラムアドレス切換回路１１を介
してビデオＲＡＭ１に印加され、ビデオＲＡＭ１のカラ
ムアドレスｎ＋３（ローアドレスは任意のアドレスで固
定されている）で指定されるアドレスがアクセスされ
る。

【００８８】次に、タイミング切換信号Ｏ／Ｃの立ち下
がりに同期して、ビデオＲＡＭ１から読み出されるコー
ドがＮ＋２からＮ＋３に変更される。ここで、読み出し
コードＮ＋３がアトリビュートコードであると、このア
トリビュートコードの最上位ビットＭＳＢが「１」であ
ることから、アトリビュートクロックＡＴＲＣＫの立ち
上がりに同期してカラムカウンタ９の値がｎ＋３からｎ
＋４にインクリメントされる。また、アトリビュートク
ロックＡＴＲＣＫの立ち下がりに同期してアトリビュー
トコードＮ＋３がアトリビュートコードラッチ回路１３
にラッチされる。また、アトリビュートクロックＡＴＲ
ＣＫが発生している期間はパレットリード信号ＰＲがハ
イレベルとなっているためカラムカウンタ９の出力がカ
ラムアドレス切換回路１１から出力される動作は禁止さ
れ、その代わりにラッチ回路１５に既にラッチされてい
るアトリビュートコードＮが再びビデオＲＡＭ１に印加
され、タイミング切換信号Ｏ／Ｃの立ち下がりに同期し
て修飾データＮが読み出される。

【００８９】その後、タイミング切換信号Ｏ／Ｃの立ち
上がりと同時に修飾データクロックＰＬＤＣＫが発生す
ると、修飾データクロックＰＬＤＣＫの立ち上がりに同
期して修飾データラッチ回路１６に修飾データＮがラッ
チされる。

【００９０】そして、時刻ｔ１からｔ２の間は、シフト
レジスタ１８の値が（Ｎ−１）になっている。一方、レ
ジスタＡ１９またはレジスタＢ２０の値は、前修飾デー
タに書き換えられている。従って、この期間は、この修
飾データが出力処理回路２３に印加され、所定のＲＧＢ
信号が出力されることになる。同様に時刻ｔ２からｔ３
の期間においては、シフトレジスタ１８の値が（Ｎ＋
１）、レジスタＡ１９の値が前修飾データ、レジスタＢ
２０の値が修飾データＮとなっており、これが出力処理
回路２３に印加され、これに応じて所定のＲＧＢ信号が
出力される。

【００９１】このように、本実施形態によれば、ビデオ
ＲＡＭ１のアドレスの一部に修飾データを記憶させるた
め、１アドレスについてアトリビュートコードのみを記
憶できるため、他種類の色指定も可能となる。

【００９２】そして、本実施形態では、キャラクタＲＯ
Ｍ１７のを左右２つに分け、１水平ラインに対するアク
セスにおいて、左右２つのアドレスを順次アクセスす
る。そして、この出力を２つのラッチ回路２５、２６に
記憶した後、１つのシフトレジスタ１８に並べて記憶す
る。そこで、このシフトレジスタ１８から出力するとき
には、１つのアドレス指定によって、読み出したもの同
様のものになる。このため、キャラクタＲＯＭ１７に記
憶するドットデータのドット数を例えば１２ドットとし
た場合にも、８ビットの汎用のＲＯＭを利用してキャラ
クタＲＯＭ１７を構成することができる。

【図面の簡単な説明】

【図１】 本発明のキャラクタエリアアクセス制御回路
の全体構成を示すブロック図である。

【図２】 ビデオＲＡＭのエリアマップを示す図であ
る。

【図３】 フォントの水平幅が８ビットを超えるフォン
トをビット幅８ビットのＲＯＭに格納したときの模式図
である。

【図４】 ビット幅８ビットのＲＯＭのアドレス空間を
示す図である。

【図５】 クローズドキャプション用のフォントをビッ
ト幅８ビットのＲＯＭに格納したときに模式図である。

【図６】 キャラクタＲＯＭの読み出し信号及びラッチ
回路用ラッチ信号発生のための構成を示す図である。

【図７】 読み出しの動作を示すタイミングチャートで
ある。

【図８】 読み出しの動作を示すタイミングチャートで
ある。

【符号の説明】

１ ビデオＲＡＭ、１７ キャラクタＲＯＭ、１８ シ
フトレジスタ、１９，２０ レジスタ、２３ 出力処理
回路 ２５，２６ ラッチ回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/22 - 5/24

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 キャラクタコードに基づいてキャラクタ
   格納領域における対応する領域を指定し、ここに記憶さ
   れているキャラクタパターンを水平方向の一列のドット
   データ毎にアドレス指定して読み出すキャラクタ読み出
   し制御回路であって、 上記キャラクタ格納領域には、１つのキャラクタパター
   ンの水平方向一列のドットデータが２つの連続したアド
   レスで指定される領域に分けて記憶されており、 １つのキャラクタコードに基づいて、上記２つの連続し
   たアドレスを指定し、２つの領域からドットデータを読
   み出すことで１つのキャラクタコードに対応するキャラ
   クタパターンの水平方向一列のドットデータを読み出
   し、 これによって上記連続する２つの領域からパターンデー
   タを読み出し、読み出された２つのドットデータを２つ
   のラッチ回路にそれぞれラッチし、 上記２つのラッチ回路からのデータの両方をシフトレジ
   スタに受け入れ、受け入れたデータを所定のシフトクロ
   ックにより上記シフトレジスタからシリアル出力するこ
   とによって、２つの領域に分けて記憶されたパターンを
   １つのパターンにまとめて出力するとともに、 リセット信号がオンの場合には、上記２つのラッチ回路
   のいずれか一方のラッチ回路の記憶内容をリセットし、
   上記シフトレジスタにリセットされていないパターンデ
   ータと、リセットされたデータを受け入れ、 上記シフトレジスタは、リセットしていない方のラッチ
   回路からのデータを先に出力すると共に、１回の出力の
   際のシフトクロックを上記リセットしていない方のラッ
   チ回路からのデータのビット数より所定数多くし、 上記連続する２つの領域の一方から読み出されたパター
   ンデータに上記リセットされたデータを付加し、上記所
   定数多くなったビット数のデータを出力す ることを特徴
   とするキャラクタ読み出し制御回路。
2. 【請求項２】 請求項１に記載の回路において、 上記キャラクタ格納領域に対するアドレス指定は、最下
   位ビットを順次変更して行うことを特徴とするキャラク
   タ読み出し制御回路。
3. 【請求項３】 請求項１または２に記載の回路におい
   て、 上記２つの連続する領域のビット数は、８ビットである
   ことを特徴とするキャラクタ読み出し制御回路。