JP3276897B2

JP3276897B2 - キャラクタ表示制御回路

Info

Publication number: JP3276897B2
Application number: JP24448997A
Authority: JP
Inventors: 博康新藤; 利一古川
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-09-09
Filing date: 1997-09-09
Publication date: 2002-04-22
Anticipated expiration: 2017-09-09
Also published as: US6064402A; KR19990029619A; KR100329942B1; JPH1185125A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャラクタの画面
上への表示を制御するキャラクタ表示制御回路に関す
る。

【０００２】

【従来の技術】従来より、各種の文字情報を視聴者の指
示に応じて、テレビ画面上に表示するオンスクリーン機
能を有するテレビジョン受像機、ＶＴＲなどが知られて
いる。このオンスクリーン機能は、通常ビデオＲＡＭ
（ＶＲＡＭ）及びキャラクタＲＯＭを有するマイクロコ
ンピュータによって達成されている。すなわち、ＶＲＡ
Ｍには、表示文字に対応するキャラクタコードがテレビ
画面の表示部分に対応したアドレスに記憶される。そし
て、テレビジョン信号の水平、垂直走査に応じて、ＶＲ
ＡＭからキャラクタコードを読み出す。一方、キャラク
タＲＯＭには、テレビ画面に表示できるすべての文字毎
のキャラクタフォントのドットパターンを記憶してい
る。従って、ＶＲＡＭから読み出されたキャラクタコー
ドに応じて、キャラクタＲＡＭから読み出されたキャラ
クタフォントのドットパターンに応じて、テレビ画面へ
の文字表示が行われる。

【０００３】ここで、このようなオンスクリーン機能を
有する装置では、表示するキャラクタの大きさを変更す
る機能を有している。これは、キャラクタの表示クロッ
クの周波数を変更し１ドットについての表示期間を制御
することによって行っている。例えば、周波数を２／３
にすることによって、表示期間が１．５倍になり、水平
方向のキャラクタの大きさを１．５倍にすることができ
る。

【０００４】

【発明が解決しようとする課題】しかし、このような装
置では、キャラクタの水平方向の表示位置の開始位置が
ずれてしまうという問題があった。すなわち、表示開始
位置は表示クロックのカウントによって決定しており、
表示クロックを変更すると同一のカウント値のセットで
あっても表示開始位置が異なってしまい、表示開始位置
がずれていた。

【０００５】本発明は、簡単な構成で、キャラクタの水
平方向の表示開始位置を制御することができる表示制御
回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明では、キャラクタ
の画面上への表示を制御する表示制御回路であって、キ
ャラクタの表示開始位置まで、基本クロックをカウント
してキャラクタの表示開始位置を検出する表示開始位置
検出手段と、表示開始位置に至った後、キャラクタパタ
ーンを任意の表示クロックに従って出力するキャラクタ
パターン出力手段と、を有する。

【０００７】このように表示開始位置までは、基本クロ
ックをカウントするため、キャラクタ表示の倍率を表示
クロックを変更することで変えても、表示開始位置は変
わらない。従って、表示キャラクタの倍率を変えてもず
れのないきれいな表示が行える。

【０００８】また、上記表示開始位置検出手段は、水平
走査の帰線期間終了後からキャラクタ表示開始までの期
間を検出するため、水平帰線期間終了からのカウントに
より、確実な表示位置制御が行える。

【０００９】そして、本発明では、前記表示開始位置検
出手段は、水平走査の帰線期間終了後から基本クロック
をカウントするスタートカウンタと、このスタートカウ
ンタのカウント値と、キャラクタ表示開始位置について
のデータを比較する比較器と、を含み、比較器において
表示開始位置を検出することを特徴とする。この構成に
より、スタートカウンタにおける基本クロックのカウン
トにより表示開始位置を検出することができる。そし
て、比較器の出力に、表示開始の信号を得ることができ
る。

【００１０】さらに、前記比較器の出力によって動作を
開始し、前記基本クロックに基づいて異なる周期のクロ
ックを出力するクロック発生手段と、このクロック発生
手段からのクロックと、前記基本クロックのいずれかを
選択して表示クロックとして出力する選択手段と、を含
み、選択手段により選択するクロックを制御すること
で、表示キャラクタの大きさを制御する。これによっ
て、キャラクタの表示開始後は、基本クロックの１．５
倍の周期のクロックと、基本クロックそのままの表示な
どの切換を行うことができる。

【００１１】さらに、前記キャラクタ表示とは独立して
表示タイミングが決定されるカーソルの表示タイミング
を制御するカーソル表示タイミング制御手段を含み、こ
のカーソル表示タイミングの検出に前記スタートカウン
タを利用することを特徴とする。カーソルの表示は、通
常１つのフォントの表示であり、その表示開始水平位置
が予め決定される。そこで、この表示位置を例えば帰線
期間中に読み込んで、おき、スタートカウンタのカウン
ト値により表示開始位置を検出することができる。これ
によって、カウンタを兼用することができる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）について、図面に基づいて説明する。

【００１３】図１は、本発明に係る表示制御回路の全体
構成を示すブロック図である。この回路は、１つのマイ
クロコンピュータで構成されている。ＶＲＡＭ１０は、
表示キャラクタに対応するキャラクタコードをテレビ画
面の表示部分に対応するアドレスに記憶する。また、表
示キャラクタの表示色を示す修飾（アトリビュート）情
報を記憶する場合には、キャラクタコードに代えて、こ
れらを指定するアトリビュートコードが記憶される。こ
のアトリビュートは、一旦指定すると、その後は同一の
状態を維持するようになっている。このため、アトリビ
ュートコードは、アトリビュートを変更したいキャラク
タのアドレスの直前のアドレスに記憶される。従って、
テレビ画面の中で、表示キャラクタを同じアトリビュー
トで連続表示する場合には、１文字目のキャラクタコー
ドが記憶されるアドレスの直前のアドレスにアトリビュ
ートコードを記憶するだけでよい。

【００１４】また、このＶＲＡＭ１０の各アドレスは、
例えば８ビットで構成されている。最上位ビット（ＭＳ
Ｂ）がキャラクタコードまたはアトリビュートコードの
別を示す識別ビット、残りの７ビットが、キャラクタコ
ード（文字コード）またはアトリビュートコードを示し
ている。そして、ＭＳＢ「０」はキャラクタコード、Ｍ
ＳＢ「１」はアトリビュートコードを示しており、この
ＭＳＢを読み出し判定することで、キャラクタコードか
アトリビュートコードかを識別できる。残りの７ビッ
ト、すなわち「００」〜「７Ｆ」Ｈ（Ｈはヘキサデシマ
ル）は１２８種類のキャラクタコード、「８０〜ＦＦ」
は１２８種類のアトリビュートコードを指定する。

【００１５】なお、ＶＲＡＭ１０の内部には、パレット
データを記憶する領域も設けられている。パレットデー
タは、キャラクタ（表示文字）、背景及び縁取りのアト
リビュートを特定するためのデータを記憶する領域であ
る。すなわち、ＶＲＡＭ１０から読み出されたアトリビ
ュートコードをアドレスデータとして、このパレットデ
ータ領域がアクセスされ、表示文字のアトリビュートが
決定される。

【００１６】ＣＰＵ１２は、例えば８ビットの演算処理
を行う。このＣＰＵ１２は、後述するＥＥＰＲＯＭ２０
から読み出されたプログラムデータの解読結果に従い、
論理演算を行ったり、ＶＲＡＭ１０に対する書き込みを
行う目的で、アドレスデータ、キャラクタコード及びア
トリビュートコードなどをデータバス１４を介して転送
したり、ＶＲＡＭ１０に書き込まれている内容を確認す
る目的で、各種コードをデータバス１４を介して取り込
んだりする。

【００１７】ここで、このマイクロコンピュータの１マ
シンサイクルは、プログラムの解読結果に基づき、ＶＲ
ＡＭ１０の書き込み読み出し動作を行うＣＰＵタイミン
グと、ＣＰＵの動作とは無関係にＶＲＡＭ１０の読み出
し動作を行うＯＳＤ（オン・スクリーン・ディスプレ
イ）タイミングとからなる。具体的には、１マシンサイ
クルは、６ステートからなり、ＣＰＵタイミング及びＯ
ＳＤタイミングを交互に繰り返す。ＶＲＡＭ１０は、Ｃ
ＰＵタイミング及びＯＳＤタイミングで独立にアクセス
されるため、構成が簡単なシングルポートでこと足りる
ことになる。

【００１８】そして、各マシンサイクルのＣＰＵタイミ
ング中、ＶＲＡＭ１０のローアドレスはローアドレスレ
ジスタ１６によりアドレッシングされる。このローアド
レスレジスタ１６には、ＣＰＵ１２からデータバス１４
を介してローアドレスデータがセットされる。同様に、
各マシンサイクルのＣＰＵタイミング中、ＶＲＡＭ１０
のカラムアドレスはカラムアドレスレジスタ１８により
アドレッシングされる。このカラムアドレスレジスタ１
８には、ＣＰＵ１２からデータバス１４を介しカラムア
ドレスデータがセットされる。

【００１９】ＥＥＰＲＯＭ２０は、ＣＰＵ１２の８ビッ
ト演算処理にあわせて８ビット構成になっており、ＥＥ
ＰＲＯＭ２０の内部では、１２８種類のキャラクタフォ
ントに対応したアドレス数がキャラクタデータ記憶用の
第２記憶領域に割り振られている。また、残りのアドレ
スがマイクロコンピュータの動作制御用のプログラムデ
ータの記憶用の第１記憶領域に割り振られている。

【００２０】特に、ＥＥＰＲＯＭ２０の第２記憶領域に
は、テレビ画面上に表示しようとしているすべてのキャ
ラクタのドットパターン（キャラクタパターン）が予め
記憶される。例えば、ユーザがテレビ画面で見る各表示
キャラクタが特定のキャラクタフォント（縦ｍドット×
横ｎドット）で形成されているとき、この第２記憶領域
の各アドレスにはキャラクタフォントで展開されるドッ
トパターンが記憶される。そして、ＶＲＡＭ１０から読
み出されるキャラクタコードで１つのキャラクタフォン
トが特定される。このために、１回の水平走査に応じて
１つのキャラクタフォント内のローアドレスが特定さ
れ、そのローアドレスのデータが読み出される。また、
次の水平走査に応じて次のローアドレスが特定され、そ
のローアドレスのデータ（１キャラクタについてｎドッ
トのデータ）が読み出される。これを縦方向（垂直方
向）ｍ回繰り返すことによって、１キャラクタ分のドッ
トデータが読み出される。通常の場合、横方向に複数の
キャラクタが表示されるため、１水平走査に基づき、複
数のキャラクタフォントのローアドレスが特定され、複
数のドットデータが順次読み出される。

【００２１】ＯＳＤ垂直制御回路２２は、表示キャラク
タの垂直方向の開始位置を検出し、各マシンサイクルの
ＯＳＤタイミング中、ＶＲＡＭ１０の垂直方向のアドレ
ッシングを制御する。また、このＯＳＤ垂直制御回路２
２は、テレビ信号中に存在する垂直同期信号Ｖｓｙｎｃ
の立ち上がりでリセットされた後、水平同期信号Ｈｓｙ
ｎｃの立ち上がりをバイナリでカウントする第１カウン
タ、及び水平走査が表示キャラクタの垂直方向の開始位
置までに行われたときの水平同期信号Ｈｓｙｎｃの数が
予めバイナリでＣＰＵ１２からセットされる第１レジス
タを有している。そして、ＯＳＤ垂直制御回路２２は、
第１カウンタが第１レジスタの値までカウントとした時
点から、水平同期信号Ｈｓｙｎｃの立ち上がりがｍ回印
加される毎にインクリメントされるローアドレスデータ
を発生する。

【００２２】なお、ＯＳＤ垂直制御回路２２は、ローア
ドレスデータがインクリメントされる毎に、ｍ個の水平
同期信号Ｈｓｙｎｃの立ち上がりをバイナリでカウント
した値をＥＥＰＲＯＭ２０の第２記憶領域のアドレスを
制御するために、後述するアドレス切換回路２４に供給
している。従って、このＥＥＰＲＯＭ２０の第２記憶領
域は、ＶＲＡＭ１０のキャラクタコードと、水平走査に
応じたキャラクタフォントのローアドレスとでアクセス
され、各表示キャラクタの横ｎドットデータを垂直方向
にｍ回読み出されるようになっている。

【００２３】図１の回路を動作するためには、テレビ信
号中の同期信号以外に各種のクロックが必要であり、そ
のためのクロック発生回路（図示せず）も設けられてい
る。すなわち、このクロック発生回路では、発振クロッ
クＬＣに基づいてキャラクタデータの横方向の各ドット
毎に周期を繰り返すドットクロックＤＣＬＫを発生す
る。また、ドットクロックＤＣＬＫに基づいてキャラク
タデータの横ｎドット毎にキャラクタ切換パルスＣＣＰ
を発生する。さらに、クロック発生回路は、データバス
１４を介してＣＰＵ１２とも接続されており、ＣＰＵ１
２からの指示に基づきテキストモードまたはキャプショ
ンモードの切り換えを行ったりもする。

【００２４】ＯＳＤ水平制御回路２６は、表示キャラク
タの水平方向の開始位置を検出する回路であり、各マシ
ンサイクルのＯＳＤタイミング中、ＶＲＡＭ１０のアド
レッシングを制御する。ＯＳＤ水平制御回路２６の内部
には、テレビ信号中に存在する水平同期信号Ｈｓｙｎｃ
の立ち上がりでリセットされ、ドットクロックＤＣＬＫ
の立ち上がりをバイナリでカウントする第２カウンタ、
及びドットクロックＤＣＬＫが表示キャラクタの水平方
向の開始位置まで行われたときのドットクロックＤＣＬ
Ｋ数が予めバイナリでセットされる第２レジスタを有し
ている。そして、ＯＳＤ水平制御回路２６は、第２カウ
ンタが第２レジスタの値までカウントした時点から、ド
ットクロックＤＣＬＫがｎ回印加される毎にインクリメ
ントされるカラムアドレスデータを発生する。

【００２５】ローアドレス切換回路２８は、タイミング
切換信号Ｃ／Ｏに応じて、ローアドレスレジスタ１６及
びＯＳＤ垂直制御回路２２のいずれか一方のローアドレ
スを切り換え出力させる。ここで、タイミング切換信号
Ｃ／Ｏは、ＣＰＵタイミングでハイレベル、ＯＳＤタイ
ミングでローレベルとなる信号である。すなわち、ロー
アドレス切換回路２８は、タイミング切換信号Ｃ／Ｏが
ハイレベルの時にローアドレスレジスタ１６の保持デー
タをＶＲＡＭ１０に印加し、タイミング切換信号Ｃ／Ｏ
がローレベルの時にＯＳＤ垂直制御回路２２の保持デー
タをＶＲＡＭ１０に印加する。

【００２６】また、カラムアドレス切換回路３０は、タ
イミング切換信号Ｃ／Ｏがハイレベルの時にカラムアド
レスレジスタ１８の保持データをＶＲＡＭ１０に印加
し、タイミング切換信号Ｃ／Ｏがローレベルの時にＯＳ
Ｄ水平制御回路２６の保持データをＶＲＡＭ１０に印加
する。

【００２７】従って、ＶＲＡＭ１０は、ＣＰＵタイミン
グではローアドレスレジスタ１６及びカラムアドレスレ
ジスタ１８からのデータでアクセスされ、ＯＳＤタイミ
ングではＯＳＤ垂直制御回路２２及びＯＳＤ水平制御回
路２６からのデータでアクセスされる。

【００２８】ＶＲＡＭレジスタ３２は、データバス１４
及びＶＲＡＭ１０に接続されており、タイミング切換信
号Ｃ／ＯがハイレベルであるＣＰＵタイミングでのＶＲ
ＡＭ１０に対してキャラクタコード及びアトリビュート
コードの書き込み読み出しは、このＶＲＡＭレジスタ３
２を介して行われる。例えば、ＶＲＡＭ１０への書き込
みを行う場合、各マシンサイクルの６ステート目のタイ
ミング切換信号Ｃ／Ｏのハイレベル期間において、キャ
ラクタコードまたはアトリビュートコードがＣＰＵ１２
からデータバス１４及びＶＲＡＭレジスタ３２を介し、
ＶＲＡＭ１０のアクセスされているアドレスに書き込ま
れる。また、ＶＲＡＭ１０の書き込み内容を確認するこ
とを目的としてＶＲＡＭ１０から読み出しを行う場合、
各マシンサイクルの４ステート目のタイミング切換信号
Ｃ／Ｏのハイレベル期間において、ＶＲＡＭ１０のアク
セスされているアドレスからキャラクタコードまたはア
トリビュートコードがＶＲＡＭレジスタ３２及びデータ
バス１４を介してＣＰＵ１２に取り込まれる。これによ
り、ＣＰＵ１２において、コードの解析などが行われ
る。

【００２９】一方、タイミング切換信号Ｃ／Ｏがローレ
ベルであるＯＳＤタイミングにおいては、読み出し状態
になっているＶＲＡＭ１０がＯＳＤ垂直制御回路２２及
びＯＳＤ水平制御回路２６の両データに対応するアドレ
スをアクセスされると、ＶＲＡＭ１０の該当アドレスか
らキャラクタデータまたはアトリビュートコードが読み
出され、ＶＤＡＴＡラッチ回路３４にラッチされる。こ
のＶＤＡＴＡラッチ回路３４にラッチされたデータは、
タイミング切換信号Ｃ／Ｏがローレベルからハイレベル
に切り替わるタイミングでＭＳＢ判定回路３６に出力さ
れる。

【００３０】ＭＳＢ判定回路３６は、ＶＤＡＴＡラッチ
回路３４を介し、ＶＲＡＭ１０から読み出されてきたデ
ータがキャラクタコードであるのかまたはアトリビュー
トコードであるのかを判定する。すなわち、上述したよ
うに、読み出したデータのＭＳＢが「０」、「１」によ
り、いずれのコードであるかを判定できるため、このＭ
ＳＢ判定回路３６がこの判定を行う。

【００３１】そして、ＭＳＢ判定回路３６において、キ
ャラクタコードと判定された場合（ＭＳＢ＝０）には、
このキャラクタコードがＯＳＤキャラクタコードラッチ
回路３８に供給される。このＯＳＤキャラクタコードラ
ッチ回路３８は、ＭＳＢ判定回路３６から出力されてき
たキャラクタコードをキャラクタ切換パルスＣＣＰの立
ち上がりに同期してラッチする。アドレス切換回路２４
は、ＣＰＵ内部のプログラムカウント（図示せず）から
出力されるＥＥＰＲＯＭ２０の第１記憶領域をアクセス
するアドレスデータと、ＥＥＰＲＯＭ２０の第２記憶領
域にアクセスするアドレスデータとをタイミング切換信
号Ｐ／Ｃに同期して切り換え出力する。ここで、第２記
憶領域にアクセスするアドレスデータは、ＯＳＤキャラ
クタコードラッチ回路３８にラッチされたキャラクタコ
ード及び水平走査に応じたキャラクタフォントの垂直ア
ドレスデータとからなっている。

【００３２】ここで、タイミング切換信号Ｐ／Ｃとは、
各マシンサイクルの１及び４ステート目のみハイレベル
になる信号であり、このハイレベル期間がＣＰＵ１２か
らのアドレスデータの通過を許可する期間である。ま
た、残りのローレベル期間がＯＳＤキャラクタラッチ回
路３８にラッチされたキャラクタコードと水平走査に応
じたキャラクタフォントの垂直アドレスデータとを合成
したアドレスデータを通過させる期間である。

【００３３】ＭＳＢ判定回路３６において、アトリビュ
ートコードと判定された場合（ＭＳＢ＝１）には、この
アトリビュートコードがアトリビュート制御回路４０に
供給される。アトリビュート制御回路４０は、タイミン
グ切換信号Ｃ／Ｏがローレベルからハイレベルに立ち上
がるタイミングで、ＭＳＢ判定回路３６から出力された
アトリビュートコードを基に各表示キャラクタに文字修
飾を行うアトリビュート制御データを発生する。このア
トリビュート制御データは、ＶＲＡＭ１０のパレット領
域の該当アドレスを読み出すことによって発生する。

【００３４】プログラムコードラッチ回路４２は、ＥＥ
ＰＲＯＭ２０から出力されるプログラムデータを一旦記
憶し、ＣＰＵ１２に供給するものであり、タイミング切
換信号Ｐ／Ｃがハイレベルに期間（各マシンサイクルの
１ステート目）にＥＥＰＲＯＭ２０の第１記憶領域に記
憶されているプログラムデータがプログラムコードラッ
チ回路４２を介しＣＰＵ１２に取り込まれ、ＣＰＵ１２
がデータの演算処理などの命令を実行する。また、タイ
ミング切換信号Ｐ／Ｃがローレベルの期間は、ＥＥＰＲ
ＯＭ２０の第２記憶領域に記憶されているキャラクタフ
ォントデータ、すなわち水平走査に応じたｎビット分の
ビットデータ（例えば、「１」で表示、「０」で無表示
を表すビットパターン）が出力され、ＣＲＯＭデータラ
ッチ回路４４にラッチされる。なお、各ドットについ
て、２ビットのデータを割り付け、４種類の表示を行う
ことも好適である。この場合、上述の１ドットのアドレ
スに対応して２つのアドレスからデータを読み出し、こ
の２ビットに応じて各ドットの状態を決定すればよい。
これにより、４つのレジスタに記憶されている４種類の
アトリビュート制御データに応じて、色を利用すること
ができる。また、レジスタに記憶しておく、アトリビュ
ート制御データを変更することで、利用する色を変更す
ることもできる。

【００３５】このＣＲＯＭデータラッチ回路４４は、上
記したｎビットのラッチ回路であり、タイミング切換信
号Ｐ／Ｃのローレベル期間にＥＥＰＲＯＭ２０から出力
される１キャラクタの１水平走査分のフォントデータを
ｎビットラッチする。ＯＳＤシフトレジスタ４６は、Ｃ
ＲＯＭデータラッチ回路４４にラッチされたｎビットデ
ータがキャラクタ切換パルスＣＣＰに同期してセットさ
れ、その後ドットクロックＤＣＬＫに同期してｎビット
データをシリアル出力する動作を繰り返すものである。
また、ＯＳＤカラーラッチ回路４８には、キャラクタ切
換パルスＣＣＰに同期してアトリビュート制御回路４０
から出力されるアトリビュート制御データがセットされ
る。

【００３６】そして、ＯＳＤ出力処理回路５０は、ＯＳ
Ｄシフトレジスタ４６から出力されるｎビットのキャラ
クタデータとＯＳＤカラーラッチ回路４８から出力され
るアトリビュート制御データとを信号処理し、ＲＧＢ信
号を出力する。

【００３７】「キャラクタ表示開始水平位置の制御」図
２にＯＳＤ水平制御回路２６内におけるキャラクタ表示
における１ドットの期間を制御するＤＣＬＫとして、原
発振ＯＲＧＣＬＫからＯＳＤＣＬＫを発生する回路を示
す。ＤＣＬＫは、ＯＳＤシフトレジスタ４６のシフトク
ロックとして利用され、ＯＳＤＣＬＫは、ＯＳＤ出力処
理回路５０に供給され、出力されるＲＧＢの波形整形に
使用される。原発振ＯＲＧＣＬＫは、反転水平同期信号
ＨＳ（アッパーバー）がロー期間は発振が停止し、帰線
期間が終了して反転水平同期信号ＨＳ（アッパーバー）
がハイレベルになると、発振を開始するクロックであ
る。

【００３８】ＶＤＡＴＡラッチ回路３４においてラッチ
されたＶＤＡＴＡは、Ｈレジスタ１０２に供給される。
このＨレジスタ１０２には、ラッチ用のクロックとして
Ｈレジスタクロックが供給されている。このＨレジスタ
クロックは、水平同期信号の帰線期間の適当なＣＰＵタ
イミングにおいて、発生されるものである。従って、Ｈ
レジスタ１０２には、そのタイミングでＶＲＡＭ１０の
所定領域から読み出された表示キャラクタの水平方向の
表示開始位置についてのＶＤＡＴＡ（ドットクロック数
についての値）が取り込まれる。従って、水平帰線期間
が終了したときには、このＨレジスタ１０２には水平方
向のキャラクタ表示位置についてのデータが記憶されて
いる。

【００３９】このＨレジスタ１０２の出力は、比較器１
０４に供給される。この比較器１０４には、Ｈスタート
カウンタ１０６からのデータも供給されており、両者の
比較を行う。ここで、このＨスタートカウンタ１０６
は、水平走査における表示位置を検出するものであり、
水平同期信号の反転がリセット端子に供給されると共
に、原発振クロックＯＲＧＣＬＫがフリップフロップ１
０８により１／２分周され周波数が１／２になったクロ
ックとして入力されている。従って、Ｈスタートカウン
タ１０６は、水平帰線期間の終了に応じて、原発振クロ
ックＯＲＧＣＬＫの１／２の周波数のＨカウンクロック
をカウントアップする。なお、比較器１０４におけるカ
ウント値の整合をとれば、フリップフロップ１０８を省
略し、Ｈスタートカウンタ１０６がそのまま原発振信号
ＯＲＧＣＬＫをカウントしてもよい。

【００４０】上述のように、比較器１０４は、Ｈレジス
タ１０２からの表示開始位置についての値と、Ｈスター
トカウンタ１０６からの帰線期間終了からのクロック数
のカウント値を比較する。そして、両者が一致したとき
（表示開始位置に至ったとき）には、比較器１０４が一
致信号を出力する。この一致信号はスタート検出回路１
１０に供給される。

【００４１】このスタート検出回路１１０は、例えばデ
ィレー回路で構成され、比較回路の出力に対し所定時間
遅れてハイレベルとなる信号を出力する。このスタート
検出回路１１０の出力は、２つのＤフリップフロップ１
１２、１１４の反転リセット端子に供給される。この２
つのフリップフロップ１１２、１１４のクロック端子に
は、原発振クロックＯＲＧＣＬＫが供給されており、フ
リップフロップ１１２のＱ出力はフリップフロップ１１
４のＤ入力端子に供給され、フリップフロップ１１４の
Ｑ出力はノアゲート１１６を介し、フリップフロップ１
１２のＤ入力端子に供給される。また、ノアゲート１１
６の他の入力端子には、フリップフロップ１１２のＱ出
力が供給されている。従って、この２つのフリップフロ
ップ１１２、１１４は、スタート検出回路からの出力信
号の立ち上がりから動作を開始する３進カウンタとして
機能する。

【００４２】一方、原発振クロックＯＲＧＣＬＫは、イ
ンバータ１１８が反転されてトランスパレントフリップ
フロップ１２０のクロック端子に入力される。このトラ
ンスパレントフリップフロップ１２０のＬ入力端子に
は、ノアゲート１１６の出力が供給されている。ここ
で、トランスパレントフリップフロップは、クロックが
ハイレベルの時に、Ｌ入力端子からの入力をＱ出力端子
にそのまま出力し、クロックがＬの時にデータを保持す
るものである。

【００４３】そして、フリップフロップ１１４のＱ出力
と、インバータ１１８からの反転原発振クロックＯＲＧ
ＣＬＫ（アッパーバー）は、アンドゲート１２２に入力
され、原発振クロックＯＲＧＣＬＫとトランスパレント
フリップフロップ１２０のＱ出力は、アンドゲート１２
４に入力される。さらに、アンドゲート１２２、１２４
の出力はノアゲート１２６に入力される。従って、この
ノアゲート１２６の出力に、水平帰線期間の終了から所
定期間は原発振クロックＯＲＧＣＬＫの反転が出力さ
れ、水平帰線期間の終了から所定期間経過した後は、原
発振クロックＯＲＧＣＬＫが１．５倍に伸張されたクロ
ックが出力される。

【００４４】このノアゲート１２６の出力は、アンドゲ
ート１２８に入力される。このアンドゲート１２８に
は、モード信号ＭＯＤＥをインバータ１３０で一旦反転
した後、インバータ１３２で再度反転されて元に戻され
た信号が供給される。また、インバータ１１８の出力で
ある反転ＯＲＧＣＬＫはアンドゲート１３４に入力され
る。このアンドゲートには、インバータ１３０で反転さ
れた反転モード信号が入力される。そして、アンドゲー
ト１２８、１３４の出力は、ノアゲート１３６に入力さ
れる。従って、ノアゲート１３６の出力には、モード信
号ＭＯＤＥがハイレベルの時にノアゲート１２６の反転
出力が得られ、モード信号ＭＯＤＥがローレベルの時に
原発振クロックＯＲＧＣＬＫの正転信号となる信号が得
られる。そこで、モード信号のハイ、ローによって、原
発振信号の１倍と１．５倍の周期のクロックＯＳＤＣＬ
Ｋが得られることになる。また、クロックＯＳＤＣＬＫ
は、原発振信号の１．５倍の周期のクロックが出力され
る場合にも水平帰線期間の終了から所定時間は、原発振
信号の周期の信号が出力されることになる。

【００４５】また、水平同期信号の反転信号は、フリッ
プフロップ１３８の反転リセット端子に入力されてお
り、このフリップフロップ１３８のクロック端子には、
ノアゲートの出力であるＯＳＤＣＬＫが入力されてい
る。また、このフリップフロップ１３８の反転Ｑ出力は
Ｄ入力端に入力されている。従って、このフリップフロ
ップ１３８のＱ出力にＯＳＤＣＬＫを１／２分周した周
期が２倍のクロックであるドットクロックＤＣＬＫが得
られる。

【００４６】ここで、このクロックＯＳＤＣＬＫの生成
について、図３に基づいて説明する。反転水平同期信号
は、帰線期間が終了すると立ち上がる。原発振信号ＯＲ
ＧＣＬＫは、反転水平同期信号ＨＳ（アッパーバー）が
ロー期間は発振を停止し、帰線期間が終了すると、一定
の周波数でクロックの発振を開始する。。Ｈスタートカ
ウンタ１０６は、フリップフロップ１０８で原発振信号
ＯＲＧＣＬＫが１／２分周されたＯＲＧＣＬＫの１／２
の周波数のＨスタートカウンタクロックをカウントす
る。一方、Ｈレジスタ１０２には、帰線期間中に表示開
始水平位置についての信号が格納されているため、両者
の値が一致したときに比較器１０４から一致信号が出力
される。この一致信号は、Ｈスタートクロックの１クロ
ック期間だけハイレベルになる。そして、この一致信号
の立ち下がりに応じて、キャラクタの幅を規定するキャ
ラクタ切換パルスＣＣＰのハイレベル期間だけ遅延させ
てハイレベルになる信号をスタート検出回路１１０が出
力する。このスタート検出回路１１０の出力は次の帰線
期間にローレベルになる。なお、ＣＣＰのハイレベル期
間は、この例ではＨスタートカウンタクロックの１クロ
ック分である。また、ＣＣＰは、キャラクタ分の出力が
終了したタイミング（ｎドットの出力を終了したタイミ
ング）で、またはハイレベルになる。

【００４７】このスタート検出回路１１０の出力のハイ
レベルにより、フリップフロップ１１２、１１４が動作
状態になり、原発振信号ＯＲＧＣＬＫのカウントを開始
する。ここで、図３において、フリップフロップ１１２
のＱ出力を＊１、フリップフロップ１１４のＱ出力を＊
２、ノアゲート１１６の出力を＊３、トラスパレントフ
リップフロップ１２０の出力を＊４ノアゲート１２６の
出力を＊５で示している。このように、フリップフロッ
プ１１２、１１４及びノアゲート１１６が３進のカウン
タとして機能し、＊５として、周期が原発振信号ＯＲＧ
ＣＬＫの１．５に伸張された信号（ハイレベルの期間の
みが２倍に伸張された信号）が得られる。

【００４８】そして、アンドゲート１２８、１３４にお
いて、原発振信号または＊５のいずれかが選択して出力
される。従って、ＯＳＤＣＬＫとして、ＭＯＤＥ＝０の
時スタート検出後（正確には、原発振信号の１クロック
だけ遅延して）１．５倍に伸張されたクロック（ローレ
ベルの期間のみが２倍に伸張された信号）が出力され
る。一方、ＭＯＤＥ＝１の時には、原発振信号がＯＳＤ
ＣＬＫとしてそのまま出力される。

【００４９】図４に２つのモードにおけるキャラクタの
表示についてのタイミングチャートを示す。上述のよう
にして、生成されたＯＳＤＣＬＫを分周したＤＣＬＫに
基づいて、ＯＳＤシフトレジスタ４６から各ドットのデ
ータが出力されるため、モードに応じてデータの出力期
間が異なり、これに応じてＯＳＤ出力処理回路５０から
のＲＧＢ信号の出力時間も決定される。このため、モー
ドに応じて、表示キャラクタの大きさが変更される。一
方、表示文字の開始位置は変化がないことが理解され
る。

【００５０】このように、キャラクタ表示までは、原発
振信号ＯＲＧＣＬＫがキャラクタ表示のためのクロック
ＯＳＤＣＬＫとしてそのまま出力され、キャラクタの表
示開始からクロックＯＳＤＣＬＫの周波数が変更され
る。従って、キャラクタの表示倍率を変更しても表示開
始位置は変化しない。

【００５１】「カーソルフォントの出力」ここで、本実
施形態においては、カーソルフォントがＥＥＰＲＯＭ２
０の第２記憶領域（キャラクタパターンの記憶領域）に
記憶されている。そして、このカーソルフォントを読み
出して、表示する機能を有している。

【００５２】まず、ＶＲＡＭ１０は、縦方向が「００〜
１０」Ｈのローアドレス、横方向が「００〜１Ｆ」Ｈの
３２のカラムアドレスからなっている。そして、ローア
ドレス「００〜０Ｆ」、カラムアドレス「００〜０８」
で指定される領域には、テレビ画面上でのキャラクタ表
示開始位置（垂直位置）、テレビ画面に初めて表示を行
うキャラクタについてのアトリビュート他、そのキャラ
クタの表示モードについての初期設定データが書き込ま
れる。またプログラムデータの解読結果に従って、カー
ソル表示開始垂直位置及びカーソル表示開始水平位置を
指定し、適切なタイミングで、カーソル垂直制御回路６
０及びカーソル水平制御回路７０にそれぞれ供給する。

【００５３】カーソル垂直制御回路６０は、基本的にＯ
ＳＤ垂直制御回路２２と同様の構成を有しており、レジ
スタとカウンタを有している。そして、供給されるカー
ソル表示開始垂直位置をレジスタに記憶しておき、テレ
ビ信号中の垂直同期信号及び水平同期信号から、カーソ
ル表示開始垂直位置に至ったかを判定する。そして、カ
ーソル表示開始垂直位置に至った場合には、水平走査毎
にカウントアップするカウンタを動作させ始め、カーソ
ルの垂直位置についての信号を出力する。このカーソル
の垂直方向位置は、カーソルフォントのローアドレス
（カーソル下位アドレス）に対応する。このカーソル下
位アドレスは、アドレス切換回路２４に供給される。

【００５４】また、カーソルキャラクタコードレジスタ
６２には、プログラムデータの解読結果に従って、カー
ソルフォントのアドレスが記憶される。ＥＥＰＲＯＭ２
０には、予め決められた場所にカーソルフォントが記憶
されるため、システムの立ち上がり時に、このカーソル
フォントのアドレスをカーソルキャラクタコードレジス
タ６２にセットすればよい。

【００５５】このカーソルキャラクタコードレジスタ６
２には、使用するカーソルフォントについてのＥＥＰＲ
ＯＭ２０におけるアドレスが記憶されている。例えば、
このカーソルレジスタ６２で指定されるカーソルフォン
トがｎ×ｍのドットパターンである場合、カーソルキャ
ラクタコードレジスタ６２に記憶されるデータにより、
このｎ×ｍの領域が指定される。そして、カーソル垂直
制御回路６０からのカーソル下位アドレスによって、カ
ーソルフォントの垂直方向の位置（ｍ行のうちのどの行
かという位置）が決定される。

【００５６】また、カーソル垂直制御回路６０は、カー
ソルを表示する垂直位置の間（カーソル表示開始垂直位
置からカーソル表示終了垂直位置の間）にハイレベルに
なる信号であるカーソルＶＥＮを出力する。このカーソ
ルＶＥＮは、カーソルデータ読出制御回路６４に供給さ
れる。カーソルデータ読出制御回路６４には、水平同期
信号が供給されており、カーソルデータ読出制御回路６
４は水平同期信号から検出した水平帰線期間中における
予め決定した期間だけハイレベルになるカーソルリード
信号を出力する。このカーソルリード信号はマスタ側ク
ロック生成回路６６及びアドレス切換回路２４に供給さ
れる。

【００５７】アドレス切換回路２４は、カーソルリード
信号のハイレベルの期間であって、ＯＳＤタイミングの
期間は、カーソルキャラクタコードレジスタ６２及びカ
ーソル垂直制御回路６０から出力されるカーソル下位ア
ドレスで指定されるアドレスを出力する。従って、この
期間、ＥＥＰＲＯＭ２０からカーソルフォントの特定の
垂直位置の横ｎビットが出力される。

【００５８】マスタ側クロック生成回路６６は、カーソ
ルリード信号のハイレベルに応じて、マスタ側クロック
を発生し、これをシフトレジスタ６８のマスタ側６８ｍ
に供給する。このマスタ側クロックは、カーソルリード
信号のハイレベルであってＯＳＤタイミングの間の期間
内において、所定の期間だけハイレベルになるものであ
る。そして、このマスタ側クロックの立ち上がりにおい
て、シフトレジスタ６８のマスタ側６８ｍには、ＥＥＰ
ＲＯＭ２０からのカーソルフォントについてのｎビット
のドットデータが取り込まれる。

【００５９】カーソル垂直制御回路６０からのカーソル
ＶＥＮは、カーソル水平制御回路７０に供給される。こ
のカーソル水平制御回路７０は、ＣＰＵ１２から供給さ
れたカーソル表示開始水平位置から水平方向のカーソル
表示位置に至った場合に、Ｈスタート信号をハイレベル
にする。すなわち、カーソル水平制御回路７０には、水
平同期信号と、ＨＣＬＫが供給されており、水平同期信
号における帰線期間の終了から所定数のＨＣＬＫのカウ
ントにより、カーソルの水平表示開始位置を検出し、Ｈ
スタート信号をハイレベルにする。

【００６０】Ｈスタート信号は、スレーブ側クロック生
成回路７２に供給される。スレーブ側クロック生成回路
７２には、ドットクロックＤＣＬＫが供給されており、
Ｈスタートが一旦ハイレベルになった後の立ち下がりか
らドットクロックＤＣＬＫをスレーブ側クロックとして
出力する。このスレーブ側クロックは、シフトレジスタ
６８にシフトクロックとして供給される。従って、シフ
トレジスタ６８からは、マスタ側６８ｍにプリセットカ
ーソルフォントの１行分のドットデータが順次出力され
る。

【００６１】なお、スレーブ側クロック生成回路７２か
らのスレーブ側クロックは、カーソルストップ検出回路
７４にも供給される。このカーソルストップ検出回路７
４は、カウンタから構成され、スレーブ側クロックをカ
ウントし、カーソルフォントの横ドット数ｎをカウント
したときに、これについての信号をカーソル水平制御回
路７０に供給する。カーソル水平制御回路７０は、Ｈス
タート信号が発生してからカーソルストップ検出回路７
４から出力されるカーソル表示データの出力終了を表す
信号までの期間（カーソル表示を示す期間）を示すカー
ソルＨＥＮ信号を出力する。

【００６２】また、カーソルカラーレジスタ７６も設け
られており、このカーソルカラーレジスタ７６には、カ
ーソルの色、すなわち、プログラムデータの解読結果に
従って、カーソルカラーレジスタ７６にカラーデータが
供給される。

【００６３】シフトレジスタ６８の出力及びカーソルカ
ラーレジスタ７６の出力はカーソル出力処理回路７８に
供給される。シフトレジスタ６８から供給されるデータ
は、１ビットずつのデータでもよいが、各ドットを２ビ
ットで表わすことも好適である。すなわち、ＥＥＰＲＯ
Ｍ２０において、１つのカーソルフォントがｎ×ｍビッ
トの領域１つではなく２つと対応づけられていること
で、１ドット２ビットのキャラクタデータが出力され
る。従って、シフトレジスタ６８からも１ドットについ
て、２ビットのデータが出力される。そこで、背景及び
カーソル部分という区別ではなく、４種類の状態を設定
することができる。

【００６４】一方、カーソルカラーレジスタ７６から
は、４種類のＲＧＢデータが供給される。そして、カー
ソル出力処理回路７８は、シフトレジスタ６８から出力
されるデータに応じて各ドットのＲＧＢを決定し、決定
されたＲＧＢデータを各ドット毎に出力する。

【００６５】ＯＳＤ出力処理回路５０からのＲＧＢデー
タと、カーソル出力処理回路７８からのＲＧＢデータは
表示切換回路８０に供給される。また、カーソル水平制
御回路７０からのカーソルＨＥＮもカーソル表示切換回
路８０は、カーソルＨＥＮに応じてＯＳＤ出力処理回路
５０からのＲＧＢデータを出力するかカーソル出力処理
回路７８からのＲＧＢデータを出力するかを切り換え
る。すなわち、カーソルについてＲＧＢデータを出力さ
れている間だけ、表示切換回路８０が、カーソル出力処
理回路７８からのＲＧＢデータを選択することで、所望
のカーソル表示が行える。

【００６６】なお、カーソルの背景部分については、表
示を行わず透過表示にする。すなわち、カーソルフォン
トについての背景部分については、一定のコントロール
データを割り付けておく。そして、カーソル出力処理回
路７８は、そのコントロールデータにより、当該ドット
が背景であると認識した場合には、カーソルＨＥＮがハ
イレベルであってもこれをローレベルとして表示切換回
路８０に供給する。これによって、表示切換回路８０
は、背景の時にＯＳＤ出力回路５０からの信号を出力す
る。これによって、カーソルフォントの背景部分はキャ
ラクタ表示が残ることになる。

【００６７】次に、上述のようなカーソル表示の動作に
ついて、説明する。水平同期信号の反転である信号ＨＳ
（アッパーバー）は、水平帰線期間において、ローレベ
ルになる。ＣＰＵ１２は、６ステートで１マシンサイク
ルが形成されており、第１、４ステートがＥＥＰＲＯＭ
２０の第１領域をアクセスするプログラム読み出しに割
り振られ、第２、３、５、６ステートが第２領域（キャ
ラクタ）に割り振られている。信号Ｐ／Ｃが、アドレス
切換回路２４によるＥＥＰＲＯＭ２０のアクセス領域を
示している。

【００６８】ＣＰＵ１２の内部のプログラムカウンタに
おけるカウント値は、命令の内容によるが基本的には１
マシンサイクル毎に切り替わる（第２ステートで切り替
わる）。この例では、帰線期間の直前のマシンサイクル
ではＫ−１、帰線期間の最初のマシンサイクルの第２ス
テートからＫ、次のマシンサイクルの第２ステートから
Ｋ＋１になっている。また、水平帰線期間は、キャラク
タ表示は行われないため、ＯＳＤキャラクタコードラッ
チ回路３８は、水平帰線期間中リセット（ＲＥＳＥＴ）
状態になっている。

【００６９】カーソルデータ読出制御回路６４は、帰線
期間に入って２回目のマシンサイクルの第１ステート〜
第４ステートにおいて、カーソルリード（ＲＥＡＤ）信
号をハイレベルにする。また、カーソルキャラクタコー
ドレジスタ６２とカーソル垂直制御回路６０からのカー
ソル位置アドレスで特定されるアドレスは、帰線期間に
入った段階で値ｖ０にセットされる。

【００７０】アドレス切換回路２４は、信号Ｐ／Ｃによ
って、ＣＰＵ１２からのアドレスと、ＯＳＤキャラクタ
コードラッチ回路３８の出力を切換えるとともに、カー
ソルリード信号がハイレベルの時には、ＯＳＤキャラク
タコードラッチ３８の出力に代えて、カーソルキャラク
タコードレジスタ６２の出力を選択出力する。従って、
アドレス切換回路２４の出力は、帰線期間の第２マシン
サイクルでは、その第２、３ステートにおいて、アドレ
スｖ０が出力される。従って、この期間において、ＥＥ
ＰＲＯＭ２０からカーソルフォントの所定の横ｎドット
のデータＶ０が出力される。

【００７１】マスタ側クロック生成回路６６は、このカ
ーソルフォントの出力のタイミングに合わせて、マスタ
側クロックを帰線期間の第２マシンサイクルにおける第
３ステートで立ち上げ、第４ステートで立ち下げる。こ
のマスタ側クロックの立ち上がりで、シフトレジスタ６
８のマスタ側６８ｍにＥＥＰＲＯＭ２０の出力Ｖ０が取
り込まれる。

【００７２】そして、カーソル水平制御回路７０が、Ｈ
スタート信号を所定のタイミングで立ち上げ、その後立
ち下げたことで、スレーブ側クロック生成回路７２から
ＨＣＬＫがスレーブ側クロックとして出力される。そこ
で、シフトレジスタ６８からプリセットされていたカー
ソルフォントデータＶ０が１ドットずつ出力される。

【００７３】このようにして、カーソルフォントの１行
分のｎドットのデータがカーソル出力処理回路７８に供
給される。

【００７４】このように、本実施形態によれば、カーソ
ル用に特別のＲＯＭをもつ必要がなく、装置の簡略化が
図れる。特に、プログラム、キャラクタフォント、カー
ソルフォント同一のＥＥＰＲＯＭ２０に記憶しておくこ
とで、回路全体が簡略化できる。また、水平帰線期間に
おいて、カーソルフォントの読み出しを行っておくこと
で、表示キャラクタの読み出しに悪影響がない。また、
シフトレジスタのマスタ側に直接カーソルフォントをラ
ッチさせる構成のため、回路が小さくなる。さらに、通
常のキャラクタフォントと同じ形式で、ＥＥＰＲＯＭ２
０にカーソルフォントが格納されているため、ＬＳＩの
生産テストにおけるキャラクタパターンをカーソルとＯ
ＳＤとで同一のテストパターンを用いてテストすること
ができる。従って、カーソル専用のテストパターンを用
意する必要がない。また、ＥＥＰＲＯＭ２０において、
１ドットに対応して、２ビットのデータを持つようにす
ることで、カーソルについてもグラフィックな表現も可
能である。なお、カーソル水平制御回路７０及びスレー
ブ側クロック生成回路７２に供給されるクロックとし
て、ＯＳＤ水平制御回路２６から出力されるＨＣＬＫを
使用しているため、このクロックのカウント数が同じで
あれば、表示キャラクタと同一位置にカーソルを位置さ
せることができる。

【００７５】「その他の構成」ここで、ＯＳＤ水平制御
回路２６内には、図２に示すＨスタートカウンタ１０６
が設けられている。一方、カーソル水平制御回路７０に
おいてもＨスタート信号を生成するためにカウンタが必
要である。そして、両者とも水平帰線期間の終了からＨ
ＣＬＫをカウントするものである。また、１水平期間に
おいて、１回一致信号を出力するために用いられるもの
である。そこで、両カウンタを兼用することが好適であ
る。すなわち、Ｈスタートカウンタにより、次の水平帰
線期間までのカウントを継続し、このカウント値を異な
る比較器に供給することで、キャラクタ表示開始位置及
びカーソル表示開始位置において、それぞれの比較器か
ら一致信号を得ることができる。

【００７６】

【発明の効果】以上説明したように、本発明によれば、
表示文字の倍率を変更しても表示開始位置をそろえるこ
とができる。

【図面の簡単な説明】

【図１】実施形態の回路の全体構成を示すブロック図
である。

【図２】ＯＳＤＣＬＫ生成のための回路を示す図であ
る。

【図３】ＯＳＤＣＬＫ発生のタイミングチャートであ
る。

【図４】ＲＧＢ信号出力のタイミングチャートであ
る。

【符号の説明】

１０ＶＲＡＭ、１２ＣＰＵ、１４データバス、２
０ＥＥＰＲＯＭ、２４アドレス切換回路、２６Ｏ
ＳＤ水平制御回路、４６ＯＳＤシフトレジスタ、５０
ＯＳＤ出力処理回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平１−303490（ＪＰ，Ａ) 特開平５−297862（ＪＰ，Ａ) 特開昭63−147192（ＪＰ，Ａ) 実開昭57−3282（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/26 G09G 5/18 G09G 5/377

Claims

(57)【特許請求の範囲】

【請求項１】キャラクタの画面上への表示を制御する
キャラクタ表示制御回路であって、水平走査の帰線期間終了後からキャラクタの表示開始位
置まで、基本クロックをカウントしてキャラクタの表示
開始位置を検出する表示開始位置検出手段と、表示開始位置に至った後、キャラクタパターンを任意の
表示クロックに従って出力するキャラクタパターン出力
手段と、を有し、前記表示開始位置検出手段は、水平走査の帰線期間終了後から基本クロックをカウント
するスタートカウンタと、このスタートカウンタのカウント値と、キャラクタ表示
開始位置についてのデータを比較する比較器と、を含み、比較器において表示開始位置を検出することを
特徴とするキャラクタ表示制御回路。
【請求項２】請求項１に記載の回路において、さらに、前記比較器の出力によって動作を開始し、前記基本クロ
ックに基づいて異なる周期のクロックを出力するクロッ
ク発生手段と、このクロック発生手段からのクロックと、前記基本クロ
ックのいずれかを選択して表示クロックとして出力する
選択手段と、を含み、選択手段により選択するクロックを制御するこ
とで、表示キャラクタの大きさを制御することを特徴と
するキャラクタ表示制御回路。
【請求項３】請求項１または２に記載の回路におい
て、さらに、前記キャラクタ表示とは独立して表示タイミングが決定
されるカーソルの表示タイミングを制御するカーソル表
示タイミング制御手段を含み、このカーソル表示タイミングの検出に前記スタートカウ
ンタを利用することを特徴とするキャラクタ表示制御回
路。