JPH1185123A - カーソル表示制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路を簡易なものにする。 【解決手段】 ＥＥＰＲＯＭ２０にプログラム、キャラ
クタフォント及びカーソルフォントを記憶する。アドレ
ス切換回路２４がいずれを読み出すか制御する。カーソ
ルキャラクタコードレジスタ６２にカーソルフォントの
コードを記憶しておき、カーソル垂直制御回路６０から
カーソルフォントの垂直方向位置とあわせてカーソルフ
ォントの読み出しデータを特定する。垂直帰線期間にカ
ーソルフォントの１行分を読み出し、これをシフトレジ
スタ６８にセットする。そして、カーソル水平制御回路
７０により表示開始の水平位置からスレーブ側クロック
生成回路７２からシフトクロックをシフトレジスタ６８
に供給すると共に、そのときに表示切換回路８０を制御
してカーソルのデータを出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カーソルの画面上
への表示を制御するカーソル表示制御回路に関する。

【０００２】

【従来の技術】従来より、各種の文字情報を視聴者の指
示に応じて、テレビ画面上に表示するオンスクリーン機
能を有するテレビジョン受像機、ＶＴＲなどが知られて
いる。このオンスクリーン機能は、通常ビデオＲＡＭ
（ＶＲＡＭ）及びキャラクタＲＯＭを有するマイクロコ
ンピュータによって達成されている。すなわち、ＶＲＡ
Ｍには、表示文字に対応するキャラクタコードがテレビ
画面の表示部分に対応したアドレスに記憶される。そし
て、テレビジョン信号の水平、垂直走査に応じて、ＶＲ
ＡＭからキャラクタコードを読み出す。一方、キャラク
タＲＯＭには、テレビ画面に表示できるすべての文字を
文字毎のキャラクタフォントのドットパターンを記憶し
ている。従って、ＶＲＡＭから読み出されたキャラクタ
コードに応じて、キャラクタＲＡＭから読み出されたキ
ャラクタフォントのドットパターンに応じて、テレビ画
面への文字表示が行われる。

【０００３】ここで、このようなオンスクリーン機能を
有する装置では、画面の色合い、明るさの設定などは、
そのメニュー画面を表示して、ユーザに選択させてい
た。

【０００４】

【発明が解決しようとする課題】しかし、各種のコンピ
ュータ画面などでは、カーソルを表示して、このカーソ
ルを任意に移動して、選択することが行われている。そ
こで、テレビのオンスクリーン表示機能においてもカー
ソル表示を行いたいという要望がでてきた。

【０００５】本発明は、上記課題に鑑みなされたもので
あり、カーソル表示を効果的に行える表示装置を提供す
ることを目的とする。

【０００６】

【課題を解決するための手段】本発明は、キャラクタ及
びカーソルの画面上への表示を制御するカーソル表示制
御回路であって、各種のキャラクタパターンとカーソル
フォントの両方を記憶するキャラクタ記憶部と、画面上
のキャラクタの表示位置に同期して、キャラクタ記憶部
からのキャラクタパターンの読み出しを制御するキャラ
クタ読み出し制御部と、キャラクタパターンの読み出し
前のタイミングで、カーソルフォントをキャラクタ記憶
部から読み出すカーソル読み出し制御部と、読み出した
カーソルフォントを格納するカーソルレジスタと、カー
ソル表示位置に応じて、カーソルレジスタからの出力を
制御するカーソル出力制御部と、読み出し制御部によっ
て読み出されたキャラクタパターンと、出力制御部によ
って読み出されたカーソルフォントとの出力を切り換え
る切換制御部と、を有することを特徴とする。

【０００７】このように、キャラクタパターンとカーソ
ルフォントの両方を１つのキャラクタ記憶部に記憶した
ため、構成の簡略化が図れる。また、カーソルフォント
の読み出しをキャラクタパターンの読み出し前に行うた
め、両者の読み出しが干渉することを防止することがで
きる。さらに、カーソルフォントをカーソルレジスタに
直接記憶し、ここから出力タイミングを制御すること
で、読み出しを先に行っても、任意の位置にカーソルを
表示することができる。

【０００８】また、上記カーソル読み出し制御部は、水
平同期信号の帰線期間に、カーソルフォントを読み出す
ことを特徴とする。帰線期間は、キャラクタの表示は行
われず、このタイミングでカーソルフォントの読み出し
を行うことで、キャラクタパターンの読み出しとの干渉
を効果的にさけることができる。カーソルを表示する水
平走査の前にカーソルフォントの表示に係る１行分だけ
読み出し出力することができる。

【０００９】また、上記キャラクタ記憶部には、表示制
御回路の動作を制御するためのプログラムも記憶されて
おり、このプログラムの読み出し期間と、キャラクタパ
ターンまたはカーソルフォントの読み出し期間が所定の
間隔で交互に設定されていることを特徴とする。

【００１０】プログラムもキャラクタ記憶部に記憶され
るため、記憶部、そのアクセスのための回路などを簡略
化できる。カーソルフォントの読み出しは、キャラクタ
の読み出しを行わないタイミングでかつプログラムの読
み出しを行わないタイミングにする。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）について、図面に基づいて説明する。

【００１２】図１は、本発明に係る表示制御回路の全体
構成を示すブロック図である。この回路は、１つのマイ
クロコンピュータで構成されている。ＶＲＡＭ１０は、
表示キャラクタに対応するキャラクタコードをテレビ画
面の表示部分に対応するアドレスに記憶する。また、表
示キャラクタの表示色を示す修飾（アトリビュート）情
報を記憶する場合には、キャラクタコードに代えて、こ
れらを指定するアトリビュートコードが記憶される。こ
のアトリビュートは、一旦指定すると、その後は同一の
状態を維持するようになっている。このため、アトリビ
ュートコードは、アトリビュートを変更したいキャラク
タのアドレスの直前のアドレスに記憶される。従って、
テレビ画面の中で、表示キャラクタを同じアトリビュー
トで連続表示する場合には、１文字目のキャラクタコー
ドが記憶されるアドレスの直前のアドレスにアトリビュ
ートコードを記憶するだけでよい。

【００１３】また、このＶＲＡＭ１０の各アドレスは、
例えば８ビットで構成されている。最上位ビット（ＭＳ
Ｂ）がキャラクタコードまたはアトリビュートコードの
別を示す識別ビット、残りの７ビットが、キャラクタコ
ード（文字コード）またはアトリビュートコードを示し
ている。そして、ＭＳＢ「０」はキャラクタコード、Ｍ
ＳＢ「１」はアトリビュートコードを示しており、この
ＭＳＢを読み出し判定することで、キャラクタコードか
アトリビュートコードかを識別できる。残りの７ビッ
ト、すなわち「００」〜「７Ｆ」Ｈ（Ｈはヘキサデシマ
ル）は１２８種類のキャラクタコード、「８０〜ＦＦ」
は１２８種類のアトリビュートコードを指定する。

【００１４】なお、ＶＲＡＭ１０の内部には、パレット
データを記憶する領域も設けられている。パレットデー
タは、キャラクタ（表示文字）、背景及び縁取りのアト
リビュートを特定するためのデータを記憶する領域であ
る。すなわち、ＶＲＡＭ１０から読み出されたアトリビ
ュートコードをアドレスデータとして、このパレットデ
ータ領域がアクセスされ、表示文字のアトリビュートが
決定される。

【００１５】ＣＰＵ１２は、例えば８ビットの演算処理
を行う。このＣＰＵ１２は、後述するＥＥＰＲＯＭ２０
から読み出されたプログラムデータの解読結果に従い、
論理演算を行ったり、ＶＲＡＭ１０に対する書き込みを
行う目的で、アドレスデータ、キャラクタコード及びア
トリビュートコードなどをデータバス１４を介して転送
したり、ＶＲＡＭ１０に書き込まれている内容を確認す
る目的で、各種コードをデータバス１４を介して取り込
んだりする。

【００１６】ここで、このマイクロコンピュータの１マ
シンサイクルは、プログラムの解読結果に基づき、ＶＲ
ＡＭ１０の書き込み読み出し動作を行うＣＰＵタイミン
グと、ＣＰＵの動作とは無関係にＶＲＡＭ１０の読み出
し動作を行うＯＳＤ（オン・スクリーン・ディスプレ
イ）タイミングとからなる。具体的には、１マシンサイ
クルは、６ステートからなり、ＣＰＵタイミング及びＯ
ＳＤタイミングを交互に繰り返す。ＶＲＡＭ１０は、Ｃ
ＰＵタイミング及びＯＳＤタイミングで独立にアクセス
されるため、構成が簡単なシングルポートでこと足りる
ことになる。

【００１７】そして、各マシンサイクルのＣＰＵタイミ
ング中、ＶＲＡＭ１０のローアドレスはローアドレスレ
ジスタ１６によりアドレッシングされる。このローアド
レスレジスタ１６には、ＣＰＵ１２からデータバス１４
を介してローアドレスデータがセットされる。同様に、
各マシンサイクルのＣＰＵタイミング中、ＶＲＡＭ１０
のカラムアドレスはカラムアドレスレジスタ１８により
アドレッシングされる。このカラムアドレスレジスタ１
８には、ＣＰＵ１２からデータバス１４を介しカラムア
ドレスデータがセットされる。

【００１８】ＥＥＰＲＯＭ２０は、ＣＰＵ１２の８ビッ
ト演算処理にあわせて８ビット構成になっており、ＥＥ
ＰＲＯＭ２０の内部では、１２８種類のキャラクタフォ
ントに対応したアドレス数がキャラクタデータ記憶用の
第２記憶領域に割り振られている。また、残りのアドレ
スがマイクロコンピュータの動作制御用のプログラムデ
ータの記憶用の第１記憶領域に割り振られている。

【００１９】特に、ＥＥＰＲＯＭ２０の第２記憶領域に
は、テレビ画面上に表示しようとしているすべてのキャ
ラクタのドットパターン（キャラクタパターン）が予め
記憶される。例えば、ユーザがテレビ画面で見る各表示
キャラクタが特定のキャラクタフォント（縦ｍドット×
横ｎドット）で形成されているとき、この第２記憶領域
の各アドレスにはキャラクタフォントで展開されるドッ
トパターンが記憶される。そして、ＶＲＡＭ１０から読
み出されるキャラクタコードで１つのキャラクタフォン
トが特定される。このために、１回の水平走査に応じて
１つのキャラクタフォント内のローアドレスが特定さ
れ、そのローアドレスのデータが読み出される。また、
次の水平走査に応じて次のローアドレスが特定され、そ
のローアドレスのデータ（１キャラクタについてｎドッ
トのデータ）が読み出される。これを縦方向（垂直方
向）ｍ回繰り返すことによって、１キャラクタ分のドッ
トデータが読み出される。通常の場合、横方向に複数の
キャラクタが表示されるため、１水平走査に基づき、複
数のキャラクタフォントのローアドレスが特定され、複
数のドットデータが順次読み出される。

【００２０】ＯＳＤ垂直制御回路２２は、表示キャラク
タの垂直方向の開始位置を検出し、各マシンサイクルの
ＯＳＤタイミング中、ＶＲＡＭ１０の垂直方向のアドレ
ッシングを制御する。また、このＯＳＤ垂直制御回路２
２は、テレビ信号中に存在する垂直同期信号Ｖｓｙｎｃ
の立ち上がりでリセットされた後、水平同期信号Ｈｓｙ
ｎｃの立ち上がりをバイナリでカウントする第１カウン
タ、及び水平走査が表示キャラクタの垂直方向の開始位
置までに行われたときの水平同期信号Ｈｓｙｎｃの数が
予めバイナリでＣＰＵ１２からセットされる第１レジス
タを有している。そして、ＯＳＤ垂直制御回路２２は、
第１カウンタが第１レジスタの値までカウントとした時
点から、水平同期信号Ｈｓｙｎｃの立ち上がりがｍ回印
加される毎にインクリメントされるローアドレスデータ
を発生する。

【００２１】なお、ＯＳＤ垂直制御回路２２は、ローア
ドレスデータがインクリメントされる毎に、ｍ個の水平
同期信号Ｈｓｙｎｃの立ち上がりをバイナリでカウント
した値をＥＥＰＲＯＭ２０の第２記憶領域のアドレスを
制御するために、後述するアドレス切換回路２４に供給
している。従って、このＥＥＰＲＯＭ２０の第２記憶領
域は、ＶＲＡＭ１０のキャラクタコードと、水平走査に
応じたキャラクタフォントのローアドレスとでアクセス
され、各表示キャラクタの横ｎドットデータを垂直方向
にｍ回読み出されるようになっている。

【００２２】図１の回路を動作するためには、テレビ信
号中の同期信号以外に各種のクロックが必要であり、そ
のためのクロック発生回路（図示せず）も設けられてい
る。すなわち、このクロック発生回路では、発振クロッ
クＬＣに基づいてキャラクタデータの横方向の各ドット
毎に周期を繰り返すドットクロックＤＣＬＫを発生す
る。また、ドットクロックＤＣＬＫに基づいてキャラク
タデータの横ｎドット毎にキャラクタ切換パルスＣＣＰ
を発生する。さらに、クロック発生回路は、データバス
１４を介してＣＰＵ１２とも接続されており、ＣＰＵ１
２からの指示に基づきテキストモードまたはキャプショ
ンモードの切り換えを行ったりもする。

【００２３】ＯＳＤ水平制御回路２６は、表示キャラク
タの水平方向の開始位置を検出する回路であり、各マシ
ンサイクルのＯＳＤタイミング中、ＶＲＡＭ１０のアド
レッシングを制御する。ＯＳＤ水平制御回路２６の内部
には、テレビ信号中に存在する水平同期信号Ｈｓｙｎｃ
の立ち上がりでリセットされ、ドットクロックＤＣＬＫ
の立ち上がりをバイナリでカウントする第２カウンタ、
及びドットクロックＤＣＬＫが表示キャラクタの水平方
向の開始位置まで行われたときのドットクロックＤＣＬ
Ｋ数が予めバイナリでセットされる第２レジスタを有し
ている。そして、ＯＳＤ水平制御回路２６は、第２カウ
ンタが第２レジスタの値までカウントした時点から、ド
ットクロックＤＣＬＫがｎ回印加される毎にインクリメ
ントされるカラムアドレスデータを発生する。

【００２４】ローアドレス切換回路２８は、タイミング
切換信号Ｃ／Ｏに応じて、ローアドレスレジスタ１６及
びＯＳＤ垂直制御回路２２のいずれか一方のローアドレ
スを切り換え出力させる。ここで、タイミング切換信号
Ｃ／Ｏは、ＣＰＵタイミングでハイレベル、ＯＳＤタイ
ミングでローレベルとなる信号である。すなわち、ロー
アドレス切換回路２８は、タイミング切換信号Ｃ／Ｏが
ハイレベルの時にローアドレスレジスタ１６の保持デー
タをＶＲＡＭ１０に印加し、タイミング切換信号Ｃ／Ｏ
がローレベルの時にＯＳＤ垂直制御回路２２の保持デー
タをＶＲＡＭ１０に印加する。

【００２５】また、カラムアドレス切換回路３０は、タ
イミング切換信号Ｃ／Ｏがハイレベルの時にカラムアド
レスレジスタ１８の保持データをＶＲＡＭ１０に印加
し、タイミング切換信号Ｃ／Ｏがローレベルの時にＯＳ
Ｄ水平制御回路２６の保持データをＶＲＡＭ１０に印加
する。

【００２６】従って、ＶＲＡＭ１０は、ＣＰＵタイミン
グではローアドレスレジスタ１６及びカラムアドレスレ
ジスタ１８からのデータでアクセスされ、ＯＳＤタイミ
ングではＯＳＤ垂直制御回路２２及びＯＳＤ水平制御回
路２６からのデータでアクセスされる。

【００２７】ＶＲＡＭレジスタ３２は、データバス１４
及びＶＲＡＭ１０に接続されており、タイミング切換信
号Ｃ／ＯがハイレベルであるＣＰＵタイミングでのＶＲ
ＡＭ１０に対してキャラクタコード及びアトリビュート
コードの書き込み読み出しは、このＶＲＡＭレジスタ３
２を介して行われる。例えば、ＶＲＡＭ１０への書き込
みを行う場合、各マシンサイクルの６ステート目のタイ
ミング切換信号Ｃ／Ｏのハイレベル期間において、キャ
ラクタコードまたはアトリビュートコードがＣＰＵ１２
からデータバス１４及びＶＲＡＭレジスタ３２を介し、
ＶＲＡＭ１０のアクセスされているアドレスに書き込ま
れる。また、ＶＲＡＭ１０の書き込み内容を確認するこ
とを目的としてＶＲＡＭ１０から読み出しを行う場合、
各マシンサイクルの４ステート目のタイミング切換信号
Ｃ／Ｏのハイレベル期間において、ＶＲＡＭ１０のアク
セスされているアドレスからキャラクタコードまたはア
トリビュートコードがＶＲＡＭレジスタ３２及びデータ
バス１４を介してＣＰＵ１２に取り込まれる。これによ
り、ＣＰＵ１２において、コードの解析などが行われ
る。

【００２８】一方、タイミング切換信号Ｃ／Ｏがローレ
ベルであるＯＳＤタイミングにおいては、読み出し状態
になっているＶＲＡＭ１０がＯＳＤ垂直制御回路２２及
びＯＳＤ水平制御回路２６の両データに対応するアドレ
スをアクセスされると、ＶＲＡＭ１０の該当アドレスか
らキャラクタデータまたはアトリビュートコードが読み
出され、ＶＤＡＴＡラッチ回路３４にラッチされる。こ
のＶＤＡＴＡラッチ回路３４にラッチされたデータは、
タイミング切換信号Ｃ／Ｏがローレベルからハイレベル
に切り替わるタイミングでＭＳＢ判定回路３６に出力さ
れる。

【００２９】ＭＳＢ判定回路３６は、ＶＤＡＴＡラッチ
回路３４を介し、ＶＲＡＭ１０から読み出されてきたデ
ータがキャラクタコードであるのかまたはアトリビュー
トコードであるのかを判定する。すなわち、上述したよ
うに、読み出したデータのＭＳＢが「０」、「１」によ
り、いずれのコードであるかを判定できるため、このＭ
ＳＢ判定回路３６がこの判定を行う。

【００３０】そして、ＭＳＢ判定回路３６において、キ
ャラクタコードと判定された場合（ＭＳＢ＝０）には、
このキャラクタコードがＯＳＤキャラクタコードラッチ
回路３８に供給される。このＯＳＤキャラクタコードラ
ッチ回路３８は、ＭＳＢ判定回路３６から出力されてき
たキャラクタコードをキャラクタ切換パルスＣＣＰの立
ち上がりに同期してラッチする。アドレス切換回路２４
は、ＣＰＵ内部のプログラムカウント（図示せず）から
出力されるＥＥＰＲＯＭ２０の第１記憶領域をアクセス
するアドレスデータと、ＥＥＰＲＯＭ２０の第２記憶領
域にアクセスするアドレスデータとをタイミング切換信
号Ｐ／Ｃに同期して切り換え出力する。ここで、第２記
憶領域にアクセスするアドレスデータは、ＯＳＤキャラ
クタコードラッチ回路３８にラッチされたキャラクタコ
ード及び水平走査に応じたキャラクタフォントの垂直ア
ドレスデータとからなっている。

【００３１】ここで、タイミング切換信号Ｐ／Ｃとは、
各マシンサイクルの１及び４ステート目のみハイレベル
になる信号であり、このハイレベル期間がＣＰＵ１２か
らのアドレスデータの通過を許可する期間である。ま
た、残りのローレベル期間がＯＳＤキャラクタコードラ
ッチ回路３８にラッチされたキャラクタコードと水平走
査に応じたキャラクタフォントの垂直アドレスデータと
を合成したアドレスデータを通過させる期間である。

【００３２】ＭＳＢ判定回路３６において、アトリビュ
ートコードと判定された場合（ＭＳＢ＝１）には、この
アトリビュートコードがアトリビュート制御回路４０に
供給される。アトリビュート制御回路４０は、タイミン
グ切換信号Ｃ／Ｏがローレベルからハイレベルに立ち上
がるタイミングで、ＭＳＢ判定回路３６から出力された
アトリビュートコードを基に各表示キャラクタに文字修
飾を行うアトリビュート制御データを発生する。このア
トリビュート制御データは、ＶＲＡＭ１０のパレット領
域の該当アドレスを読み出すことによって発生する。

【００３３】プログラムコードラッチ回路４２は、ＥＥ
ＰＲＯＭ２０から出力されるプログラムデータを一旦記
憶し、ＣＰＵ１２に供給するものであり、タイミング切
換信号Ｐ／Ｃがハイレベルの期間（各マシンサイクルの
１ステート目）にＥＥＰＲＯＭ２０の第１記憶領域に記
憶されているプログラムデータがプログラムコードラッ
チ回路４２を介しＣＰＵ１２に取り込まれ、ＣＰＵ１２
がデータの演算処理などの命令を実行する。また、タイ
ミング切換信号Ｐ／Ｃがローレベルの期間は、ＥＥＰＲ
ＯＭ２０の第２記憶領域に記憶されているキャラクタフ
ォントデータ、すなわち水平走査に応じたｎビット分の
ビットデータ（例えば、「１」で表示、「０」で無表示
を表すビットパターン）が出力され、ＣＲＯＭデータラ
ッチ回路４４にラッチされる。なお、各ドットについ
て、２ビットのデータを割り付け、４種類の表示を行う
ことも好適である。この場合、上述の１ドットのアドレ
スに対応して２つのアドレスからデータを読み出し、こ
の２ビットに応じて各ドットの状態を決定すればよい。
これにより、４つのレジスタに記憶されている４種類の
アトリビュート制御データに応じて、色を利用すること
ができる。また、レジスタに記憶しておく、アトリビュ
ート制御データを変更することで、利用する色を変更す
ることもできる。

【００３４】このＣＲＯＭデータラッチ回路４４は、上
記したｎビットのラッチ回路であり、タイミング切換信
号Ｐ／Ｃのローレベル期間にＥＥＰＲＯＭ２０から出力
される１キャラクタの１水平走査分のフォントデータを
ｎビットラッチする。ＯＳＤシフトレジスタ４６は、Ｃ
ＲＯＭデータラッチ回路４４にラッチされたｎビットデ
ータがキャラクタ切換パルスＣＣＰに同期してセットさ
れ、その後ドットクロックＤＣＬＫに同期してｎビット
データをシリアル出力する動作を繰り返すものである。
また、ＯＳＤカラーラッチ回路４８には、キャラクタ切
換パルスＣＣＰに同期してアトリビュート制御回路４０
から出力されるアトリビュート制御データがセットされ
る。

【００３５】そして、ＯＳＤ出力処理回路５０は、ＯＳ
Ｄシフトレジスタ４６から出力されるｎビットのキャラ
クタデータとＯＳＤカラーラッチ回路４８から出力され
るアトリビュート制御データとを信号処理し、ＲＧＢ信
号を出力する。

【００３６】「カーソルフォントの出力」ここで、本実
施形態においては、カーソルフォントがＥＥＰＲＯＭ２
０の第２記憶領域（キャラクタパターンの記憶領域）に
記憶されている。そして、このカーソルフォントを読み
出して、表示する機能を有している。

【００３７】まず、ＶＲＡＭ１０は、縦方向が「００〜
１０」Ｈのローアドレス、横方向が「００〜１Ｆ」Ｈの
３２のカラムアドレスからなっている。そして、ローア
ドレス「００〜０Ｆ」、カラムアドレス「００〜０８」
で指定される領域には、テレビ画面上でのキャラクタ表
示開始位置（垂直位置）、テレビ画面に初めて表示を行
うキャラクタについてのアトリビュート他、そのキャラ
クタの表示モードについての初期設定データが書き込ま
れる。また、プログラムデータの解読結果に従って、カ
ーソル表示開始垂直位置及びカーソル表示開始水平位置
を指定し、適切なタイミングでカーソル垂直制御回路６
０及びカーソル水平制御回路７０にそれぞれ供給する。

【００３８】カーソル垂直制御回路６０は、基本的にＯ
ＳＤ垂直制御回路２２と同様の構成を有しており、レジ
スタとカウンタを有している。そして、供給されるカー
ソル表示開始垂直位置をレジスタに記憶しておき、テレ
ビ信号中の垂直同期信号及び水平同期信号から、カーソ
ル表示開始垂直位置に至ったかを判定する。そして、カ
ーソル表示開始垂直位置に至った場合には、水平走査毎
にカウントアップするカウンタを動作させ始め、カーソ
ルの垂直位置についての信号を出力する。このカーソル
の垂直方向位置は、カーソルフォントのローアドレス
（カーソル下位アドレス）に対応する。このカーソル下
位アドレスは、アドレス切換回路２４に供給される。

【００３９】また、カーソルキャラクタコードレジスタ
６２には、プログラムデータの解読結果に従って、カー
ソルフォントのアドレスが記憶される。ＥＥＰＲＯＭ２
０には、予め決められた場所にカーソルフォントが記憶
されるため、システムの立ち上がり時に、このカーソル
フォントのアドレスをカーソルキャラクタコードレジス
タ６２にセットすればよい。

【００４０】このカーソルキャラクタコードレジスタ６
２には、使用するカーソルフォントについてのＥＥＰＲ
ＯＭ２０におけるアドレスが記憶されている。例えば、
このカーソルレジスタ６２で指定されるカーソルフォン
トがｎ×ｍのドットパターンである場合、カーソルキャ
ラクタコードレジスタ６２に記憶されるデータにより、
このｎ×ｍの領域が指定される。そして、カーソル垂直
制御回路６０からのカーソル下位アドレスによって、カ
ーソルフォントの垂直方向の位置（ｍ行のうちのどの行
かという位置）が決定される。

【００４１】また、カーソル垂直制御回路６０は、カー
ソルを表示する垂直位置の間（カーソル表示開始垂直位
置からカーソル表示終了垂直位置の間）にハイレベルに
なる信号であるカーソルＶＥＮを出力する。このカーソ
ルＶＥＮは、カーソルデータ読出制御回路６４に供給さ
れる。カーソルデータ読出制御回路６４には、水平同期
信号が供給されており、カーソルデータ読出制御回路６
４は水平同期信号から検出した水平帰線期間中における
予め決定した期間だけハイレベルになるカーソルリード
信号を出力する。このカーソルリード信号はマスタ側ク
ロック生成回路６６及びアドレス切換回路２４に供給さ
れる。

【００４２】アドレス切換回路２４は、カーソルリード
信号のハイレベルの期間であって、ＯＳＤタイミングの
期間は、カーソルキャラクタコードレジスタ６２及びカ
ーソル垂直制御回路６０から出力されるカーソル下位ア
ドレスで指定されるアドレスを出力する。従って、この
期間、ＥＥＰＲＯＭ２０からカーソルフォントの特定の
垂直位置の横ｎビットが出力される。

【００４３】マスタ側クロック生成回路６６は、カーソ
ルリード信号のハイレベルに応じて、マスタ側クロック
を発生し、これをシフトレジスタ６８のマスタ側６８ｍ
に供給する。このマスタ側クロックは、カーソルリード
信号のハイレベルであってＯＳＤタイミングの間の期間
内において、所定の期間だけハイレベルになるものであ
る。そして、このマスタ側クロックの立ち上がりにおい
て、シフトレジスタ６８のマスタ側６８ｍには、ＥＥＰ
ＲＯＭ２０からのカーソルフォントについてのｎビット
のドットデータが取り込まれる。

【００４４】カーソル垂直制御回路６０からのカーソル
ＶＥＮは、カーソル水平制御回路７０に供給される。こ
のカーソル水平制御回路７０は、ＣＰＵ１２から供給さ
れたカーソル表示開始水平位置から水平方向のカーソル
表示位置に至った場合に、Ｈスタート信号をハイレベル
にする。すなわち、カーソル水平制御回路７０には、水
平同期信号と、ドットクロックＤＣＬＫが供給されてお
り、水平同期信号における帰線期間の終了から所定数の
ドットクロックＤＣＬＫのカウントにより、カーソルの
水平表示開始位置を検出し、Ｈスタート信号をハイレベ
ルにする。

【００４５】Ｈスタート信号は、スレーブ側クロック生
成回路７２に供給される。スレーブ側クロック生成回路
７２には、ドットクロックＤＣＬＫが供給されており、
Ｈスタートが一旦ハイレベルになった後の立ち下がりか
らドットクロックＤＣＬＫをスレーブ側クロックとして
出力する。このスレーブ側クロックは、シフトレジスタ
６８にシフトクロックとして供給される。従って、シフ
トレジスタ６８からは、マスタ側６８ｍにプリセットカ
ーソルフォントの１行分のドットデータが順次出力され
る。

【００４６】なお、スレーブ側クロック生成回路７２か
らのスレーブ側クロックは、カーソルストップ検出回路
７４にも供給される。Ｈスタート信号が発生してからカ
ーソルストップ検出回路７４から出力されるカーソル表
示データの出力終了を表す信号までの期間（カーソル表
示を示す期間）を示すカーソルＨＥＮ信号を出力する。

【００４７】また、カーソルカラーレジスタ７６も設け
られており、このカーソルカラーレジスタ７６には、カ
ーソルの色、すなわちアトリビュートについてのデータ
が記憶される。すなわち、プログラムデータの解読結果
に従って、カーソルカラーレジスタ７６にカラーデータ
が供給される。

【００４８】シフトレジスタ６８の出力及びカーソルカ
ラーレジスタ７６の出力はカーソル出力処理回路７８に
供給される。シフトレジスタ６８から供給されるデータ
は、１ビットずつのデータでもよいが、各ドットを２ビ
ットで表わすことも好適である。すなわち、ＥＥＰＲＯ
Ｍ２０において、１つのカーソルフォントがｎ×ｍビッ
トの領域１つではなく２つと対応づけられていること
で、１ドット２ビットのキャラクタデータが出力され
る。従って、シフトレジスタ６８からも１ドットについ
て、２ビットのデータが出力される。そこで、背景及び
カーソル部分という区別ではなく、４種類の状態を設定
することができる。

【００４９】一方、カーソルカラーレジスタ７６から
は、４種類のＲＧＢデータが供給される。そして、カー
ソル出力処理回路７８は、シフトレジスタ６８から出力
されるデータに応じて各ドットのＲＧＢを決定し、決定
されたＲＧＢデータを各ドット毎に出力する。

【００５０】ＯＳＤ出力処理回路５０からのＲＧＢデー
タと、カーソル出力処理回路７８からのＲＧＢデータは
表示切換回路８０に供給される。また、カーソル水平制
御回路７０からのカーソルＨＥＮも表示切換回路８０
は、カーソルＨＥＮに応じてＯＳＤ出力処理回路５０か
らのＲＧＢデータを出力するかカーソル出力処理回路７
８からのＲＧＢデータを出力するかを切り換える。すな
わち、カーソルについてＲＧＢデータを出力されている
間だけ、表示切換回路８０が、カーソル出力処理回路７
８からのＲＧＢデータを選択することで、所望のカーソ
ル表示が行える。

【００５１】なお、カーソルの背景部分については、表
示を行わず透過表示にする。すなわち、カーソルフォン
トについての背景部分については、一定のコントロール
データを割り付けておく。そして、カーソル出力処理回
路７８は、そのコントロールデータにより、当該ドット
が背景であると認識した場合には、カーソルＨＥＮがハ
イレベルであってもこれをローレベルとして表示切換回
路８０に供給する。これによって、表示切換回路８０
は、背景の時にＯＳＤ出力処理回路５０からの信号を出
力する。これによって、カーソルフォントの背景部分は
キャラクタ表示が残ることになる。

【００５２】上述のようなカーソル表示の動作につい
て、図２のタイミングチャートを参照して説明する。水
平同期信号の反転である信号ＨＳ（アッパーバー）は、
水平帰線期間において、ローレベルになる。ＣＰＵ１２
は、６ステートで１マシンサイクルが形成されており、
第１、４ステートがＥＥＰＲＯＭ２０の第１領域をアク
セスするプログラム読み出しに割り振られ、第２、３、
５、６ステートが第２領域（キャラクタ）に割り振られ
ている。信号Ｐ／Ｃが、アドレス切換回路２４によるＥ
ＥＰＲＯＭ２０のアクセス領域を示している。

【００５３】ＣＰＵ１２の内部のプログラムカウンタに
おけるカウント値は、命令の内容によるが基本的には１
マシンサイクル毎に切り替わる（第２ステートで切り替
わる）。この例では、帰線期間の直前のマシンサイクル
ではＫ−１、帰線期間の最初のマシンサイクルの第２ス
テートからＫ、次のマシンサイクルの第２ステートから
Ｋ＋１になっている。また、水平帰線期間は、キャラク
タ表示は行われないため、ＯＳＤキャラクタコードラッ
チ回路３８は、水平帰線期間中リセット（ＲＥＳＥＴ）
状態になっている。

【００５４】カーソルデータ読出制御回路６４は、帰線
期間に入って２回目のマシンサイクルの第１ステート〜
第４ステートにおいて、カーソルリード（ＲＥＡＤ）信
号をハイレベルにする。また、カーソルキャラクタコー
ドレジスタ６２とカーソル垂直制御回路６０からのカー
ソル位置アドレスで特定されるアドレスは、帰線期間に
入った段階で値ｖ０にセットされる。

【００５５】アドレス切換回路２４は、信号Ｐ／Ｃによ
って、ＣＰＵ１２からのアドレスと、ＯＳＤキャラクタ
コードラッチ回路３８の出力を切換えるとともに、カー
ソルリード信号がハイレベルの時には、ＯＳＤキャラク
タコードラッチ回路３８の出力に代えて、カーソルキャ
ラクタコードレジスタ６２の出力を選択出力する。従っ
て、アドレス切換回路２４の出力は、帰線期間の第２マ
シンサイクルでは、その第２、３ステートにおいて、ア
ドレスｖ０が出力される。従って、この期間において、
ＥＥＰＲＯＭ２０からカーソルフォントの所定の横ｎド
ットのデータＶ０が出力される。

【００５６】マスタ側クロック作成回路６６は、このカ
ーソルフォントの出力のタイミングに合わせて、マスタ
側クロックを帰線期間の第２マシンサイクルにおける第
３ステートで立ち上げ、第４ステートで立ち下げる。こ
のマスタ側クロックの立ち上がりで、シフトレジスタ６
８のマスタ側６８ｍにＥＥＰＲＯＭ２０の出力Ｖ０が取
り込まれる。

【００５７】そして、カーソル水平制御回路７０が、Ｈ
スタート信号を所定のタイミングで立ち上げ、その後立
ち下げたことで、スレーブ側クロック生成回路７２から
ドットクロックＤＣＬＫがスレーブ側クロックとして出
力される。そこで、シフトレジスタ６８からプリセット
されていたカーソルフォントデータＶ０が１ドットずつ
出力される。

【００５８】このようにして、カーソルフォントの１行
分のｎドットのデータがカーソル出力処理回路７８に供
給される。

【００５９】このように、本実施形態によれば、カーソ
ル用に特別のＲＯＭをもつ必要がなく、装置の簡略化が
図れる。特に、プログラム、キャラクタフォント、カー
ソルフォント同一のＥＥＰＲＯＭ２０に記憶しておくこ
とで、回路全体が簡略化できる。また、水平帰線期間に
おいて、カーソルフォントの読み出しを行っておくこと
で、表示キャラクタの読み出しに悪影響がない。また、
シフトレジスタのマスタ側に直接カーソルフォントをラ
ッチさせる構成のため、回路が小さくなる。さらに、通
常のキャラクタフォントと同じ形式で、ＥＥＰＲＯＭ２
０にカーソルフォントが格納されているため、ＬＳＩの
生産テストにおけるキャラクタパターンをカーソルとＯ
ＳＤとで同一のテストパターンを用いてテストすること
ができる。従って、カーソル専用のテストパターンを用
意する必要がない。また、ＥＥＰＲＯＭ２０において、
１ドットに対応して、２ビットのデータを持つようにす
ることで、カーソルについてもグラフィックな表現も可
能である。なお、キャラクタパターンなどの記憶にはＥ
ＥＰＲＯＭではなく、マスクＲＯＭを採用してもよい。

【００６０】

【発明の効果】以上説明したように、本発明によれば、
カーソルフォント用のＲＯＭを持つ必要がなく、回路の
簡略化が図れる。また、キャラクタフォントの読み出し
が始まる前に、カーソルフォントのデータを読み出すこ
とで、両者の読み出しの干渉をさけることができる。

【図面の簡単な説明】

【図１】 実施形態の回路の全体構成を示すブロック図
である。

【図２】 カーソルフォント読み出しのタイミングを示
すタイミングチャートである。

【符号の説明】

１０ ＶＲＡＭ、１２ ＣＰＵ、１４ データバス、２
０ ＥＥＰＲＯＭ、２４ アドレス切換回路、６０ カ
ーソル垂直制御回路、６２ カーソルキャラクタコード
レジスタ、６４ カーソルデータ読出制御回路、６６
マスタ側クロック生成回路、６８ シフトレジスタ、７
０ カーソル水平制御回路、７２ スレーブ側クロック
生成回路、７４ カーソルストップ検出回路、７６ カ
ーソルカラーレジスタ、７８ カーソル出力処理回路、
８０ 表示切換回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ // Ｈ０４Ｎ 5/278 Ｈ０４Ｎ 5/278

Claims (3)

【特許請求の範囲】
1. 【請求項１】 カーソルの画面上への表示を制御するカ
   ーソル表示制御回路であって、 各種のキャラクタパターンとカーソルフォントの両方を
   記憶するキャラクタ記憶部と、 画面上のキャラクタの表示位置に同期して、キャラクタ
   記憶部からのキャラクタパターンの読み出しを制御する
   キャラクタ読み出し制御部と、 キャラクタパターンの読み出し前のタイミングで、カー
   ソルフォントをキャラクタ記憶部から読み出すカーソル
   読み出し制御部と、 読み出したカーソルフォントを格納するカーソルレジス
   タと、 カーソル表示位置に応じて、カーソルレジスタからの出
   力を制御するカーソル出力制御部と、 読み出し制御部によって読み出されたキャラクタパター
   ンと、出力制御部によって読み出されたカーソルフォン
   トとの出力を切り換える切換制御部と、 を有することを特徴とするカーソル表示制御回路。
2. 【請求項２】 請求項１に記載の回路において、 上記カーソル読み出し制御部は、水平同期信号の帰線期
   間に、カーソルフォントを読み出すことを特徴とするカ
   ーソル表示制御回路。
3. 【請求項３】 請求項１または２に記載の回路におい
   て、 上記キャラクタ記憶部には、表示制御回路の動作を制御
   するためのプログラムも記憶されており、このプログラ
   ムの読み出し期間と、キャラクタパターンまたはカーソ
   ルフォントの読み出し期間が所定の間隔で交互に設定さ
   れていることを特徴とするカーソル表示制御回路。