JP2995902B2

JP2995902B2 - 映像表示制御回路

Info

Publication number: JP2995902B2
Application number: JP3107261A
Authority: JP
Inventors: 一幸西沢
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-05-17
Filing date: 1991-05-13
Publication date: 1999-12-27
Anticipated expiration: 2014-12-27
Also published as: JPH04230791A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はテレビジョン受信機等の
走査型表示装置の画面上に表示させた記号，文字などと
いった図形パターンの表示制御回路に関し、特にマイク
ロコンピュータの中央処理装置（以下ＣＰＵと称する）
により制御を行う映像表紙制御回路に関する。

【０００２】

【従来の技術】一般にテレビジョン受信機の画面上に図
形や文字などを表示させる映像表紙制御回路は表示した
い図形や文字のデータが格納されているメモリ（Ｃｈａ
ｒａｃｔｅｒＲＯＭ；以後「ＣＲＯＭ」と称する）と
そのメモリのアドレス情報が格納されているメモリ（Ｖ
ｉｄｅｏＲＡＭ；以後「ＶＲＡＭ」と称す）を有して
いる。

【０００３】次に従来例のその動作を図面を参照しなが
ら説明する。

【０００４】図３は従来例の構成を示したブロック・ダ
イアグラムである。

【０００５】ＶＲＡＭ３に設定されたＣＲＯＭ６のアド
レス情報は、図形および文字のパターン・データが格納
されているＣＲＯＭ６の複数アドレスの先頭番地を指定
し、テレビジョン受信機から入力される水平同期信号に
同期したクロックであるインクリメント・クロック８で
ＶＲＡＭポインタ４をインクリメントし逐次ＶＲＡＭ３
から読み出され、ＣＲＯＭポインタ５に設定される。

【０００６】ＣＲＯＭポインタ５はＣＲＯＭ６のアドレ
スを指定する。ＶＲＡＭ３から読み出されたデータによ
ってＣＲＯＭポインタ５にＣＲＯＭ６の先頭番地が設定
されると、ＣＲＯＭポインタ５は、ＣＲＯＭ６中の１文
字または１図形分の表示パターン・データの数だけイン
クリメント・クロック２でインクリメントされる。この
インクリメントの間、ＣＲＯＭ６からは随時図形および
文字表示パターン・データが読みだされ、それは表示制
御信号発生回路７に出力される。ＶＲＡＭ３の出力及び
ＣＲＯＭ６から読み出される表示データはＣＰＵ１の内
部のバス２を介してＣＲＯＭポインタ５及び表示制御信
号発生回路７へとデータが転送されるので、データ転送
中はＣＰＵ１は命令の実行を停止せざるをえず、このた
め実際の命令実行時間以外に大量のデータ転送を行うた
めの期間が必要になる。実際には第４図に示すようにＣ
ＰＵ１が通常の命令の実行をしたあとにデータ転送期間
が来るため映像表示制御を行わない場合に比べてマイク
ロコンピュータの命令サイクルは見かけ上、長くなって
しまう。

【０００７】実質的に映像表示制御はＶＲＡＭデータを
書換えることにより行うのであるが、そのタイミングは
書き換える際の表示のちらつきをなくするために水平同
期信号の活性化された期間（水平帰線消去期間：ＮＴＳ
Ｃ方式で１０．８μＳ）か、または、垂直同期信号が活
性化された期間（垂直帰線消去期間：ＮＴＳＣ方式で５
３９．７５μｓ）に行われる。垂直または水平帰線消去
期間でデータを書き換えるときの手順を第７図にフロー
チャートで示す。

【０００８】垂直または水平帰線消去期間のいずれでＶ
ＲＡＭ３を書き換えるにしても、大量のデータをＣＰＵ
１を介して書き換える場合は、１回のそれらの期間中に
書換えを完了する事が困難である。このようなＶＲＡＭ
データの書換えに対して、余裕をもたせる方法としてＶ
ＲＡＭを２つ以上持ち、一方を書き込み用、もう一方を
表示用とし、ＶＲＡＭにデータを書き込む場合は書き込
み用のＶＲＡＭにデータを書き込み、データの書き込み
が完了すると、表示用のＶＲＡＭと書き込み用のＶＲＡ
Ｍを切り換えるという方法が採られていた。

【０００９】

【発明が解決しようとする課題】上述したような従来の
ＣＰＵを介して表示データの書換を行っている映像表紙
制御回路ではＶＲＡＭデータの書換えるために１画面分
の表示時間を待ってから書き込みを行わなければならな
い。しかし、ほとんどの場合において、ＣＰＵはＶＲＡ
Ｍデータの書換えのみを行うわけではなく他の処理と同
時に行うことになるので大量のＶＲＡＭデータ（たとえ
ば１画面分）を書換えようとした時、時間的に書換えが
間に合わず表示が瞬間的に消えたり、ちらついたりする
といった問題点があった。また、書換えに余裕をもたせ
るためにハードウェアの負担が大きくなり、集積回路と
した場合、コスト高になるという問題点があった。

【００１０】

【課題を解決するための手段】上述した従来の映像表示
制御回路に対し、本発明の映像表示制御回路は、パター
ン・データを格納し出力するキャラクタメモリと、キャ
ラクタメモリから出力されるパターン・データを受けて
表示装置に表示する表示制御手段と、表示装置の画面上
の位置に対応する複数のアドレスを備え、それぞれのア
ドレスに表示装置に表示すべきパターン・データを指示
するアドレス情報を記憶しているビデオメモリと、ビデ
オメモリにアドレス情報を書き込むＣＰＵと、現在表示
すべきビデオメモリのアドレスを指定するポインタとを
有し、ビデオメモリはポインタによって指定されたアド
レスに記憶されたアドレス情報をキャラクタメモリに出
力し、キャラクタメモリはビデオメモリから受けたアド
レス情報に対応するパターン・データを表示制御手段に
出力する映像表示制御回路において、ビデオメモリの書
き換えたいアドレス以降あるいは以前のアドレスが設定
されたデータラッチ回路と、ポインタによって指定され
たアドレスとデータラッチ回路に設定されたアドレスと
を比較して一致したときに割り込み信号を発生するコン
パレータと、割り込み信号が発生されたときにＣＰＵに
よりビデオメモリの書き換えたいアドレスにアドレス情
報を書き込ませる手段とを有することを特徴とする。好
適には、データラッチ回路に設定されるアドレスは、ビ
デオメモリの書き換えたいアドレスの直後のアドレスと
なる。

【００１１】

【実施例】次に本発明について図面を参照して説明す
る。

【００１２】図１は本発明の参考例の構成を示すブロッ
ク図である。図中、図３の従来の構成と同一のブロック
については同一の番号を付し、詳しい説明を省略する。
図１のブロック図で、図３と異なる点はＶＲＡＭポイン
タ４の内容を、バス２を介してＣＰＵ１が読むことがで
きるようになったことである。

【００１３】次に、本参考例を使用した装置の動作の具
体的な説明を行う前に、走査型映像表示装置の画面上に
表示されるデータとＶＲＡＭ３のアドレスの関係につい
て図５を参照しながら説明する。図５の左は画面のイメ
ージを、また、右はＶＲＡＭに格納されているデータと
アドレスのイメージを示している。画面には横方向に最
大１６文字が表示できるものとする。

【００１４】次に図６の画面とＶＲＡＭのアドレスの関
係を示す図を参照しながら動作の説明をする。今、ＶＲ
ＡＭ３のアドレス０Ｈ番地（Ｈはその数が１６進表現さ
れていることを示す）から２Ｈ番地にアルファベットの
ＡＢＣが、１０Ｈ番地から１２Ｈ番地にＤＥＦが格納さ
れ、そのほかのＶＲＡＭ３のアドレスにはスペース・コ
ードが格納されているとする。このとき、画面には第５
図に示されるようにＡＢＣとＤＥＦが２行になって表示
される。ＶＲＡＭポインタ４はＡＢＣを表示していると
きは０Ｈから０ＦＨの値を有し、ＤＥＦが表示されてい
る場合は１０Ｈから１ＦＨの値を有する。なお、実際は
表示される文字は複数の走査線から構成されるため、Ｖ
ＲＡＭポインタ４は、ＡＢＣを表示する場合、０Ｈから
０ＦＨまでインクリメントして、また０Ｈに戻り、再び
０Ｈから０ＦＨまでインクリメントされるという動作を
ノン・インターレース方式の場合はその走査線の本数分
だけ行うが、ここでは簡単のため走査線によるアドレス
の繰り返しは省略する。

【００１５】次に本参考例を使用した装置の具体的な動
作を図２のフローチャートを参照しながら説明する。
今、ＣＰＵ１の命令実行サイクルが図８に示すようにＭ
０〜Ｍ３までの４つのサイクルで構成され、本参考例の
装置がＶＲＡＭ３をアクセスする期間をＭ０、ＣＰＵ１
がＶＲＡＭ３をアクセスする期間をＭ１〜Ｍ３とする。
そしてＶＲＡＭ３には図６に示すデータが格納されてお
り、このＤＥＦに続いてＧＨＩを表示させる場合を例に
とり説明する。

【００１６】この場合、ＶＲＡＭ３の１９Ｈ番地から順
番にＧ，Ｈ，Ｉを書きこめばよいのであるが、ＣＰＵ１
がＶＲＡＭ３へ書きこむ期間（Ｍ１〜Ｍ３）と表示して
いる期間（ＣＲＯＭポインタ５でＣＲＯＭ６から文字デ
ータを読みだしている期間）が重なってしまった場合、
表示画面が乱れてしまう。このため、まず、ＣＰＵ１は
Ｍ１〜Ｍ３の期間にＶＲＡＭポインタ４の内容を読みだ
し（処理２１）、現在表示しているアドレスがＤＥＦの
行以降であるかどうかを判定する（処理２２）。もし、
ＤＥＦの行以降で無い場合は（処理２２のＮＯ）、処理
２１に戻りその処理を繰り返す。もし、ＤＥＦの行以降
である場合（処理２２のＹＥＳ）ＣＰＵ１はＭ１〜Ｍ３
の期間でＶＲＡＭ３の１９Ｈ番地以降にＧ，Ｈ，Ｉを書
きこむ。こうする事により、表示のために読みだしてい
るＶＲＡＭ３のアドレスより以前の番地のデータを書き
換えているので、表示が乱れることがない。

【００１７】なお、例えば表示できる行数が１０行で、
その最終行である１０行目を書き換える場合は、このア
ルゴリズムでは書き換える事ができない。この様な場合
は、処理２２の処理を例えば「３行目以前か」というよ
うな判断に変えればよい。ここで、判断する行番号と
「以前」か「以後」のどちらにするかの基準となるの
は、ＶＲＡＭ３に書き込みを行うために要する時間であ
る。つまり、いずれの場合でも、書き込み中のアドレス
と表示中のアドレスが同時には重ならないような時間的
間隔を持つ様にしなければならない。

【００１８】図９は、本発明の実施例の構成を示すブロ
ック図である。参考例と異なる点はデータラッチ１０と
コンパレータ１１が追加され、ソフトウェアで書換可能
なアドレスを検出してＶＲＡＭを書き換える代わりに、
ハードウェア上で書換可能なアドレスを検出し、割り込
み処理でＶＲＡＭの書き換えを行なうことである。

【００１９】データラッチ１０には割り込みを発生させ
たいＶＲＡＭのアドレス、すなわち書き換えたいＶＲＡ
Ｍのアドレス以降あるいは以前のアドレスを設定する。
コンパレータ１１はデータラッチ１０の値とＶＲＡＭポ
インタ４の値を比較し、一致したとき割り込み要求１２
を発行する。

【００２０】次に本実施例による装置の具体的な動作を
図９のブロック図と図１０のフローチャートを参照しな
がら説明する。参考例同様、ＤＥＦに続いてＧＨＩを表
示させる場合を例にとり説明する。まずＧＨＩはＶＲＡ
Ｍ３の１９番地以降に書き込むので１９番地以降で割り
込みが発生するようにすればよい。従ってデータラッチ
１０には１９番地以降のアドレスを設定する（処理２
４）。そして割り込みを許可状態にする（処理２５）。
データラッチ１０に設定したアドレスとＶＲＡＭポイン
タ４の値がコンパレータ１１で比較され、一致したとき
に割り込み要求１２が発行される。割り込み要求１２が
発行されるとＶＲＡＭ３の１９番地以前のアドレスにつ
いては表示するための読みだしが終了、すなわちＤＥＦ
までの表示が終了しているので割り込みルーチンでＶＲ
ＡＭ３の１９番地以降にＧＨＩを書き込む。

【００２１】このように本実施例の場合は割り込み処理
でＶＲＡＭ３の書き換えを行うので一度割り込みを発生
させたいＶＲＡＭ３のアドレスをデータラッチ１０に設
定するとＣＰＵ１は一時的にＶＲＡＭ３の書き換えから
解放され、割り込み要求１２が発生するまで別の処理を
行うことができ、ＣＰＵを有効的に使用することができ
る。

【００２２】

【発明の効果】以上説明したように本発明はＶＲＡＭの
アドレスを読み出すことができるようにすることによ
り、すでに読み出されたＶＲＡＭデータのアドレスを知
ることができるので、書き換えるＶＲＡＭアドレスを現
在表示されているアドレスの直前とする事により、ＶＲ
ＡＭの書き換え時間を最大ほぼ映像信号の１フィールド
の時間とする事ができる。従来の帰線消去時間内に書き
換える方法と較べると飛躍的に書き換えが可能な時間が
増加した事になる。また、ＶＲＡＭを２つ以上持ちＶＲ
ＡＭデータの書き換えを容易にする方法に較べると、書
き換え可能な時間に制限があるものの、必要とするＶＲ
ＡＭのサイズは半分になるため、コスト的に有利である
という利点がある。

【００２３】また、このときの制限は実用上ほとんど問
題とならない。

【図面の簡単な説明】

【図１】本発明の参考例のブロック図である。

【図２】第１図の参考例を使用した装置の動作を示すフ
ローチャートである。

【図３】従来の映像表示制御回路を示すブロック図であ
る。

【図４】従来技術のＣＰＵの命令実行サイクルである。

【図５】画面とＶＲＡＭの関係のイメージを示す関係図
である。

【図６】画面の表示位置とＶＲＡＭのアドレスの関係を
示す図である。

【図７】従来の映像表示制御回路の動作を示すフローチ
ャートである。

【図８】参考例のＣＰＵの命令実行サイクルである。

【図９】本発明の実施例のブロック図である。

【図１０】図９の実施例を使用した装置の動作を示すフ
ローチャートである。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０４Ｎ 5/907 Ｈ０４Ｎ 5/907 Ｂ

Claims

(57)【特許請求の範囲】

【請求項１】パターン・データを格納し出力するキャ
ラクタメモリと、前記キャラクタメモリから出力される
前記パターン・データを受けて表示装置に表示する表示
制御手段と、前記表示装置の画面上の位置に対応する複
数のアドレスを備え、それぞれのアドレスに前記表示装
置に表示すべき前記パターン・データを指示するアドレ
ス情報を記憶しているビデオメモリと、前記ビデオメモ
リに前記アドレス情報を書き込むＣＰＵと、現在表示す
べき前記ビデオメモリのアドレスを指定するポインタと
を有し、前記ビデオメモリは前記ポインタによって指定
されたアドレスに記憶された前記アドレス情報を前記キ
ャラクタメモリに出力し、前記キャラクタメモリは前記
ビデオメモリから受けた前記アドレス情報に対応する前
記パターン・データを前記表示制御手段に出力する映像
表示制御回路において、前記ビデオメモリの書き換えたいアドレス以降のアドレ
スが設定されたデータラッチ回路と、前記ポインタによ
って指定されたアドレスと前記データラッチ回路に設定
されたアドレスとを比較して一致したときに割り込み信
号を発生するコンパレータと、前記割り込み信号が発生
されたときに前記ＣＰＵにより前記ビデオメモリの前記
書き換えたいアドレスに前記アドレス情報を書き込ませ
る手段とを有することを特徴とする映像表示制御回路。
【請求項２】前記データラッチ回路に設定されるアド
レスは、前記ビデオメモリの書き換えたいアドレスの直
後のアドレスであることを特徴とする請求項１記載の映
像表示制御回路。