JPH0219891A - 表示制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は表示制御回路に関する。

〔従来の技術〕

この種の表示制御回路として例えばＣＲＴ制御回路があ
り、従来ビデオＲＡＭへのアクセスをマイコンのＣＰＵ
とＣＲＴコントローラとがお互いに同時にアクセスしな
いようタイミング発生回路をもうけた回路が知られてい
た。

第３図はＣＲＴ制御回路の一従来例を示すブロック図で
ある。同図において、発振器８によりドツトクロック１
３が生成され、ドツトクロック１３はパラレル／シリア
ル変換回路１０および分周器９に人力される０分周器９
ではドツトクロック１３に基づいて反転キャラクタクロ
ック１５および非反転キャラクタクロック１６を生成す
る。　ＣＲＴコントローラ１はキャラクタクロック１６
に同期してメモリアドレス１４をビデオＲＡＭ４に出力
すると共に、表示期間中信号、すなわち走査期間である
旨の信号をタイミング発生回路２に出力する。

ビデオＲＡＭ４はメモリアドレス１４によって指定され
たデータをキャラクタクロック１５のタイミングによっ
て出力する。データラッチ５はビデオＲＡＭ４より出力
されたデータをキャラクタクロック１５によってラッチ
し、ラッチされた信号は、キャラクタジェネレータＲＯ
Ｍ６のアドレスとなる。

キャラクタジェネレータＲＯＭ６はこのアドレスで指定
されたパラレルデータを出力し、パラレル／シリアル変
換回路１０でシリアルデータに変換され、ドツトクロッ
ク１３のタイミングでビデオ信号に変換される。

マイクロコンピュータ２０におけるＣＰＵ２１のビデオ
ＲＡＭ４へのアクセス、すなわちデータの読み込みまた
は書き込みはＲＡＭセレクト回路３およびタイミング発
生回路２の構成によって、ＣＲＴの表示期間中ではない
時、すなわち帰線期間にデータバッファ７を介してアク
セスできるようになっている。

また、表示期間中に０２口２１がアクセスしようとする
場合はタイミング発生回路２によってビジィ信号１９が
出力され、ＣＰＵ２１にウェイトがかかるようになって
いた。

〔発明が解決しようとする課題〕

ところが、このようなＣＲＴ制御回路では、ＣＰｕがＲ
へＭ４をアクセスできるのは帰線期間等に限られるため
、処理速度が非常に遅くなってしまうという問題点があ
った。

また、これらの構成は一般にタイミング発生回路２．Ｒ
ＡＭセレクト回路３等ハードウェア部品点数が非常に多
くなり、装置が高価かつ部品実装面積も大きくなってし
まうという問題点もあった。

そこで、本発明は上述の問題点を解決し、ＣＲＴコント
ローラ等の複雑な表示タイミングを意識することなく、
ビデオＲＡＭのアクセスを可能にするような表示制御回
路を提併することを目的とする。

（課題を解決するための手段） そのために本発明では表示画面上の画素に対応した表示
画像情報を記憶するデュアルポートＲＡＭと、デュアル
ポートＲＡＭにおいて表示すべき表示画像情報を指示す
る表示制御手段と、デュアルポートＲＡＭにおいて表示
制御手段による指示と非同期に表示画像情報の読み込み
および書き込みを行なうＣＰＵとを具えたことを特徴と
する。

（作　用） 以上の構成によれば、表示制御手段によって指示された
表示画像情報にかかる表示がなされる間に、ＣＰＵは指
示されている以外のアドレスの表示画像情報の読み込み
または書き込みを行なうことが可能となる。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例を示すＣＲＴ制御回路のブロ
ック図である。図において、１はＣＲＴコントローラで
あり、非反転キャラクタクロック１６に同期して表示画
像データを指示するためのメモリアドレス信号１４を出
力する。２０はマイクロコンピュータであり、ＣＰＵ２
１．ＲＯＭ２２およびＩＩＡＭ２３を有し、ＣＲＴ制御
回路全体の制御を実行する。８はドツトクロック１３を
出力する発娠器、９はドツトクロック１３に基づいて反
転キャラクタクロック１５および非反転キャラクタクロ
ック１６を出力する分周器、ｌＯはドツトクロック１３
のパルスが人力する毎に表示画像データのパラレルデー
タをシリアルデータに変換するパラレル／シリアル変換
回路である。

１８はデュアルポートＲＡＭであり、ＣＲＴコントロー
ラ１からのメモリアドレス１４と、ＣＰＵ２１によるア
ドレスバス１１を介−した読み込みまたは書き込みのア
ドレスが競合しない限りＣＲＴコントローラ１とＣＰＵ
２１とが同時にアクセスできる構成となっている。５は
データラッチであり、デュアルポートＲＡＭ１８から出
力された表示画像データをラッチする。

６はキャラクタジェネレータＲＯＭであり、データラッ
チ５でラッチされたデータをアドレスとして、そのアド
レスのキャラクタデータをパラレル／シリアル変換回路
１０へ出力する。

以上の構成において、発振器８で生成されたドツトクロ
ック１３は、パラレル／シリアル変換回路ｌＯおよび分
周器９に入力される。分周器９はドツトクロック１３に
基づきキャラクタクロック１５および１６を生成する。

ＣＲＴコントローラ１は表示走査を行なうためにキャラ
クタクロック１６に同期してメモリアドレス１４を出力
し、このメモリアドレス１４により一方のボートを介し
てデュアルポートＲＡＭ１８をアクセスする。また他方
のボートには、マイクロコンピュータ２０からのアドレ
スバス１１およびデータバス１２が接続され、ＣＰＵ２
１がデュアルポートＲＡＭ１８をアクセスする。

デュアルポートＲＡＭ１Ｂはメモリアドレス１４で指定
された表示画像データをキャラクタクロック１５のパル
スタイミングで出力し、データラッチ５によりラッチさ
せる。ラッチされたデータはキャラクタジェネレータＲ
ＯＭＢのアドレスとなり、そのアドレスのキャラクタデ
ータがパラレル／シリアル変換回路１０でビデオ信号に
変換される。

上述したように、従来のビデオＲＡＭの部分をデュアル
ポートＲＡＭ１８で構成することにより、ＣＰＵ２１か
らのアドレスとメモリアドレス１４すなわちＣＲＴコン
トローラ１からのアドレスとが競合しない限り、ＣＰＵ
２１からのアクセスすなわちデータの読み込み、書き込
みが、ＣＲ７表示期間中でもできるようになり、処理速
度が非常に高速になるという利点が得られた。

また、複雑なタイミング発生回路２、ＲＡＭセレクト回
路３等が除去できるので、ハードウェアが非常に簡素化
されるという利点も得られた。

さらに、表示データとＣＰＵ２１からのアクセスデータ
が一致した場合にのみ、１キヤラクタデータの時間だけ
、ＣＰＵ２１にビジィ信号１９でウェイトをかける構成
としたので、ＣＰＵ２１はＣＲＴコントローラ１の表示
タイミングにかかわらずＣＲＴコントローラ１と非同期
にＲＡＭ１８へのアクセスが可能となった。

第２図は本発明の他の実施例を示すＣＲ’Ｔ制御回路の
ブロック図であり、本例ではデュアルポートＲへＭ１８
を３ケ使用する。このうち、２ケのデュアルポートＲＡ
Ｍ１８はキャラクタデータ用で、漢字（全角文字）やア
ルファベット（半角文字）等を表示するのに使用する。

残りのデュアルポートｎＡＭ１８はアトリビュートデー
タ用であり、Ｒ，Ｇ、８等のカラ一対応やキャラクタジ
ェネレータＲＯＭ６の切換２反転、ブリンク等に使用す
る。

このような構成によりＣＲＴ表示画面における全角、半
角文字表示およびカラ一対応処理が、複雑な表示タイミ
ングを意識せず簡単にでき、かつ処理速度が非常に高速
になる。

（発明の効果） 以上の説明から明らかなように、本発明によれば表示制
御手段によって指示された表示画像情報にかかる表示が
なされる間にＣＰＵは指示されている以外のアドレスの
表示画像情報の読み込みまたは書き込みを行なうことが
可能となる。

この結果、表示制御回路における処理速度が高速になる
という効果が得られた。

また、従来のビデオＲＡＭを用いる代わりにデュアルポ
ートＲＡＭを用いる構成としたので、タイミング発生回
路やＲＡＭセレクト回路等を必要とせず表示制御回路が
簡易な構成となった。

【図面の簡単な説明】

第１図は本発明の一実施例を示すＣＲＴ制御回路のブロ
ック図、 第２図は本発明の他の実施例を示すＣＲＴ制御回路のブ
ロック図、 第３図は従来例のＣＲＴ制御回路を示すブロック図であ
る。 ！・・・ＣＲＴコントローラ、 ５・・・データラッチ、 ６・・・キャラクタジェネレータＲＯＭ　。 ８・・・発振器、 ９・・・分周器、 ｌＯ・・・パラレル／シリアル変換回路、１８・・・デ
ュアルポートＲＡＭ　。 ２１・・・ＣＰＵ　。

Claims (1)

1. 【特許請求の範囲】 １）表示画面上の画素に対応した表示画像情報を記憶す
   るデュアルポートＲＡＭと、 該デュアルポートＲＡＭにおいて、表示すべき前記表示
   画像情報を指示する表示制御手段と、前記デュアルポー
   トＲＡＭにおいて前記表示制御手段による前記指示と非
   同期に前記表示画像情報の読み込みおよび書き込みを行
   なうＣＰＵとを具えたことを特徴とする表示制御回路。