JPH0720833A - グラフィックスコンピュータ - Google Patents
グラフィックスコンピュータInfo
- Publication number
- JPH0720833A JPH0720833A JP5146540A JP14654093A JPH0720833A JP H0720833 A JPH0720833 A JP H0720833A JP 5146540 A JP5146540 A JP 5146540A JP 14654093 A JP14654093 A JP 14654093A JP H0720833 A JPH0720833 A JP H0720833A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- frame buffer
- main memory
- pixel data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Bus Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】フレームバッファを主メモリと一体化しＶＲＡ
Ｍを削除することによりグラフィックスコンピュータの
ハードウェア規模を縮小しコストを低減することを目的
とする。 【構成】前述の問題を解決するためには、主メモリにフ
レームバッファを配置し、このフレームバッファから表
示のために画素データを読みだすＤＭＡＣを設け、この
画素データを受取りカラーパレットに出力するＦＩＦＯ
を設けたものである。 【効果】フレームバッファを主メモリと一体化し、ＶＲ
ＡＭを必要としない構成が可能である。
Ｍを削除することによりグラフィックスコンピュータの
ハードウェア規模を縮小しコストを低減することを目的
とする。 【構成】前述の問題を解決するためには、主メモリにフ
レームバッファを配置し、このフレームバッファから表
示のために画素データを読みだすＤＭＡＣを設け、この
画素データを受取りカラーパレットに出力するＦＩＦＯ
を設けたものである。 【効果】フレームバッファを主メモリと一体化し、ＶＲ
ＡＭを必要としない構成が可能である。
Description
【０００１】
【産業上の利用分野】本発明は文字や図形データなどの
グラフィックスを発生し、表示あるいは印刷するグラフ
ィックス処理装置に係わり、特に表示する画素のデータ
を記憶するフレームバッファを主メモリ内に一体化させ
たことを特徴とするグラフィックスコンピュータに関す
る。
グラフィックスを発生し、表示あるいは印刷するグラフ
ィックス処理装置に係わり、特に表示する画素のデータ
を記憶するフレームバッファを主メモリ内に一体化させ
たことを特徴とするグラフィックスコンピュータに関す
る。
【０００２】
【従来の技術】文字や図形データなどのグラフィックス
を発生し表示あるいは印刷する装置は画素のデータを記
憶するフレームバッファに対してグラフィックスの発生
時すなわち描画時と、表示時にアクセスする。これらの
アクセスを並行して実行しグラフィックス性能を向上さ
せる装置が知られている。例えば、特開昭53−131979号
のビデオディスプレイ装置がある。この装置の特徴は一
般的にＶＲＡＭと呼ばれるグラフィックス用のメモリを
用いたことにある。
を発生し表示あるいは印刷する装置は画素のデータを記
憶するフレームバッファに対してグラフィックスの発生
時すなわち描画時と、表示時にアクセスする。これらの
アクセスを並行して実行しグラフィックス性能を向上さ
せる装置が知られている。例えば、特開昭53−131979号
のビデオディスプレイ装置がある。この装置の特徴は一
般的にＶＲＡＭと呼ばれるグラフィックス用のメモリを
用いたことにある。
【０００３】
【発明が解決しようとする課題】グラフィックスのフレ
ームバッファに用いられるＶＲＡＭはピン数の関係から
大容量化が難しい。このため従来のグラフィックスコン
ピュータはアプリケーションが使用するヒープ領域など
のための主メモリには汎用のＤＲＡＭを用いている。こ
のため多数のメモリＩＣが必要となり、ＤＲＡＭの大容
量化によるコストの低減効果が小さいという問題点があ
る。そこで、本発明が解決しようとする課題は、フレー
ムバッファを主メモリと一体化しＶＲＡＭを削除するこ
とによりグラフィックスコンピュータのハードウェア規
模を縮小しコストを低減することにある。
ームバッファに用いられるＶＲＡＭはピン数の関係から
大容量化が難しい。このため従来のグラフィックスコン
ピュータはアプリケーションが使用するヒープ領域など
のための主メモリには汎用のＤＲＡＭを用いている。こ
のため多数のメモリＩＣが必要となり、ＤＲＡＭの大容
量化によるコストの低減効果が小さいという問題点があ
る。そこで、本発明が解決しようとする課題は、フレー
ムバッファを主メモリと一体化しＶＲＡＭを削除するこ
とによりグラフィックスコンピュータのハードウェア規
模を縮小しコストを低減することにある。
【０００４】
【課題を解決するための手段】前述の問題を解決するた
めには、主メモリにフレームバッファを配置し、このフ
レームバッファから表示のために画素データを読みだす
ＤＭＡＣを設け、この画素データを受取りカラーパレッ
トに出力するＦＩＦＯを設けたものである。
めには、主メモリにフレームバッファを配置し、このフ
レームバッファから表示のために画素データを読みだす
ＤＭＡＣを設け、この画素データを受取りカラーパレッ
トに出力するＦＩＦＯを設けたものである。
【０００５】
【作用】前記の構成により画素データが主メモリに記憶
できＶＲＡＭを用いずに表示が可能となる。このためグ
ラフィックスコンピュータのコストが低減可能である。
できＶＲＡＭを用いずに表示が可能となる。このためグ
ラフィックスコンピュータのコストが低減可能である。
【０００６】
【実施例】以下本発明の実施例を図面により説明する。
【０００７】図１はフレームバッファを主メモリに一体
化する本発明の一実施例である。
化する本発明の一実施例である。
【０００８】CPU100は文字および図形などのグラフィッ
クスのデータを発生する演算手段であり、データバス１
０８を介して主メモリ１０３に配置されたフレームバッ
ファＦＢ１０９にその画素データを書き込む。DMAC101
はタイマ１０２が発生するＤＭＡ要求１１０に応じて主
メモリ１０３からがそデータを読みだし、データバス１
０８を介して画素データのバッファとなるFIFO104 にそ
の画素データを書き込む。このDMAC101による主メモリ
１０３の読みだしとFIFO104への書き込みが単一のバス
サイクルで終了するように、DMAC101 は主メモリ１０３
の画素データの読みだしのバスサイクル中にＤＭＡライ
ト１１１を発生する。FIFO104はDMAC101が発生するアド
レスとは無関係にこのＤＭＡライト１１１に応じてデー
タバス１０８のデータを格納する。本実施例ではデータ
バス１０８は１６ビット幅であり、画素データを８ビッ
ト（同時表示色２５６色）とすれば２画素分のデータが
一度のバスサイクルで転送できる。タイマ１０２は表示
装置１０６の同期信号１１４を出力し、表示装置１０６
の水平垂直走査と画素データの出力の同期を取る。この
同期のために同期信号１１４に応じて前記のＤＭＡ要求
１１０を発生する。さらにFIFO104 から画素データを表
示装置１０６の水平垂直走査に同期して出力するため
に、同期信号１１４に応じて画素出力１１２を発生す
る。またさらにカラーパレット１０５でFIFO104 から出
力された画素データを取り込むための画素クロック１１
３を発生する。FIFO104 はこの画素出力１１２に応じ
て、格納している画素データをカラーパレット１０５に
対して、１画素データ単位に出力する。カラーパレット
１０５は画素クロック１１３によりFIFO104 からの画素
データを取り込む。そして、その画素データを色データ
に変換し、さらに表示装置１０６の入力仕様に合わせて
変換して出力する。表示装置１０６はカラーパレット１
０６からの色データあるいは色信号を受けて画面に表示
する。
クスのデータを発生する演算手段であり、データバス１
０８を介して主メモリ１０３に配置されたフレームバッ
ファＦＢ１０９にその画素データを書き込む。DMAC101
はタイマ１０２が発生するＤＭＡ要求１１０に応じて主
メモリ１０３からがそデータを読みだし、データバス１
０８を介して画素データのバッファとなるFIFO104 にそ
の画素データを書き込む。このDMAC101による主メモリ
１０３の読みだしとFIFO104への書き込みが単一のバス
サイクルで終了するように、DMAC101 は主メモリ１０３
の画素データの読みだしのバスサイクル中にＤＭＡライ
ト１１１を発生する。FIFO104はDMAC101が発生するアド
レスとは無関係にこのＤＭＡライト１１１に応じてデー
タバス１０８のデータを格納する。本実施例ではデータ
バス１０８は１６ビット幅であり、画素データを８ビッ
ト（同時表示色２５６色）とすれば２画素分のデータが
一度のバスサイクルで転送できる。タイマ１０２は表示
装置１０６の同期信号１１４を出力し、表示装置１０６
の水平垂直走査と画素データの出力の同期を取る。この
同期のために同期信号１１４に応じて前記のＤＭＡ要求
１１０を発生する。さらにFIFO104 から画素データを表
示装置１０６の水平垂直走査に同期して出力するため
に、同期信号１１４に応じて画素出力１１２を発生す
る。またさらにカラーパレット１０５でFIFO104 から出
力された画素データを取り込むための画素クロック１１
３を発生する。FIFO104 はこの画素出力１１２に応じ
て、格納している画素データをカラーパレット１０５に
対して、１画素データ単位に出力する。カラーパレット
１０５は画素クロック１１３によりFIFO104 からの画素
データを取り込む。そして、その画素データを色データ
に変換し、さらに表示装置１０６の入力仕様に合わせて
変換して出力する。表示装置１０６はカラーパレット１
０６からの色データあるいは色信号を受けて画面に表示
する。
【０００９】図２はこれらのタイミングチャートを示し
ている。この実施例ではフレームバッファの大きさを縦
２４０画素，横３２０画素とし、ＮＴＳＣ規格の液晶モ
ニタに表示する。画素クロック１１３はおよそ６ＭＨｚ
になる。
ている。この実施例ではフレームバッファの大きさを縦
２４０画素，横３２０画素とし、ＮＴＳＣ規格の液晶モ
ニタに表示する。画素クロック１１３はおよそ６ＭＨｚ
になる。
【００１０】図３はＣＰＵ１００の詳細な構成を示した
ものである。第２のバス３０４，３０５を持ち、スイッ
チ３０６，３０７でバス１０７，１０８と分離でき、内
蔵のROM301，RAM302を用いてプロセッサ３０３がバス１
０７，１０８の動作と並行に演算処理を続けられるよう
に構成した。これによりDMAC101 の画素データの出力と
並行してグラフィックスの発生が可能となり、性能が向
上する。
ものである。第２のバス３０４，３０５を持ち、スイッ
チ３０６，３０７でバス１０７，１０８と分離でき、内
蔵のROM301，RAM302を用いてプロセッサ３０３がバス１
０７，１０８の動作と並行に演算処理を続けられるよう
に構成した。これによりDMAC101 の画素データの出力と
並行してグラフィックスの発生が可能となり、性能が向
上する。
【００１１】
【発明の効果】フレームバッファを主メモリと一体化
し、ＶＲＡＭを必要としない構成が可能である。
し、ＶＲＡＭを必要としない構成が可能である。
【図面の簡単な説明】
【図１】グラフィックスコンピュータの構成例図。
【図２】画素データの出力タイミングチャート例図。
【図３】ＣＰＵの構成例図。
１００…ＣＰＵ、１０１…ＤＭＡＣ、１０２…タイマ、
１０３…主メモリ、１０４…ＦＩＦＯ、１０５…ＣＰＬ
Ｔ、１０６…表示装置、１０７…アドレスバス、１０８
…データバス、１０９…フレームバッファ、１１０…Ｄ
ＭＡ要求、１１１…ＤＭＡライト、１１２…画素出力、
１１３…画素クロック、１１４…同期信号、３０１…Ｒ
ＯＭ、３０２…ＲＡＭ、３０３…プロセッサ、３０４…
第２のアドレスバス、３０５…第２のデータバス、３０
６…第１のスイッチ、３０７…第２のスイッチ。
１０３…主メモリ、１０４…ＦＩＦＯ、１０５…ＣＰＬ
Ｔ、１０６…表示装置、１０７…アドレスバス、１０８
…データバス、１０９…フレームバッファ、１１０…Ｄ
ＭＡ要求、１１１…ＤＭＡライト、１１２…画素出力、
１１３…画素クロック、１１４…同期信号、３０１…Ｒ
ＯＭ、３０２…ＲＡＭ、３０３…プロセッサ、３０４…
第２のアドレスバス、３０５…第２のデータバス、３０
６…第１のスイッチ、３０７…第２のスイッチ。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｔ 1/60
Claims (2)
- 【請求項１】ラスタスキャン型表示装置に表示されるデ
ータを演算するＣＰＵと、 該データの転送に供されるバスと、 該ＣＰＵと該バスにより接続され、該ＣＰＵから該バス
を介して転送された該データを記憶するメモリと、 表示装置に対する該データの出力タイミングを示す同期
信号を発生するタイマと、 該タイマと該メモリに接続され、前期の同期信号に応じ
て、該メモリに記憶された該データを該バスを介して表
示装置へ出力するＤＭＡ回路とを含むことを特徴とする
グラフィックスコンピュータ。 - 【請求項２】該ＣＰＵは該データを演算するプロセッサ
と、 該データの演算のプログラムを記憶する第２のメモリ
と、 該第１のバスが該ＤＭＡ回路により使用されている時に
該プログラムを該プロセッサに供給する第２のバスとを
含むことを特徴とするグラフィックスコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5146540A JPH0720833A (ja) | 1993-06-17 | 1993-06-17 | グラフィックスコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5146540A JPH0720833A (ja) | 1993-06-17 | 1993-06-17 | グラフィックスコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0720833A true JPH0720833A (ja) | 1995-01-24 |
Family
ID=15409966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5146540A Pending JPH0720833A (ja) | 1993-06-17 | 1993-06-17 | グラフィックスコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720833A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996037873A1 (en) * | 1995-05-26 | 1996-11-28 | National Semiconductor Corporation | Display controller capable of accessing graphics data from a shared system memory |
| US5821910A (en) * | 1995-05-26 | 1998-10-13 | National Semiconductor Corporation | Clock generation circuit for a display controller having a fine tuneable frame rate |
| US5900886A (en) * | 1995-05-26 | 1999-05-04 | National Semiconductor Corporation | Display controller capable of accessing an external memory for gray scale modulation data |
| CN100353415C (zh) * | 2004-03-05 | 2007-12-05 | 晨星半导体股份有限公司 | 显示控制器及相关方法 |
-
1993
- 1993-06-17 JP JP5146540A patent/JPH0720833A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996037873A1 (en) * | 1995-05-26 | 1996-11-28 | National Semiconductor Corporation | Display controller capable of accessing graphics data from a shared system memory |
| US5821910A (en) * | 1995-05-26 | 1998-10-13 | National Semiconductor Corporation | Clock generation circuit for a display controller having a fine tuneable frame rate |
| US5900886A (en) * | 1995-05-26 | 1999-05-04 | National Semiconductor Corporation | Display controller capable of accessing an external memory for gray scale modulation data |
| CN100353415C (zh) * | 2004-03-05 | 2007-12-05 | 晨星半导体股份有限公司 | 显示控制器及相关方法 |
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