JPH036509B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はコンピユータ機器の端末表示装置に表
示データを転送する画像情報転送装置に関する。

従来例の構成とその問題点 コンピユータのデータをユーザに認識させる手
段として、画像情報として表示することが行なわ
れる。一般に、この表示装置にはCRTモニター
が用いられるが、CRTモニターに、指定の表示
を行なわせるためには、そのCRT用制御回路に
指定のデータをコンピユータのホストシステム側
から転送しなければならない。従来この表示デー
タの転送は、ホストシステムの中央処理装置（以
下CPUという）が直接担当していた。したがつ
て、大量の表示データの転送にかなりの時間を要
していた。また上記時間の短縮のため表示期間中
に表示データの転送を行なうと、CRT表示画面
上にちらつきを生ずることとなる。このような不
具合を解決する方法としてDMA方式による表示
データの高速転送が考えられている。しかし、
DMA方式によるデータの転送は、ホストシステ
ムのCPUの機能を停止させてしまうため、メイ
ンメモリーのリフレツシユ動作も行なわれなくな
り、メインメモリーの内容が消滅してしまう場合
があつた。

発明の目的 本発明はこのような問題点を解決し、表示画面
上にちらつきを生じることなく、データの高速転
送を可能とする画像情報転送装置を提供するもの
である。

発明の構成 本発明は画面の非表示期間であることを示す信
号をDMA転送要求信号として使用するととも
に、この信号とメインメモリーリフレツシユ終了
信号の論理積をDMA転送要求信号として使用す
ることにより、非表示期間中に表示データの高速
DMA転送を行ない、しかもメインメモリーのリ
フレツシユ動作を損なうことなく表示データの処
理を行なうことができるようにしたものである。

実施例の説明 以下本発明の一実施例を第１図，第２図および
第３図に用いて説明する。

第１図において、１はホストCPU、２はCRT
制御回路、３はビデオメモリーアドレス選択回
路、４はビデオメモリー、５はキヤラクタジエネ
レータ、６は表示データDMA制御回路、７はシ
フトレジスタ、８はDMA制御回路、９はメイン
メモリー、１０はラスタースキヤン方式のCRT
をそれぞれ示す。この実施例の回路の動作を第１
図に従つて説明すると、ホストCPU１はCRT制
御回路２に対してCRTの能力に合せた動作をす
るように指示する制御信号１１を供給する。これ
に従つてCRT制御回路２はビデオメモリーアド
レス信号１２と水平同期信号１３、垂直同期信号
１４を出力する。この水平同期信号１３と垂直同
期信号１４はCRT１０と表示データDMA転送制
御回路６にそれぞれ入力される。ビデオメモリー
アドレス選択回路３は、ビデオメモリー表示デー
タ変更時以外はCRT制御回路２のアドレス出力
側に切りかわつている。したがつてCRT制御回
路２のビデオメモリーアドレス信号１２がビデオ
メモリーアドレス信号１５として、ビデオメモリ
ー４に入力される。ビデオメモリー４の出力はキ
ヤラクターコード信号１６としてキヤラクタジエ
ネレータ５に入力され、このキヤラクタージエネ
レータ５から表示フオント１７が次のシフトレジ
スタ７へ入力される。このシフトレジスタ７から
の出力１８が１ドツト単位でCRT１０上に表示
される。

次に第１図に従つて、表示データの高速DMA
転送の動作を説明する。まずホストCPU１は表
示データDMA転送イネーブル信号３２を表示デ
ータDMA転送制御回路６に出力する。

DMA制御回路８が表示データの転送モードに
入るとホストCPU１に対してシステムのバスを
あけわたすようにバスリクエスト信号１９を送出
する。これを受けとつたホストCPU１は現在実
行中のCPUサイクルを終了後、即ちDMA制御回
路８へバスアクノレツジ信号２０を返送する。シ
ステムバスの制御権を得たDMA制御回路８はメ
インメモリー９に対してメモリーアドレス信号２
１とメモリーリード信号２２を送出する。さらに
DMA制御回路８はビデオメモリーアドレス信号
２３とビデオメモリーアドレス信号２４をビデオ
メモリーアドレス選択回路３へ送出する。このと
きメインメモリー９からは表示データ信号２５が
ビデオメモリー４へ送出されていて、それが新た
な表示データとなり、ビデオメモリーに書き込ま
れる。

以上一連の表示データDMA転送動作の制御は
表示データDMA転送制御回路６からのDMA要
求信号２６をスタート信号となる。ホストCPU
１はメインメモリーのリフレツシユ信号２７の送
出を完了すると、表示データDMA転送制御回路
６に対して表示メモリーデータ転送要求信号２８
を送出する。表示データDMA制御回路６では水
平同期信号１３または垂直同期信号１４と表示メ
モリーデータ転送要求信号２８との論理積をと
り、これより前述のDMA要求信号２６が生成さ
れる。DMA制御回路８より表示データDMA転
送制御回路６へ入力されている信号２９と３０
は、それぞれDMA制御回路８から表示データ
DMA制御回路６へのDMA応答信号およびDMA
転送終了信号である。信号３１はCPU１に対す
る表示データDMA転送制御回路６からの転送終
了割込み信号である。

第２図に表示データDMA転送制御回路６の詳
細な構成を示し説明する。

第２図において３３はRSフリツプフロツプ、
３４は論理積回路、３５および３６はＤフリツプ
フロツプ、３７および３８は論理和回路、３９は
８進カウンター、４０は論理和回路をそれぞれ示
す。また信号１３，１４，２６，２８，２９，３
０，３１，３２は第１図と同様である。

ホストCPU１は表示データDMA転送イネーブ
ル信号３２を出力する。そして、ホストCPU１
がメインメモリーのリフレツシユを完了して表示
メモリーデータ転送要求信号２８を送出すると、
この信号はRSフリツプフロツプ３３をセツトす
る。そして、これはＤフリツプフロツプ３５およ
び３６のＤ端子に入力される。Ｄフリツプフロツ
プ３５のクロツクCKは垂直同期信号１４と表示
メモリーデータ転送要求信号２８との論理積であ
る。したがつて、メインメモリーのリフレツシユ
動作の完了した、しかも非表示期間中である垂直
帰線中にＤフリツプフロツプ３５からDMA要求
信号が出力し、これが論理和回路３７を通過して
DMA要求信号２６となる。いつぽうＤフリツプ
フロツプ３６のクロツクCKは水平同期信号１３
のみであるが、水平同期信号１３の巾は比較的短
く、メインメモリーのリフレツシユ動作を中止し
てもさしつかえない。しかも、その時間は
DMACがバスを専有して連続８回程度の高速
DMA転送を行なうには十分な時間がある。垂直
同期信号出力中は非表示期間中である。Ｄフリツ
プフロツプ３６からのDMA要求信号は論理和回
路３７を通過してDMA要求信号２６となる。ま
た、DMA応答信号２９を８進カウンタ３９でカ
ウントし、このカウンタ３９の出力を論理和回路
４０に入力する。この論理和回路４０には、カウ
ンタ３９の出力とDMA終了信号３０が入力さ
れ、各々、Ｄフリツプフロツプ３５，３６のリセ
ツトを行なう。したがつて、DMA要求信号２６
は連続８表示データの転送が終了したとき、およ
びDMAC８からDMA転送終了信号３０が送出さ
れたときにリセツトされる。さらにこれらＤフリ
ツプフロツプ３５，３６のリセツト状態のＱ出力
は、論理和回路３８を通過して８進カウンター３
９をリセツトする。また、DMA転送終了信号３
０はRSフリツプフロツプ３３をリセツトすると
ともにCPU１にDMA転送終了割込み信号３１を
送出する。

第３図に本回路の動作タイミングチヤートを示
す。

発明の効果 以上のように本発明によるとCRTの表示期間
中にデータ転送が行なわれないため、表示画面上
にちらつきを生ずることなく、しかもメインメモ
リのリフレツシユ動作の間隙に転送を行なうため
しかもメインメモリーの内容を損うことなしに、
高速に表示データの転送を行なうことができるも
のである。

【図面の簡単な説明】

第１図は本発明の画像情報転送装置の一実施例
の構成を示すブロツク図、第２図は表示データ
DMA転送制御回路のブロツク図、第３図は同回
路の動作タイミングチヤートである。 １……ホストCPU、２……CRT制御回路、３
……ビデオメモリーアドレス選択回路、４……ビ
デオメモリー、５……キヤラクタジエネレータ、
６……表示データDMA転送制御回路、７……シ
フトレジスタ、８……DMA制御回路、９……メ
インメモリー、１０……CRT。

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置により制御され、表示すべき画
   像情報を記憶するメモリーと、画像を表示するた
   めのCRTと、上記メモリーから転送されて来た
   画像情報にもとづき、上記CRTに所定の信号を
   供給するCRT駆動手段と、上記メモリーから画
   像情報をダイレクト・メモリー・アクセス方式
   （以下DMA方式という）により上記CRT駆動手
   段へ転送するDMA制御手段と、上記CRTが非表
   示期間中であり、かつ上記メモリがリフレツシユ
   期間中でないことを検出する一致検出手段と、上
   記一致検出手段の出力に応動して上記転送手段を
   動作させるDMA制御手段を有することを特徴と
   する画像情報転送装置。