JP3694622B2 - 画像表示データの生成方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ラスタスキャン型の表示装置に表示させるためのデータを生成する技術に関するものである。
【０００２】
【従来の技術】
ＣＰＵによって生成されフレームバッファに描画された画像データを、ＣＲＴディスプレイ等のラスタスキャン型表示装置に表示するために、従来よりＣＲＴコントローラが汎用的に用いられている。これを用いることにより、ＣＰＵの負担が軽減できるとともに、高速処理が可能となる。
ここで、従来よりある画像表示システムの一例を図８、９を参照して説明する。
ＣＰＵ100 には画像データを生成するためのデータ（例えば海図を表示する場合には海岸線データ）が入力されており、ＣＰＵ100 はそれに基づいて表示装置に実際に表示させる画像データを生成し、生成されたデータをフレームバッファとしてのＶＲＡＭ120 に描画する。図８の場合はＣＲＴコントローラを介してＶＲＡＭにアクセスするが、図９の場合はＣＰＵが直接アクセスする。
ＣＲＴコントローラ130 においては、１ピクセル分のデータを表示装置140 に出力するタイミングを示すドットクロックに基づいて表示装置140 の規格に応じた水平／垂直同期信号を生成するとともに、それに同期して画像データをフレームバッファ120 より読み出し、水平／垂直同期信号とともにカラーパレット150 を介して表示装置140 に出力する。
表示装置140 は、入力された画像データのカラー情報に基づいたドットを水平／垂直同期信号に同期して表示する。
このようにして１フレーム分の画像データを一度フレームバッファに描画しておけば、その画像データの読み出し及び同期信号の生成は、全てＣＲＴコントローラにより行われるため、その間はＣＰＵに負担がかからず、ＣＰＵは他の処理を行うことができる。また、読み出し速度等がＣＰＵの能力に依存しないため、高性能なＣＰＵを使用しなくても高速に表示処理を行うことが可能になる。
【０００３】
【発明が解決しようとする課題】
上述したような従来技術にあっては、ＣＰＵ及びＣＲＴコントローラの両方からアクセスできるようにフレームバッファとしてＶＲＡＭが使用されているが、ＣＲＴコントローラによって画像データの読み出しが行われているときは、ＣＰＵによるフレームバッファへのアクセスは規制される。そのため、画像表示中に新たな画像データの描画を行う必要がある場合、高速に処理を行うことができない。
また、フレームバッファとしてＶＲＡＭを必要とすると共に、画像データの表示のために使用される水平／垂直同期信号の生成及び画像データの読み出し処理に、ＣＲＴコントローラという特別なハードウエアを必要とするため、装置の高価格化の原因となるという問題があった。
【０００４】
そこで、本発明は、画像データの表示処理中であってもフレームバッファへの描画処理を高速に行えるとともに、 システムの高価格化の原因となるＶＲＡＭ及びＣＲＴコントローラを必要としない画像表示システムを提供することを目的としてなされたものである。
【０００５】
【課題を解決するための手段】
本発明では、
ＣＰＵとメインメモリとＦＩＦＯメモリとを備えた制御装置によって、ラスタスキャン型の表示装置に必要な水平同期信号データ、垂直同期信号データ、及び画像データを生成するための画像表示データ生成方法において、
ＣＰＵは、水平同期信号データ、垂直同期信号データ、及び画像データを生成して、該ＣＰＵのメインメモリのアドレス空間に設定されたフレームバッファに書き込むとともに、
フレームバッファから読み出した水平同期信号データ、垂直同期信号データ、及び画像データをＦＩＦＯメモリに書き込み、
ＦＩＦＯメモリは、ドットクロックに同期して、ＦＩＦＯメモリに書き込まれた水平同期信号データ、垂直同期信号データ、及び画像データを読み出すことにより、水平同期信号データ及び垂直同期信号データに基づく水平同期信号及び垂直同期信号と、画像データとを表示装置に出力するという手段を講じた。
【０００６】
以上の手段を講じたことによって、ＣＰＵが従来のＣＲＴコントローラの機能を代行し、フレームバッファはメインメモリ上に設定されているのでＶＲＡＭは不要となったのである。
【０００７】
【発明の実施の形態】
以下に、本発明にかかる画像表示データ生成方法を、その実施の形態を示した図面に基づいて詳細に説明する。
【０００８】
図１において、
１は制御装置であり、２はＣＰＵ、３はそのアドレス空間に配置されたメインメモリ、４はＣＰＵ２に接続されたＦＩＦＯメモリ、５はＦＩＦＯメモリ４から出力される画像データのカラー情報を変換するカラーパレット、６はカラーパレット５から出力される画像データを表示するラスタスキャン型の表示装置としてのＣＲＴである。
【０００９】
メインメモリ３には予めフレームバッファ31としての領域が設定されている。このフレームバッファ31の画像データマップの１例を図２に示した。図２において、領域(11)は実際に表示される各ピクセルのデータが書き込まれている領域であり、領域(1) 、(5) 、(9) 、(13)は水平同期信号データが書き込まれている領域であり、領域(1) 、(2) 、(3) 、(4) は垂直同期信号データが書き込まれている領域であり、領域(16)の最終のアドレスにはリードアドレスリセットパルスデータが書き込まれている領域である。
画面の解像度を344 ドット×240 ラインとした場合には、フレームバッファ31は455 バイト×262 の領域が設定されている。
従ってこの場合には、１ライン分の水平同期信号データの領域は22バイト、１ライン分の左輝線消去期間を確保するための領域(10)には50バイト、１ライン分の画像データが書き込まれる領域(11)には344 バイト、１ライン分の右輝線消去期間を確保するための領域(12)には39バイトがそれぞれ設定されている。
そして、はじめの８ライン分の領域には垂直同期信号データが書き込まれ、次の11ライン分の領域にはトップ輝線消去期間を確保するための11バイトが設定され、次の240 ライン分の領域には１フレーム分の画像データが書き込まれ、最後の3 ライン分の領域にはボトム輝線消去期間を確保するための３バイトが設定されている。
ドットクロックを7.15909MHzとした場合の例として、水平走査のタイミングは図３に示し、 垂直走査のタイミングは図４に示した。
これらの図に示したように、 例えば、各フレームの表示期間としては水平方向が344 バイトであるので344 ドット即ち48.1μｓ、垂直方向が240 ラインであるので15.26 μｓとなる。
【００１０】
図５にＣＰＵとＦＩＦＯメモリの周りの要部を示した。
この図においては、１ピクセルの画像データを、ＲＧＢの３ビットのカラー情報と、１ビットのＬ／Ｄ（明暗）情報との４ビットで表した例であり、ＦＩＦＯメモリのデータ入力側端子（ＣＳ，ＷＲ，ＷＲＥＳＥＴ，ＩＮ０〜ＩＮ７）はＣＰＵと接続され、データ出力側端子（ＯＵＴ０〜ＯＵＴ３，ＯＵＴ５，ＯＵＴ６）は前記４ビットの画像データ（Ｒ，Ｇ，Ｂ，Ｌ／Ｄ）と、水平同期信号データ（ＨＳＹＮＣ）と、垂直同期信号データ（ＶＳＹＮＣ）として配線されている。
また、出力側端子（ＯＵＴ７）はリードアドレスリセット端子（ＲＲＥＳＥＴ）に接続され、読み出しクロック端子（ＲＤ）にはドットクロック信号が入力されている。
【００１１】
従って、ドットクロックに同期して、ＦＩＦＯメモリの画像データと水平／垂直同期信号が読み出される。
そして、各フレームの最後にはリードアドレスリセットパルスデータが書き込まれているので、このデータが出力側端子（ＯＵＴ７）から読み出されると、ＦＩＦＯメモリのリードアドレスがリセットされて、再び最初のアドレスから読み出される。
【００１２】
なお、図６には、１ピクセル当たりのビット数を７としてカラー解像度を高くする場合のＦＩＦＯメモリ４’回りの配線を示した。即ち、この場合には、図５では１フレームの最後まで利用されない出力側端子（ＯＵＴ７）を、図６ではタイミング判別ビットとして利用することによって、出力側端子（ＯＵＴ４〜６）を画像データと同期信号とで共用した。
【００１３】
以上の構成の制御装置において、
まず、ＣＰＵ２はＣＲＴ６の表示条件（例えば解像度）に基づいてフレームバッファとして必要なメモリの大きさを計算して、例えば図２に示したマップ図のような領域を、メインメモリ３内にフレームバッファ31として設定する。
次に、例えば、図２に示したように、始めの22バイトの領域に水平同期信号データと垂直同期信号データとを生成して書き込む。図５に示した例の場合には水平同期信号データの第６ビットを立てることによって水平同期パルスのタイミングを表し、第７ビットを立てることによって垂直同期パルスのタイミングを表す。
そして、フレームバッファの20ライン目の（22＋50＋１）バイト目からの領域(11)に、１ライン当たり344 バイト分のデータを書き込む。
最後の領域(16)の最後のアドレスに書き込むリードアドレスリセットパルスデータとして、第８ビットを立てたデータを生成して書き込む。
このようにして、フレームバッファ31に１フレーム分のデータを書き込む。
このようにしてフレームバッファ31に描画されたデータは、ＦＩＦＯメモリ４に順次書き込まれる。
ＦＩＦＯメモリ４のデータは、ドットクロックに同期して読み出されて、カラーパレット５に出力される。
カラーパレット５においては、画像データのＲＧＢ情報は、カラー信号に変換されて出力される。
従って、ＣＲＴ６においては、画像データのＬ／Ｄ（明暗）情報に基づいた明るさで、ＲＧＢ情報に基づいた色のドットが、フレームバッファのアドレスに対応した画面上の位置に表示されるのである。
【００１４】
また、図７に示したように二組のＦＩＦＯメモリ４Ａ、４Ｂを並列接続して、ドットシフタ４Ｃを備えてもよい。このように構成することによって、ＣＰＵの出力データバスが多い場合にも対応することが可能になる。
なお、以上の説明においては、ＣＲＴを用いた表示装置を用いたが、ＲＧＢタイプであれば種別は問わない。
【００１５】
【発明の効果】
以上の構成によれば、ＣＰＵによってソフトウエア処理によって水平／垂直同期信号を生成するとともに、画像データとともに水平／垂直同期信号もフレームバッファに書き込むので、ＣＲＴコントローラを用いずにラスタスキャン型表示装置に用いる信号を生成することが可能になった。
また、フレームバッファをＣＰＵのメインメモリのアドレス空間上に設定したので、ＶＲＡＭを用いることなく高速な画像表示が可能となった。
また、フレームバッファから読み出されたデータはＦＩＦＯメモリに書き込まれ、ＦＩＦＯメモリから読み出したデータによって表示が行われるので、表示処理がＣＰＵの性能に依存することなく高速に行うことができる。
フレームバッファへの画像データの描画及びＦＩＦＯメモリへの書き込みは、表示処理とは完全に非同期に行えるため、表示データの書き換え処理を高速に行うことができ、且つ、ＣＰＵの動作を妨げることもない。
また、ＦＩＦＯメモリの容量の許す限り様々な解像度の表示装置に対応することができる。加えて、インターレス方式、ノンインターレス方式に関わらず対応することができる。
そして、高価格化の原因となるＶＲＡＭやＣＲＴコントローラが不要になるので、装置を低価格で提供できる。
【図面の簡単な説明】
【図１】本発明にかかる画像表示データ生成方法に用いる制御装置の実施の形態の構成を示したブロック図である。
【図２】１フレームの画像に対するアドレス空間の構成を示すマップ図である。
【図３】水平走査にかかる画像表示のタイミング図である。
【図４】垂直走査にかかる画像表示のタイミング図である。
【図５】図１の制御装置の要部の回路図である。
【図６】別構成の制御装置の要部の回路図である。
【図７】さらに別構成の制御装置のブロック図である。
【図８】従来の方法による画像表示装置の構成例を示す図である。
【図９】従来の方法による画像表示装置の別の構成例を示す図である。
【符号の説明】
１ 制御装置
２ ＣＰＵ
３ メインメモリ
４ ＦＩＦＯメモリ
５ カラーパレット
６ ＣＲＴ、表示装置
31 フレームバッファ

Claims (1)

1. ＣＰＵとメインメモリとＦＩＦＯメモリとを備えた制御装置によって、ラスタスキャン型の表示装置に必要な水平同期信号データ、垂直同期信号データ、及び画像データを生成するための画像表示データ生成方法において、ＣＰＵは、水平同期信号データ、垂直同期信号データ、及び画像データを生成して、該ＣＰＵのメインメモリのアドレス空間に設定されたフレームバッファに書き込むとともに、フレームバッファから読み出した水平同期信号データ、垂直同期信号データ、及び画像データをＦＩＦＯメモリに書き込み、ＦＩＦＯメモリは、ドットクロックに同期して、ＦＩＦＯメモリに書き込まれた水平同期信号データ、垂直同期信号データ、及び画像データを読み出すことにより、水平同期信号データ及び垂直同期信号データに基づく水平同期信号及び垂直同期信号と、画像データとを表示装置に出力するように構成したことを特徴とする画像表示データ生成方法。

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