JPH035755B2 - - Google Patents
Info
- Publication number
- JPH035755B2 JPH035755B2 JP58142916A JP14291683A JPH035755B2 JP H035755 B2 JPH035755 B2 JP H035755B2 JP 58142916 A JP58142916 A JP 58142916A JP 14291683 A JP14291683 A JP 14291683A JP H035755 B2 JPH035755 B2 JP H035755B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- display
- video
- register
- video memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004364 calculation method Methods 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 11
- 239000000872 buffer Substances 0.000 description 8
- 101100495919 Arabidopsis thaliana CHR24 gene Proteins 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は映像表示システムにおいて、映像メモ
リに送出する表示および格納するためのアドレス
の制御を行う映像アドレス制御装置に関する。
リに送出する表示および格納するためのアドレス
の制御を行う映像アドレス制御装置に関する。
表示器として、ラスタースキヤン形CRTを使
用した映像表示システムでは、大容量の映像メモ
リに表示すべきデータを格納する（この動作を以
下、描画という。）際には描画のためのアドレス
を供給し、映像メモリのデータを読出して表示を
行なうときには、表示アドレスを供給する。この
表示アドレスを順次変更することによつて、異な
る表示データを映像メモリから読出し、映像直列
信号を得ることは良く知られている。表示データ
を映像メモリから読出す従来の映像アドレス制御
装置には、大別して、以下に記述する２種のもの
がある。
用した映像表示システムでは、大容量の映像メモ
リに表示すべきデータを格納する（この動作を以
下、描画という。）際には描画のためのアドレス
を供給し、映像メモリのデータを読出して表示を
行なうときには、表示アドレスを供給する。この
表示アドレスを順次変更することによつて、異な
る表示データを映像メモリから読出し、映像直列
信号を得ることは良く知られている。表示データ
を映像メモリから読出す従来の映像アドレス制御
装置には、大別して、以下に記述する２種のもの
がある。
第１図は映像アドレス制御装置としての映像メ
モリアドレス発生器を含めた従来の映像表示シス
テムの一例の要部を示すブロツク図である。画面
表示ドツト数が256×256で構成され、映像メモリ
の１ビツトが白黒２値画面表示の１ドツトに対応
し、１アドレスが16ビツトに対応している映像メ
モリ構成を取るグラフイツク表示を例にとると、
画面の横方向に走査する１本の走査線期間の表示
に要するアドレス数は256／16で表わされ、16ア
ドレスである。さらに、画面縦方向に256本の走
査線表示期間部を取る場合には、映像メモリとし
て16×256、すなわち、4096アドレス16ビツトの
容量を持つメモリが必要となる。この容量は後述
する第２の従来装置の場合についても同様であ
る。
モリアドレス発生器を含めた従来の映像表示シス
テムの一例の要部を示すブロツク図である。画面
表示ドツト数が256×256で構成され、映像メモリ
の１ビツトが白黒２値画面表示の１ドツトに対応
し、１アドレスが16ビツトに対応している映像メ
モリ構成を取るグラフイツク表示を例にとると、
画面の横方向に走査する１本の走査線期間の表示
に要するアドレス数は256／16で表わされ、16ア
ドレスである。さらに、画面縦方向に256本の走
査線表示期間部を取る場合には、映像メモリとし
て16×256、すなわち、4096アドレス16ビツトの
容量を持つメモリが必要となる。この容量は後述
する第２の従来装置の場合についても同様であ
る。
映像メモリアドレス発生器１は上記4096アドレ
スを番地づけするに足るビツト数（12ビツト）を
持つたインクリメンタであり、１単位時間（本従
来例では16ドツト表示時間）毎に“１”だけ内容
が増加する。さらに、１画面表示の終了とともに
その内容は40”にクリアされ、次の画面表示のた
めの準備をする。この映像メモリアドレス信号
は、中央処理装置（CPU）（図示していない）。
からCPUアドレスバス８を介して供給されるア
ドレス信号が一方に入力されるアドレスバス切換
器２に、映像メモリアドレスバス６を介して入力
され、CPUが、映像メモリ３に対してデータの
書込み、読出し動作を行なう際に発生するアドレ
ス切換信号１４の状態が非能動であるとき、映像
メモリ３のアドレスに映像メモリアドレスパス７
を介して接続される。映像メモリ３からは、その
アドレス信号により16ビツトの出力が映像メモリ
データバス１０に出力され、並列一直列変換器５
を経て映像直列信号１６を得るものである。なお
第１図において、４はCPUデータバス１１と映
像メモリデータバス１０とを分離することを目的
としたデータバス切換ドライバであり、１５はデ
ータバス切換信号である。さらに９はCPUメモ
リ制御バス、１２は画面終了時にクロツク信号発
生器（図示していない）から発生する画面終了信
号、１３はクロツク信号発生器からの表示期間外
であることを示す表示消去信号である。
スを番地づけするに足るビツト数（12ビツト）を
持つたインクリメンタであり、１単位時間（本従
来例では16ドツト表示時間）毎に“１”だけ内容
が増加する。さらに、１画面表示の終了とともに
その内容は40”にクリアされ、次の画面表示のた
めの準備をする。この映像メモリアドレス信号
は、中央処理装置（CPU）（図示していない）。
からCPUアドレスバス８を介して供給されるア
ドレス信号が一方に入力されるアドレスバス切換
器２に、映像メモリアドレスバス６を介して入力
され、CPUが、映像メモリ３に対してデータの
書込み、読出し動作を行なう際に発生するアドレ
ス切換信号１４の状態が非能動であるとき、映像
メモリ３のアドレスに映像メモリアドレスパス７
を介して接続される。映像メモリ３からは、その
アドレス信号により16ビツトの出力が映像メモリ
データバス１０に出力され、並列一直列変換器５
を経て映像直列信号１６を得るものである。なお
第１図において、４はCPUデータバス１１と映
像メモリデータバス１０とを分離することを目的
としたデータバス切換ドライバであり、１５はデ
ータバス切換信号である。さらに９はCPUメモ
リ制御バス、１２は画面終了時にクロツク信号発
生器（図示していない）から発生する画面終了信
号、１３はクロツク信号発生器からの表示期間外
であることを示す表示消去信号である。
第２図に映像メモリアドレス発生器１に供給さ
れる各種信号および発生するアドレス信号のタイ
ミングを示す。映像メモリアドレス発生器１は画
面終了時に発生する画面終了信号１２によつて
“０”にクリアされ、表示期間外であることを示
す表示消去信号１３が“Ｈ”であるときには映像
メモリアドレス信号が発生せず、その値は変化し
ない、表示消去信号が“Ｌ”となり表示が開始さ
れると16ドツト表示期間に１回だけ映像メモリア
ドレス信号が発生し、映像メモリアドレスは
“１”だけ増加し、異なるデータを読出す。
れる各種信号および発生するアドレス信号のタイ
ミングを示す。映像メモリアドレス発生器１は画
面終了時に発生する画面終了信号１２によつて
“０”にクリアされ、表示期間外であることを示
す表示消去信号１３が“Ｈ”であるときには映像
メモリアドレス信号が発生せず、その値は変化し
ない、表示消去信号が“Ｌ”となり表示が開始さ
れると16ドツト表示期間に１回だけ映像メモリア
ドレス信号が発生し、映像メモリアドレスは
“１”だけ増加し、異なるデータを読出す。
第３図は他の映像アドレス制御装置を用いた従
来の映像表示システムの一例の要部を示すブロツ
ク図である。この従来例ではDMA（Direct
Memory Access）コントローラ１７と、２系統
のラインバツフアとDMA要求ライン等を持つ
CRTコントローラ１８を映像アドレス制御装置
として具備したものであり、画面表示開始時の映
像メモリのアドレスはDMAコントローラ１７に
画面表示終了毎にCPUの制御のもとに再設定さ
れており、１ラインの表示終了毎にDMA要求信
号２２が、１ラインの表示に必要なアドレスの
DMA転送に必要な期間だけCRTコントローラ１
８からDMAコントローラ１７に出力される。
DMAコントローラ１７はDMA要求信号２２を
受けた後、CPUを停止し、アドレスバス、デー
バス及び制御バスを解放状態にすべく、CPUに
対し、ホールド要求信号２０を送出する。CPU
からホールド承認信号１９がDMAコントローラ
１７に入力されると、DMAコントローラ１７は
DMA転送を開始するとともにCRTコントローラ
１８に対し、DMA転送を実行中であることを示
すDMA承認信号２１を送出する。CRTコントロ
ーラ１８は、その信号を受けて、以後のDMA転
送の有無を判断しDMA要求信号２２の制御を行
なう。
来の映像表示システムの一例の要部を示すブロツ
ク図である。この従来例ではDMA（Direct
Memory Access）コントローラ１７と、２系統
のラインバツフアとDMA要求ライン等を持つ
CRTコントローラ１８を映像アドレス制御装置
として具備したものであり、画面表示開始時の映
像メモリのアドレスはDMAコントローラ１７に
画面表示終了毎にCPUの制御のもとに再設定さ
れており、１ラインの表示終了毎にDMA要求信
号２２が、１ラインの表示に必要なアドレスの
DMA転送に必要な期間だけCRTコントローラ１
８からDMAコントローラ１７に出力される。
DMAコントローラ１７はDMA要求信号２２を
受けた後、CPUを停止し、アドレスバス、デー
バス及び制御バスを解放状態にすべく、CPUに
対し、ホールド要求信号２０を送出する。CPU
からホールド承認信号１９がDMAコントローラ
１７に入力されると、DMAコントローラ１７は
DMA転送を開始するとともにCRTコントローラ
１８に対し、DMA転送を実行中であることを示
すDMA承認信号２１を送出する。CRTコントロ
ーラ１８は、その信号を受けて、以後のDMA転
送の有無を判断しDMA要求信号２２の制御を行
なう。
DMA要求信号２２の発生によつて、上記のよ
うな手順で、DMAコントローラ１７が起動さ
れ、DMAコントローラ１７からCPUアドレスバ
ス８を介して映像メモリアドレス信号が、CPU
メモリ制御バス９を介してメモリ制御信号が、そ
れぞれ映像メモリ３に与えられ、そのアドレスに
対応したデータ出力がCRTコントローラ１８に
送出され、次ライン表示のために用意されている
第１のラインバツフアに格納される。第２のライ
ンバツフアには、現在表示中のデータが格納され
ており、表示のタイミングに従がつて、並列一直
列変換器５に送出され直列映像信号１６を得る。
うな手順で、DMAコントローラ１７が起動さ
れ、DMAコントローラ１７からCPUアドレスバ
ス８を介して映像メモリアドレス信号が、CPU
メモリ制御バス９を介してメモリ制御信号が、そ
れぞれ映像メモリ３に与えられ、そのアドレスに
対応したデータ出力がCRTコントローラ１８に
送出され、次ライン表示のために用意されている
第１のラインバツフアに格納される。第２のライ
ンバツフアには、現在表示中のデータが格納され
ており、表示のタイミングに従がつて、並列一直
列変換器５に送出され直列映像信号１６を得る。
第４図にDMA要求信号２２、DMAコントロ
ーラ１７によつて発生されるアドレス、表示デー
タのタイミングを示す。画面終了を示す画面終了
信号が能動的になると、DMAコントローラ１７
に表示開始のアドレス“０”が設定され、CRT
コントローラ１８からDMA要求信号２２が送出
されると映像メモリ３のアドレス“０”から
“15”までのデータがCRTコントローラ１８に内
蔵されている第１のラインバツフアに転送され
る。表示の開始に伴なつて、第１のラインバツフ
アの内容が並列一直列変換器５に送出され表示さ
れるとともに、CRTコントローラ１８からDMA
要求信号２２が出力され、次のラインの表示デー
タが格納されている映像メモリアドレス“16”か
ら“31”までのデータが第２のラインバツフアに
転送される。
ーラ１７によつて発生されるアドレス、表示デー
タのタイミングを示す。画面終了を示す画面終了
信号が能動的になると、DMAコントローラ１７
に表示開始のアドレス“０”が設定され、CRT
コントローラ１８からDMA要求信号２２が送出
されると映像メモリ３のアドレス“０”から
“15”までのデータがCRTコントローラ１８に内
蔵されている第１のラインバツフアに転送され
る。表示の開始に伴なつて、第１のラインバツフ
アの内容が並列一直列変換器５に送出され表示さ
れるとともに、CRTコントローラ１８からDMA
要求信号２２が出力され、次のラインの表示デー
タが格納されている映像メモリアドレス“16”か
ら“31”までのデータが第２のラインバツフアに
転送される。
一般に、表示内容は表示画面の正面から見るこ
とが多いことや、画面の分割や複雑な巻上げ動作
などを行なわない場合には、上記従来例の如く、
シーケンシヤルなアドレス変更のみでも、所期の
結果が得られる。しかしながら、用途によつては
画面や上や下から眺めたり、画面を鏡などに反射
させてめる場合がある。上から見る場合には映像
は上下逆に見え、鏡に反射されている映像は上下
左右が逆、すなわち、裏がえしになつた映像とな
る。単に、表示アドレスのインクリメントのみを
行ない連続したアドレスに格納されているデータ
の読出ししか実行できない上記従来装置では、こ
のような表示に対し正常表示画面化する補正を行
なうことは不可能であるという問題点がある。
とが多いことや、画面の分割や複雑な巻上げ動作
などを行なわない場合には、上記従来例の如く、
シーケンシヤルなアドレス変更のみでも、所期の
結果が得られる。しかしながら、用途によつては
画面や上や下から眺めたり、画面を鏡などに反射
させてめる場合がある。上から見る場合には映像
は上下逆に見え、鏡に反射されている映像は上下
左右が逆、すなわち、裏がえしになつた映像とな
る。単に、表示アドレスのインクリメントのみを
行ない連続したアドレスに格納されているデータ
の読出ししか実行できない上記従来装置では、こ
のような表示に対し正常表示画面化する補正を行
なうことは不可能であるという問題点がある。
本発明の目的は、上記問題点を解消することに
より上下左右反転の映像表示を容易に実現でき、
融通性が高く自由度の大きな表示制御機能を有す
る映像アドレス制御装置を提供することにある。
より上下左右反転の映像表示を容易に実現でき、
融通性が高く自由度の大きな表示制御機能を有す
る映像アドレス制御装置を提供することにある。
本発明の映像アドレス制御装置は、映像データ
を格納する映像メモリのアドレスを順次変化さ
せ、読出したデータを表示器に表示する映像表示
システムの映像アドレス制御装置において、表示
アドレスを記憶する表示アドレスレジスタと、１
単位文字又は図形表示区間毎に内容がクリアされ
るカウントレジスタと、前記映像メモリの表示進
行方向のアドレス数を記憶するピツチレジスタ
と、アドレスの演算方法を設定するフラグレジス
タと、該フラグレジスタの設定に基づいて所定の
アドレス演算と制御を行うアドレス演算制御手段
とを含むことから構成される。
を格納する映像メモリのアドレスを順次変化さ
せ、読出したデータを表示器に表示する映像表示
システムの映像アドレス制御装置において、表示
アドレスを記憶する表示アドレスレジスタと、１
単位文字又は図形表示区間毎に内容がクリアされ
るカウントレジスタと、前記映像メモリの表示進
行方向のアドレス数を記憶するピツチレジスタ
と、アドレスの演算方法を設定するフラグレジス
タと、該フラグレジスタの設定に基づいて所定の
アドレス演算と制御を行うアドレス演算制御手段
とを含むことから構成される。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第５図は本発明の一実施例の要部を示すブロツ
ク図である。
ク図である。
本実施例は、表示アドレスを記憶する表示アド
レスレジスタ（DAD）２３と、１単位文字又は
図形表示区間毎に内容がクリアされるカウントレ
ジスタ（CHR）２４と、映像メモリの表示進行
方向のアドレス数を記憶するピツチレジスタ
（PITCH）２５と、アドレスの演算方法を設定す
るフラグレジスタ（FLAG）２６と、このフラグ
レジスタ２６の設定に基づいて所定のアドレス演
算と制御を行うアドレス演算制御手段としての演
算器２７、バツフアレジスタ（DAD′）２８とを
含んで構成される。
レスレジスタ（DAD）２３と、１単位文字又は
図形表示区間毎に内容がクリアされるカウントレ
ジスタ（CHR）２４と、映像メモリの表示進行
方向のアドレス数を記憶するピツチレジスタ
（PITCH）２５と、アドレスの演算方法を設定す
るフラグレジスタ（FLAG）２６と、このフラグ
レジスタ２６の設定に基づいて所定のアドレス演
算と制御を行うアドレス演算制御手段としての演
算器２７、バツフアレジスタ（DAD′）２８とを
含んで構成される。
本実施例は、従来例の映像表示システムを示し
た第１図中の映像メモリアドレス発生器１に相当
し、映像メモリアドレス発生器１は単なるインク
リメンタであるが、本実施例では５種のレジス
タ、DAD２３，CHR２４，PITCH２５，
FLAG２６，DAD′２８と、演算器２７とによつ
て構成される点が異つている。
た第１図中の映像メモリアドレス発生器１に相当
し、映像メモリアドレス発生器１は単なるインク
リメンタであるが、本実施例では５種のレジス
タ、DAD２３，CHR２４，PITCH２５，
FLAG２６，DAD′２８と、演算器２７とによつ
て構成される点が異つている。
DAD２３はアドレス演算に使用され、１画面
表示の開始時などに新規アドレスデータがCPU
によつて設定される。CHR２４はインクリメン
タとして動作し、制御信号“CHR＋１→CHR”
（CHR＋１→CHRはCHRにあるデータを＋１し
てCHRに格納するということを表わしている。
以下の同様な表現も同じ表わし方によている。）
によつて、演算器２７を介して、その機能達成す
る。１ラインの表示終了毎に、制御信号０→
CHR（CHRのデータを０にクリアする。）によつ
て、その値は“０”にクリアされる。PITCH２
５は表示走査方向の映像メモリのアドレス数を記
憶し、CPUによつて、あらかじめ任意な値に設
定できる。DAP′２８はアドレス演算の結果を一
時的に蓄わえるレジスタであつて、この出力が、
映像メモリアドレスバス６を介して出力され、最
終的には、映像メモリのアドレスに接続される。
FLAG２６は演算器２７におけるアドレス演算方
法を変更するためのレジスタであつて、CPUに
よつて任意の値に設定できる。
表示の開始時などに新規アドレスデータがCPU
によつて設定される。CHR２４はインクリメン
タとして動作し、制御信号“CHR＋１→CHR”
（CHR＋１→CHRはCHRにあるデータを＋１し
てCHRに格納するということを表わしている。
以下の同様な表現も同じ表わし方によている。）
によつて、演算器２７を介して、その機能達成す
る。１ラインの表示終了毎に、制御信号０→
CHR（CHRのデータを０にクリアする。）によつ
て、その値は“０”にクリアされる。PITCH２
５は表示走査方向の映像メモリのアドレス数を記
憶し、CPUによつて、あらかじめ任意な値に設
定できる。DAP′２８はアドレス演算の結果を一
時的に蓄わえるレジスタであつて、この出力が、
映像メモリアドレスバス６を介して出力され、最
終的には、映像メモリのアドレスに接続される。
FLAG２６は演算器２７におけるアドレス演算方
法を変更するためのレジスタであつて、CPUに
よつて任意の値に設定できる。
本実施例では、フラグは２ビツトで構成され、
その値を変更することによつて第７図ａ，ｂから
第１０図ａ，ｂに示すように、以下の４種類のう
ちの１種のアドレス演算方法を選択する。
その値を変更することによつて第７図ａ，ｂから
第１０図ａ，ｂに示すように、以下の４種類のう
ちの１種のアドレス演算方法を選択する。
DAD＋CHR→DAD′
DAD＋PITCH→DAD，DMD′
DAD−CHR→DAD′
DAD＋PITCH→DAD，DAD′
DAD＋CHR→DAD′
DAD−PITCH→DAD，DAD′
DAD−CHR→DAD′
DAD−PITCH→DAD，DAD′
上記各演算方法における上段の演算は表示期間
中に成され、下段の演算はライン表示開始時毎に
実行される。これらのアドレス演算のタイミング
関係については、第６図に示してある。但し表示
アドレスの変化については、上記の場合のみに
ついて示している。
中に成され、下段の演算はライン表示開始時毎に
実行される。これらのアドレス演算のタイミング
関係については、第６図に示してある。但し表示
アドレスの変化については、上記の場合のみに
ついて示している。
以下、本発明の一実施例の動作について、第５
図、第６図を用いて説明する。
図、第６図を用いて説明する。
１画面終了毎に発生する画面終了信号が能動的
になると、DAD２３に表示開始番地がCPUの制
御のもとに、CPUからの表示アドレス設定信号
が“Ｈ”である期間に設定されるとともに、
CHR２４が“０”にクリアされる。DAD２３へ
は、第７図の場合には、“０”、第８図では“Ｐ−
１”（ＰとはPITCHレジスタの設定値を表わす、
本実施例ではＰ＝28。）、第９図では“（Ｎ−１）
Ｐ”（Ｎは整数値、本実施例ではＮ＝10。）、第１
０図では“NP−１”をそれぞれ１画面表示開始
前にCPUにより設定しておく。表示期間中には、
映像メモリのアドレスサイクル毎に、CHR２４
は“１”だけ加算された後、１ライン表示期間中
は同一の値を保持し続けているDAD２３との間
で、FLAG２６の設定値に従がつて加減算され、
その結果が一時的にDAD′２８に格納された後、
映像メモリのアドレスに供給される。１ラインの
表示が終了すると、DAD２３と、PITCH２５と
の間で、FLAG２６の設定値に従がつて加減算が
行なわれ、その結果がDAD２３およびDAD′２８
に格納され次ライン以降の表示のための準備をす
る。上述の演算サイクルが繰り返されて１画面の
表示を形成する。
になると、DAD２３に表示開始番地がCPUの制
御のもとに、CPUからの表示アドレス設定信号
が“Ｈ”である期間に設定されるとともに、
CHR２４が“０”にクリアされる。DAD２３へ
は、第７図の場合には、“０”、第８図では“Ｐ−
１”（ＰとはPITCHレジスタの設定値を表わす、
本実施例ではＰ＝28。）、第９図では“（Ｎ−１）
Ｐ”（Ｎは整数値、本実施例ではＮ＝10。）、第１
０図では“NP−１”をそれぞれ１画面表示開始
前にCPUにより設定しておく。表示期間中には、
映像メモリのアドレスサイクル毎に、CHR２４
は“１”だけ加算された後、１ライン表示期間中
は同一の値を保持し続けているDAD２３との間
で、FLAG２６の設定値に従がつて加減算され、
その結果が一時的にDAD′２８に格納された後、
映像メモリのアドレスに供給される。１ラインの
表示が終了すると、DAD２３と、PITCH２５と
の間で、FLAG２６の設定値に従がつて加減算が
行なわれ、その結果がDAD２３およびDAD′２８
に格納され次ライン以降の表示のための準備をす
る。上述の演算サイクルが繰り返されて１画面の
表示を形成する。
第７図ａ，ｂないし第１０図ａ，ｂは、本実施
例の結果得られた表示アドレスのマツプを各図ａ
に、表示図形（ここではローマ字“Ｆ”を表示し
ている。）を各図ｂに示してある。
例の結果得られた表示アドレスのマツプを各図ａ
に、表示図形（ここではローマ字“Ｆ”を表示し
ている。）を各図ｂに示してある。
第７図ａ，ｂに示すFLAG“00”の場合は、通
常の場合、第９図ａ，ｂに示すFLAG“10”の場
合は、第７図ａ，ｂを上下反転した場合、第８図
ａ，ｂに示すFLAG“01”の場合は、第７図ａ，
ｂを左右反転した場合、第１０図ａ，ｂに示す
FLAG“11”の場合は第９図ａ，ｂを左右反転し
た場合に当る。
常の場合、第９図ａ，ｂに示すFLAG“10”の場
合は、第７図ａ，ｂを上下反転した場合、第８図
ａ，ｂに示すFLAG“01”の場合は、第７図ａ，
ｂを左右反転した場合、第１０図ａ，ｂに示す
FLAG“11”の場合は第９図ａ，ｂを左右反転し
た場合に当る。
すなわち、本実施例によると、FLAGによる演
算方法の設定により４通りの表示を行うことがで
きる。
算方法の設定により４通りの表示を行うことがで
きる。
なお、上述の実施例においては、フラグレジス
タのフラグは２ビツトとしたが、これに限定され
ることは無くビツト数を増すことにより多数通り
の表示を行うことが可能となる。
タのフラグは２ビツトとしたが、これに限定され
ることは無くビツト数を増すことにより多数通り
の表示を行うことが可能となる。
〔発明の効果〕
以上詳細に説明した通り、本発明の映像アドレ
ス制御装置は、表示アドレスを記憶する表示アド
レスレジスタと、１単位文字又は図形表示区間毎
に内容がクリアされるカウントレジスタと、映像
メモリの表示進行方向のアドレス数を記憶するピ
ツチレジスタと、アドレスの演算方法を設定する
フラグレジスタと、このフラグレジスタの設定に
基づいて所定のアドレス演算と制御を行うアドレ
ス演算制御手段とを含んでいるので、従来不可能
であつた映像表示の上下左右反転の映像表示が容
易に実現でき、融通性が高く自由度の大きな表示
制御機能が得られるという効果を有している。
ス制御装置は、表示アドレスを記憶する表示アド
レスレジスタと、１単位文字又は図形表示区間毎
に内容がクリアされるカウントレジスタと、映像
メモリの表示進行方向のアドレス数を記憶するピ
ツチレジスタと、アドレスの演算方法を設定する
フラグレジスタと、このフラグレジスタの設定に
基づいて所定のアドレス演算と制御を行うアドレ
ス演算制御手段とを含んでいるので、従来不可能
であつた映像表示の上下左右反転の映像表示が容
易に実現でき、融通性が高く自由度の大きな表示
制御機能が得られるという効果を有している。
第１図は従来の映像表示システムの一例の要部
を示すブロツク図、第２図は第１図のシステムの
動作を説明するためのタイミング図、第３図は従
来の映像表示システムの他の一例を要部を示すブ
ロツク図、第４図は第３図のシステムの動作を説
明するためのタイミング図、第５図は本発明の一
実施例を示すブロツク図、第６図は本実施例の動
作を説明するためのタイミング図、第７図ａ，ｂ
ないし第１０図ａ，ｂは、本実施例におけるフラ
グレジスタの設定値による表示アドレスの変化
〔各図ａ〕と、その時の表示図形〔各図ｂ〕を示
した図である。 １…映像メモリアドレス発生器、２…アドレス
バス切換器、３…映像メモリ、４…データバス切
換ドライバ、５…並列一直列変換器、６，７…映
像メモリアドレスバス、８…CPUアドレスバス、
９…CPUメモリ制御バス、１０…映像メモリデ
ータバス、１１…CPUデータバス、１２…画面
終了信号、１３…表示消去信号、１４…アドレス
切換信号、１５…データバス切換信号、１６…映
像直列信号、１７…DMAコントローラ、１８…
CRTコントローラ、１９…ホールド承認信号、
２０…ホールド要求信号、２１…DMA承認信
号、２２…DMA要求信号、２３…表示アドレス
レジスタ（DAD）、２４…カウントレジスタ
（CHR）、２５…ピツチレジスタ（PITCH）、２
６…フラグレジスタ（FLAG）、２７…演算器、
２８…バツフアレジスタ（DAD′）。
を示すブロツク図、第２図は第１図のシステムの
動作を説明するためのタイミング図、第３図は従
来の映像表示システムの他の一例を要部を示すブ
ロツク図、第４図は第３図のシステムの動作を説
明するためのタイミング図、第５図は本発明の一
実施例を示すブロツク図、第６図は本実施例の動
作を説明するためのタイミング図、第７図ａ，ｂ
ないし第１０図ａ，ｂは、本実施例におけるフラ
グレジスタの設定値による表示アドレスの変化
〔各図ａ〕と、その時の表示図形〔各図ｂ〕を示
した図である。 １…映像メモリアドレス発生器、２…アドレス
バス切換器、３…映像メモリ、４…データバス切
換ドライバ、５…並列一直列変換器、６，７…映
像メモリアドレスバス、８…CPUアドレスバス、
９…CPUメモリ制御バス、１０…映像メモリデ
ータバス、１１…CPUデータバス、１２…画面
終了信号、１３…表示消去信号、１４…アドレス
切換信号、１５…データバス切換信号、１６…映
像直列信号、１７…DMAコントローラ、１８…
CRTコントローラ、１９…ホールド承認信号、
２０…ホールド要求信号、２１…DMA承認信
号、２２…DMA要求信号、２３…表示アドレス
レジスタ（DAD）、２４…カウントレジスタ
（CHR）、２５…ピツチレジスタ（PITCH）、２
６…フラグレジスタ（FLAG）、２７…演算器、
２８…バツフアレジスタ（DAD′）。
Claims (1)
- １ 映像データを格納する映像メモリのアドレス
を順次変化させ、読出したデータを表示器に表示
すする映像表示システムの映像アドレス制御装置
において、表示アドレスを記憶する表示アドレス
レジスタと、１単位文字又は図形表示区間毎に内
容がクリアされるカウントレジスタと、前記映像
メモリの表示進行方向のアドレス数を記憶するピ
ツチレジスタと、アドレスの演算方法を設定する
フラグレジスタと、該フラグレジスタの設定に基
づいて所定のアドレス演算と制御を行うアドレス
演算制御手段とを含むことを特徴とする映像アド
レス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142916A JPS6033590A (ja) | 1983-08-04 | 1983-08-04 | 映像アドレス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142916A JPS6033590A (ja) | 1983-08-04 | 1983-08-04 | 映像アドレス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6033590A JPS6033590A (ja) | 1985-02-20 |
| JPH035755B2 true JPH035755B2 (ja) | 1991-01-28 |
Family
ID=15326602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58142916A Granted JPS6033590A (ja) | 1983-08-04 | 1983-08-04 | 映像アドレス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033590A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194388A (ja) * | 1987-10-06 | 1989-04-13 | Konami Co Ltd | モニタ画面表示の制御方法 |
| JPH066235B2 (ja) * | 1989-04-19 | 1994-01-26 | 新日本製鐵株式会社 | レールの自動溶接方法 |
-
1983
- 1983-08-04 JP JP58142916A patent/JPS6033590A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6033590A (ja) | 1985-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4491834A (en) | Display controlling apparatus | |
| US4661812A (en) | Data transfer system for display | |
| JPH035755B2 (ja) | ||
| EP0613115A2 (en) | Display data write control device | |
| JPH0315196B2 (ja) | ||
| JP3191468B2 (ja) | ビデオ表示用メモリ集積回路 | |
| JP3694622B2 (ja) | 画像表示データの生成方法 | |
| JPS62127790A (ja) | マルチウインドウ表示制御方式 | |
| JP2535841B2 (ja) | 表示制御装置 | |
| JPS6140997B2 (ja) | ||
| JPH036510B2 (ja) | ||
| JPS6314376B2 (ja) | ||
| JPS6364085A (ja) | 表示制御装置 | |
| JPS644194B2 (ja) | ||
| JPH0227677B2 (ja) | ||
| JPH05323280A (ja) | 表示制御方式 | |
| JPH06110426A (ja) | 画像処理装置 | |
| JPH0345835B2 (ja) | ||
| JPS60111289A (ja) | リフレツシユメモリ書込制御方式 | |
| JPH05127977A (ja) | 高速２ｄ描画方式 | |
| JPH0553548A (ja) | デイスプレイ制御装置 | |
| JPH07152351A (ja) | 液晶表示回路 | |
| JPH04151195A (ja) | 画像表示装置 | |
| JPH01239587A (ja) | 表示制御回路 | |
| JPH0497390A (ja) | 表示装置 |