JPH0227677B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、デイスプレイ装置を有するシステ
ムに関し、特にラスタスキヤン方式のCRTデイ
スプレイ装置を有するシステムに関する。

この発明は、機能の拡大を図りつつ、CRTの
表示期間における画素データと、入力源側のデー
タの干渉を防止したCRTデイスプレイ装置を提
供するためになされた。

この発明は、CRTデイスプレイ装置を含むマ
イクロコンピユータシステムの機能の拡大のため
に設けられたメモリ装置及び入力源と、リフレツ
シユメモリとの間のデータバスに、CRTの表示
期間遮断となるバスドライバ等の双方向性スイツ
チング手段を設けようとするものである。

以下、実施例により、この発明を具体的に説明
する。

第１図は、この発明の一実施例を示すCRTデ
イスプレイ装置のブロツク図である。

この実施例におけるCRTデイスプレイ装置の
概要は、次の通りである。

CPU（マイクロプロセツサ：１）等の入力源に
より、バスドライバ２を介して、リフレツシユメ
モリ６に表示すべき情報を書き込むものである。
この情報は、CRT画面上の表示位置を示すアド
レス情報と、アスキーASCIIコード等の文字情報
はドツト情報とである。

このアドレス情報は、アドレスデコーダ４と、
アドレスセレクタ５とを通して、リフレツシユメ
モリ６に入力される。

リフレツシユメモリ６は、CRT画面上に割り
当てられた表示文字アドレスと対応したアドレス
を有するものである。したがつて、リフレツシユ
メモリ６は、少なくともCRT画面に表示できる
総文字数分だけのコード情報が記憶できるメモリ
容量を有するものである。

例えば、文字数を横32文字、縦16行とすると、
１ページ当り、32×16（バイト）の記憶容量が必
要となる。この実施例においては、リフレツシユ
メモリ６は、2048バイトの記憶容量を有するもの
とし、４ページにわたつての書き込みを可能とす
る。また、このリフレツシユメモリ６には、上記
文字コードの他、任意の図形を描くための画素デ
ータを書き込むようにするものである。このた
め、例えば、表示画面を横128ドツト、縦96ドツ
トとし、１バイトを８ビツト構成とすると、１表
示画面を形成するに必要なメモリ容量は、128×
96／８＝1536（バイト）となり、上記容量のリフ
レツシユメモリ６を用いて、いわゆるグラフイツ
クモードの表示も可能にするものである。

上記リフレツシユメモリ６のアドレス情報は、
11ビツト構成のものである。

一般に、マイクロコンピユータシステムにおけ
るアドレス情報は、16ビツト構成であるので、上
記CPU等からのアドレス情報を11ビツト構成の
リフレツシユメモリ６のアドレスに変換し、後述
するフリツプフロツプ１３を指定するアドレス信
号を形成するのが上記アドレスデコーダ４であ
る。そして、アドレスセレクタ５は、後述する
CRTコントローラ３からのアドレス情報と、
CPU１等の入力源からのアドレス情報とを切り
換えて、リフレツシユメモリ６に送出するための
もので、CRTの表示タイミング信号DUSPで周
期的に切り換え動作を行なう。

CRT画面上に文字等を表示するためのリフレ
ツシユメモリ６の読み出しは、CRTコントロー
ラ３で形成されたCRTの文字アドレスに対応し
たタイミングパルスMAをアドレス情報とし、１
文字ごとにラスタに同期して順次行なわれる。こ
の読み出されたコード情報は、パターン発生回路
７により、１文字ごとにドツト構成された画素デ
ータに変換される。

このパターン発生回路７は、文字等の画素デー
タが書き込まれているリードオンリメモリROM
により構成される。したがつて、表示される文字
コードがリフレツシユメモリ６からパターン発生
回路７に与えられること、すなわち、パターン発
生回路７の文字アドレスを指定することと、
CRTのラスタアドレスを指定することとにより、
その出力は、ラスタスキヤンタイミングに同期し
た画素データとなる。

この画素データは、１文字表示期間毎にパラレ
ルに出力されるものであるので、パラレル／シリ
アル変換回路８により、シリアルな映像信号に変
換される。

一方、リフレツシユメモリ６に、直接画素デー
タを書き込んで、上記グラフイツクモードの表示
を行なうときは、リフレツシユメモリ６から読み
出されたデータが画素データであることにより、
パラレル／シリアル変換回路９で映像信号に変換
される。

上記文字表示映像信号と、グラフイツク映像信
中とは、ゲート回路１０を介して、CRTの表示
モード信号MODEに応じて一方が選択されてビ
デイオコントロール回路１１に入力され、同期パ
ルスＨ／Ｖ SYNC、表示タイミングパルス
DIPSと合成されて、複合映像信号となり、CRT
画面上に所定の表示を行なうこととなる。

タイミングコントロール１２は、発振回路を内
蔵し、これらのリフレツシユメモリ６のアドレス
タイミングパルスMA等の基本となるキヤラクタ
クロツクCLK、シリアルな画素データを得るた
めのビデイオクロツク（ドツトクロツク：
VCLK）を形成するものである。

CRTコントローラ３は、水平表示文字レジス
タ、垂直表示文字レジスタ等の各種制御レジスタ
と、リフレツシユメモリ６の、換言すれば、
CRT画面上のラスタに同期した番地指定を行な
う文字、行カウンタと、CRTの水平及び垂直同
期信号発生回路と、ラスタ制御回路と、カーソル
制御回路等により構成され、CRTのラスタに同
期したリフレツシユメモリ６のアドレス指定
MA、パターン発生回路７のラスタ指定をして、
上述のような画素データを形成するものとし、及
びCRTの同期パルス、表示タイミングパルス等
を形成するものである。このCRTコントローラ
３として、例えば「商品名HD40505」のモノリ
シツク半導体集積回路を用いることができる。

フリツプフロツプ１３は、表示モードの切り換
えに使用するものである。この表示モードの切り
換えとは、文字パターンを表示する場合と、任意
の図形パターンを表示する場合との切り換えのこ
とである。すなわち、リフレツシユメモリ６に文
字コードを書き込んで、これを表示する場合に
は、パターン発生回路７を介して画素データをシ
リアル変換して表示し、一方、リフレツシユメモ
リ６に直接画素データを書き込んで図形表示を行
なう場合には、直接シリアル変換して表示する必
要があり、このために用いるゲート回路１０の制
御信号MODEを形成するのが、このフリツプフ
ロツプ１３である。

このフリツプフロツプ１３の書き込みは、アド
レスバスを通して入力されたアドレス指定と、デ
ータバスからの“０”，“１”の入力とにより、プ
ログラムにより行なうものである。

この実施例において、上述のように、文字表示
と、図形表示とを、１つのリフレツシユメモリで
併用することとしたのは、表示機能の拡大を図り
つつシステムの簡素化を図ろうとするためのもの
である。

なお、文字表示の場合と、任意の図形表示のた
めのドツトの大きさ、換言すれば、ビデイオロツ
クの周波数が異なるときは、これに応じてタイミ
ングコントローラ１２の出力も両者に合せて切り
換えて行なう必要があり、この場合、上記制御信
号MODEを用いればよい。

また、この実施例においては、CRTデイスプ
レイ装置の機能拡大、あるいは、このCRTデイ
スプレイ装置を含むマイクロコンピユータシステ
ムの機能の拡大を図るため、CRTデイスプレイ
システムを構成するアドレスバス，データバス
に、メモリ１５を設けるものである。このメモリ
１５をランダムアクセスメモリRAMとしたとき
は、書き換え自由であることにより、CPUのプ
ログラムメモリの拡張として用いることの他、
CRTコントローラ３の画面構成プログラム、各
種制御レジスタの書き込み情報の記憶用、あるい
は、リフレツシユメモリを文字コード記憶と、図
形画素記憶とに併用するものであることにより、
両者を交互に表示させる場合の待避用として使用
できるなどの機能の拡大に利用できるものであ
る。

また、リードオンメモリROMとしたときは、
CRTコントローラの初期値設定、固定的な図形
パターンの形成に利用きることとなる。

この両者、RAM，ROMを設ければ、さらに
各種の機能が拡大できるものとなる。

このように、CRTデイスプレイ装置に、メモ
リを設けた場合、CRTの表示期間はCRTコント
ローラ３による制御によつてリフレツシユメモリ
６より、順次データバスに文字コード又は画素デ
ータが出力されている。したがつてこの表示期間
ではCPUと上記メモリ１５との間での情報の授
受を行なうと、データバス上に２種の情報が出力
されることとなる。したがつて、CRT表示期間
は、上記メモリ１５をCPU側からアクセスでき
ないこととなり、このメモリ１５を設けた意味が
半減されてしまう。

そこで、上記CPU及びメモリとリフレツシユ
メモリとを接続するデータバスに、バスドライバ
１４を設けるとともに、上記表示期間は、無条件
に、このバスドライバ１４を非動作状態とし、リ
フレツシユメモリ側のデータバスと、CPU、メ
モリ側のデータバスとを電気的に遮断して、デー
タの干渉を防止するものである。

これにより、CPU等の入力源は、上記メモリ
１５をCRTの表示期間であつてアクセスするこ
とができ、このメモリ１５を設けたことによる機
能の拡大を十分活用できるものとなる。

なお、バスドライバ２，１４は、基本的には、
CPU１等の入力源のリード／ライト信号Ｒ／Ｗ
で、情報伝送方向が決定される。

すなわち、Ｒ／Ｗが“１”のときは、CPU等
の入力源におけるリード命令であるので、CRT
コントローラ，リフレツシユメモリ，メモリのデ
ータがCPU側に転送され、Ｒ／Ｗが“０”の時
は、ライト命令であるので、上記逆方向に転送さ
れる。

このリード／ラスト信号Ｒ／Ｗにかかわらず、
表示タイミング期間は、バスドライバ１４は、上
記転送動作を停止し、入出力間のバスを遮断する
ものとなる。

第２図は、このバスドライバ１４の具体的な回
路図を示すものである。

同図に示すように、表示期間“１”となる表示
タイミングパルスDISP及びその反転信号を
用い、ゲート回路G₁，G₂を制御することにより、
リード／ライト信号Ｒ／Ｗに無関係に、上記表示
期間“１”のとき、ゲート回路G₁の出力を
“１”，ゲート回路G₂の出力を“０”としデータ
転送動作を停止させるものである。非表示期間
は、リード／ライト信号Ｒ／Ｗが“１”のとき
は、ゲート回路G₁の出力が“０”となり、ゲー
ト回路G₂の出力が“０”となるためCPU，RAM
側からリフレツシユメモリRM側にデータ転送が
なされ、リード／ライト信号Ｒ／Ｗが“０”のと
きは、上記逆方向にデータ転送がなされるものと
なる。

この発明は、前記実施例に限定されず、バスド
ライバ１４の具体的構成は、双方向性のスイツチ
ング手段であれば、何んであつてもよい。

また、CRTデイスプレイ装置の構成は、種々
変形できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロツク
図であり、第２図は、この発明の一実施例を示す
データバスの具体的回路図である。 １……CPU、２，１４……バスドライバ、３
……CRTコントローラ、４……アドレスデコー
ダ、５……アドレスセレクタ、６……リフレツシ
ユメモリ、７……パターン発生回路、８，９……
パラレル／シリアル変換回路、１０……ゲート回
路、１１……ビデイオコントロール回路、１２…
…タイミングコントローラ、１３……フリツプフ
ロツプ、１５……RAM。

Claims (1)

1. 【特許請求の範囲】 １ マイクロプロセツサ１とメモリ装置１５とが
   結合された第１データバスDB₂と、 表示されるべき情報が記憶されるリフレツシユ
   メモリ６と、 表示期間を示す表示タイミング信号DISPと上
   記表示期間において上記リフレツシユメモリ６に
   供給されるべきアドレス情報MAとを形成する制
   御回路３と、 上記リフレツシユメモリ６に書き込む情報と上
   記リフレツシユメモリ６から読み出される出力情
   報とが伝えられる第２データバスDB₃と、 上記第２データバスDB₃に伝えられた出力情報
   にもとづいて映像信号を形成する手段７，８，
   ９，１０，１１と、 上記第１データバスDB₂と上記第２データバス
   DB₃との間に設けられかつマイクロプロセツサ１
   によつて情報転送方向が制御されるとともに上記
   表示タイミング信号DISPによつて遮断状態にさ
   れる双方向スイツチング手段１４と、を備えてな
   り、 上記表示タイミング信号DISPによつて遮断さ
   れる上記双方向スイツチング手段１４によつて上
   記第１データバスDB₂と第２データバスDB₃とが
   上記表示期間において電気的に互いに分離される
   ようにされてなる、 ことを特徴とするデイスプレイ装置を有するシス
   テム。 ２ 上記リフレツシユメモリ６には、上記制御回
   路により形成されたアドレス情報と、マイクロプ
   ロセツサ１から出力されかつアドレスバスAB₂を
   介して供給されるアドレス情報とが選択的に供給
   されることを特徴とする特許請求の範囲第１項記
   載のデイスプレイ装置を有するシステム。 ３ 上記メモリ装置１５は、リードオンリメモリ
   からなることを特徴とする特許請求の範囲第１項
   又は第２項記載のデイスプレイ装置を有するシス
   テム。 ４ 上記メモリ装置１５は、ランダムアクセスメ
   モリからなることを特徴とする特許請求の範囲第
   １項又は第２項記載のデイスプレイ装置を有する
   システム。