JPS6140997B2 - - Google Patents
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- JPS6140997B2 JPS6140997B2 JP53046577A JP4657778A JPS6140997B2 JP S6140997 B2 JPS6140997 B2 JP S6140997B2 JP 53046577 A JP53046577 A JP 53046577A JP 4657778 A JP4657778 A JP 4657778A JP S6140997 B2 JPS6140997 B2 JP S6140997B2
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- JP
- Japan
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- display
- crt
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- period
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- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
この発明は、ラスタスキヤン方式のCRTを用
いるCRT表示方式に関する。
いるCRT表示方式に関する。
この発明は、リフレツシユメモリの内容を周期
的に読み出してCRT画面上に表示しつつ、その
表示内容を変更する場合において、CRTの非表
示期間を利用してリフレツシユメモリの書き込み
を行なうにあたり、上記表示期間と非表示期間を
判別するタイミングパルスを用い、上記非表示期
間に行なう書き込みの確認を行なうことにより、
確実に書き込み動作がなされる書き込み終了判定
方式を提供するためになされた。
的に読み出してCRT画面上に表示しつつ、その
表示内容を変更する場合において、CRTの非表
示期間を利用してリフレツシユメモリの書き込み
を行なうにあたり、上記表示期間と非表示期間を
判別するタイミングパルスを用い、上記非表示期
間に行なう書き込みの確認を行なうことにより、
確実に書き込み動作がなされる書き込み終了判定
方式を提供するためになされた。
以下、実施例により、この発明を具体的に説明
する。
する。
第１図は、この発明の一実施例を示すCRTデ
イスプレイ装置のブロツク図である。
イスプレイ装置のブロツク図である。
この実施例におけるCRTデイスプレイ装置の
概要は、次の通りである。
概要は、次の通りである。
CRT（マイクロプロセツサ：１）等の入力源
により、バスドライバ２を介して、リフレツシユ
メモリ５に表示すべき情報を書き込むものであ
る。この情報は、CRT画面上の表示位置を示す
アドレス情報と、アスキー（ASCII）コード等の
文字表示コード情報とである。このアドレス情報
は、アドレスデコーダ１０と、アドレスセレクタ
４とを通して、リフレツシユメモリ５に入力され
るものである。
により、バスドライバ２を介して、リフレツシユ
メモリ５に表示すべき情報を書き込むものであ
る。この情報は、CRT画面上の表示位置を示す
アドレス情報と、アスキー（ASCII）コード等の
文字表示コード情報とである。このアドレス情報
は、アドレスデコーダ１０と、アドレスセレクタ
４とを通して、リフレツシユメモリ５に入力され
るものである。
リフレツシユメモリ５は、CRT画面上に割り
当てられた文字表示アドレスと対応したアドレス
を有するものである。したがつて、リフレツシユ
メモリ５は、CRT画面に表示できる総文字数分
だけのコード情報が記憶できるメモリ容量を有す
るものである。
当てられた文字表示アドレスと対応したアドレス
を有するものである。したがつて、リフレツシユ
メモリ５は、CRT画面に表示できる総文字数分
だけのコード情報が記憶できるメモリ容量を有す
るものである。
例えば、文字数を横32文字、縦16行とすると、
１ページ当り、32×16（バイト）の記憶容量が必
要となる。この実施例においては、リフレツシユ
メモリ５は、2048バイトの記憶容量を有するもの
とし、４ページにわたつての書き込みが可能とな
るものである。したがつて、アドレス情報は、11
ビツト構成のものとなる。
１ページ当り、32×16（バイト）の記憶容量が必
要となる。この実施例においては、リフレツシユ
メモリ５は、2048バイトの記憶容量を有するもの
とし、４ページにわたつての書き込みが可能とな
るものである。したがつて、アドレス情報は、11
ビツト構成のものとなる。
一般にマイクロコンピユータシステムにおける
アドレス情報は、16ビツト構成であるので、上記
CPU等のアドレス情報を11ビツト構成のリフレ
ツシユメモリ５のアドレスに変換し、後述する読
み出し回路１１を指定するアドレス信号を形成す
るのが上記アドレスデコーダ１０である。そし
て、アドレスセレクタ４は、後述するCRTコン
トローラ３からのアドレス情報と、CPU１等の
入力源からのアドレス情報とを切り換えて、リフ
レツシユメモリ５に送出するためのものである。
アドレス情報は、16ビツト構成であるので、上記
CPU等のアドレス情報を11ビツト構成のリフレ
ツシユメモリ５のアドレスに変換し、後述する読
み出し回路１１を指定するアドレス信号を形成す
るのが上記アドレスデコーダ１０である。そし
て、アドレスセレクタ４は、後述するCRTコン
トローラ３からのアドレス情報と、CPU１等の
入力源からのアドレス情報とを切り換えて、リフ
レツシユメモリ５に送出するためのものである。
上記リフレツシユメモリ５の読み出しは、
CRTコントローラ３で形成されてCRTの文字ア
ドレスに対応したタイミングパルス（MA）をア
ドレス情報とし、１文字ごとに順次行なわれる。
この読み出されたコード情報は、パターン発生回
路６により、１文字ごとにドツト構成されたパタ
ーン信号に変換される。
CRTコントローラ３で形成されてCRTの文字ア
ドレスに対応したタイミングパルス（MA）をア
ドレス情報とし、１文字ごとに順次行なわれる。
この読み出されたコード情報は、パターン発生回
路６により、１文字ごとにドツト構成されたパタ
ーン信号に変換される。
このパターン発生回路６は、文字等の画素が書
き込まれているリードオンリーメモリ（ROM）
により構成される。したがつて、表示される文字
コードがリフレツシユメモリ５からパターン発生
回路６に与えられること、すなわち、パターン発
生回路６の文字アドレスを指定することと、ラス
タアドレスを指定することにより、その出力は、
ラスタスキヤンタイミングに同期した文字パター
ン信号となる。
き込まれているリードオンリーメモリ（ROM）
により構成される。したがつて、表示される文字
コードがリフレツシユメモリ５からパターン発生
回路６に与えられること、すなわち、パターン発
生回路６の文字アドレスを指定することと、ラス
タアドレスを指定することにより、その出力は、
ラスタスキヤンタイミングに同期した文字パター
ン信号となる。
このパターン出力は、パラレル／シリアル変換
回路７により、シリアルな映像信号に変換され
る。このシリアルな映像信号は、ビデイオコント
ロール回路８により、同期パルス（Ｈ／
USYNC）、有効表示画面を形成する表示タイミ
ングパルス（DISPTMG）と合成されて、CRT画
面上に文字を表示することとなる。
回路７により、シリアルな映像信号に変換され
る。このシリアルな映像信号は、ビデイオコント
ロール回路８により、同期パルス（Ｈ／
USYNC）、有効表示画面を形成する表示タイミ
ングパルス（DISPTMG）と合成されて、CRT画
面上に文字を表示することとなる。
タイミングコントローラ９は、発振回路を内蔵
し、これらのリフレツシユメモリ５のアドレスタ
イミングパルス（MA）、パターン発生回路６の
ラスタアドレスタイミングパルス（RA）の基本
となるキヤラクタクロツク（CLK）、シリアルな
画素データを得るためのビデイオクロツク
（VCLK）等を形成するものである。
し、これらのリフレツシユメモリ５のアドレスタ
イミングパルス（MA）、パターン発生回路６の
ラスタアドレスタイミングパルス（RA）の基本
となるキヤラクタクロツク（CLK）、シリアルな
画素データを得るためのビデイオクロツク
（VCLK）等を形成するものである。
CRTコントローラ３は、水平表示文字レジス
タ、垂直表示文字レジスタ等の各種制御レジスタ
と、リフレツシユメモリ５の、換言すれば、
CRT画面上のラスタに同期した番地指定を行な
う文字、行カウンタと、CRTの水平及び垂直同
期信号発生回路と、ラスタ制御回路と、カーソル
制御回路等により構成され、CRTのラスタに同
期したリフレツシユメモリ５のアドレス指定
（MA）、パターン発生回路６のラスタ指定
（RA）をして、上述のような画素データを形成す
るものとし、及びCRTの同期パルス等を形成す
るものである。このCRTコントローラ２とし
て、例えば、「商品名HD46505」のモノリシツク
集積回路を用いることができる。
タ、垂直表示文字レジスタ等の各種制御レジスタ
と、リフレツシユメモリ５の、換言すれば、
CRT画面上のラスタに同期した番地指定を行な
う文字、行カウンタと、CRTの水平及び垂直同
期信号発生回路と、ラスタ制御回路と、カーソル
制御回路等により構成され、CRTのラスタに同
期したリフレツシユメモリ５のアドレス指定
（MA）、パターン発生回路６のラスタ指定
（RA）をして、上述のような画素データを形成す
るものとし、及びCRTの同期パルス等を形成す
るものである。このCRTコントローラ２とし
て、例えば、「商品名HD46505」のモノリシツク
集積回路を用いることができる。
なお、読み出し回路１１は、上記CRTコント
ローラで形成された表示タイミングパルスを読み
出すために用いるものであり、この役割は後述す
る。
ローラで形成された表示タイミングパルスを読み
出すために用いるものであり、この役割は後述す
る。
上述のようなCRTデイスプレイ装置におい
て、例えば、第２図に示すように、ノンインター
レースモードによるCRTの表示画面部１２を構
成するラスタ本数を240本とし、上下、左右にそ
れぞれ10％づつのブランキング部（斜線を付した
部分）を設けて、有効表示画面１３を構成するも
のとする。このブランキング部は、CRTの水
平、垂直駆動能力のバラツキにより、表示文字が
画面からはみ出して表示されることを防止するた
めに必要なものである。
て、例えば、第２図に示すように、ノンインター
レースモードによるCRTの表示画面部１２を構
成するラスタ本数を240本とし、上下、左右にそ
れぞれ10％づつのブランキング部（斜線を付した
部分）を設けて、有効表示画面１３を構成するも
のとする。このブランキング部は、CRTの水
平、垂直駆動能力のバラツキにより、表示文字が
画面からはみ出して表示されることを防止するた
めに必要なものである。
ホームテレビ受線機等のCRTにおいては、水
平走査時間（Ｈ）は、36.5MS程度である。このう
ち、帰線消去時間（t4）を9.3MSとすると、上記表
示画面１２を形成する走査時間は、54.2MSとな
る。したがつて、上述のように左右に10％（t1、
t2）づつのブランキング部を設けるものとする
と、t1、t2は、5.4MSとなり、有効表示画面１３を
形成する走査時間（t3）は、43.3MSとなる。
平走査時間（Ｈ）は、36.5MS程度である。このう
ち、帰線消去時間（t4）を9.3MSとすると、上記表
示画面１２を形成する走査時間は、54.2MSとな
る。したがつて、上述のように左右に10％（t1、
t2）づつのブランキング部を設けるものとする
と、t1、t2は、5.4MSとなり、有効表示画面１３を
形成する走査時間（t3）は、43.3MSとなる。
したがつて、１水平走査時間（Ｈ）当り、上記
有効表示時間（t3）を“１”とし、他を“０”（ブ
ランキング）とする表示タイミングパルス
（DISPTMG）を形成することとなる。
有効表示時間（t3）を“１”とし、他を“０”（ブ
ランキング）とする表示タイミングパルス
（DISPTMG）を形成することとなる。
一方、垂直方向については、表示画面１２のラ
スタ本数が240本で、上下に10％（t5、t6）づつの
ブランキング部を設けるものであるから、t4、t5
は、ラスタ本数で24本（24×63.5MS）に相当する
時間となり、当初表示画面１３を形成するラスタ
本数は192本となる。
スタ本数が240本で、上下に10％（t5、t6）づつの
ブランキング部を設けるものであるから、t4、t5
は、ラスタ本数で24本（24×63.5MS）に相当する
時間となり、当初表示画面１３を形成するラスタ
本数は192本となる。
したがつて、１表示画面（Ｖ）当り、上記有効
表示時間（t7）を“１”とし、他を“０”（ブラン
キング）とする表示タイミングパルス
（DISPTMG）を形成することとなる。
表示時間（t7）を“１”とし、他を“０”（ブラン
キング）とする表示タイミングパルス
（DISPTMG）を形成することとなる。
この水平、垂直表示タイミングパルスを合成し
た１表示画面当りのパルス波形を第３図に示すも
のである。このタイミングパルス（DISPTMG）
は、同図に示すように、NTSC方式のCRTによ
り、ノンインターレースモードで構成すると、１
表示画面（Ｖ）は、1/60秒となり、この中に、水
平表示タイミングパルス（Ｈ）を192個と、この
水平表示タイミングパルス（Ｈ）が70個分に相当
する垂直ブランキング部を有するパルス信号とな
る。
た１表示画面当りのパルス波形を第３図に示すも
のである。このタイミングパルス（DISPTMG）
は、同図に示すように、NTSC方式のCRTによ
り、ノンインターレースモードで構成すると、１
表示画面（Ｖ）は、1/60秒となり、この中に、水
平表示タイミングパルス（Ｈ）を192個と、この
水平表示タイミングパルス（Ｈ）が70個分に相当
する垂直ブランキング部を有するパルス信号とな
る。
上記垂直ブランキング部は、NTSC方式におい
ては、ラスタ本数が525本であり、ノンインター
レースモードでは、ラスタが262.5本であること
より、262.5−192≒70個に相当する水平表示タイ
ミングとなる。このうち、48個分が上記時間（t5
＋t6）になり、残り22個分が垂直帰線時間（t8）に
相当する。
ては、ラスタ本数が525本であり、ノンインター
レースモードでは、ラスタが262.5本であること
より、262.5−192≒70個に相当する水平表示タイ
ミングとなる。このうち、48個分が上記時間（t5
＋t6）になり、残り22個分が垂直帰線時間（t8）に
相当する。
この実施例においては、CRTの帰線期間の他
上記有効表示画面１３を形成するためのブランキ
ングを利用して、CRTの表示内容の変更を行な
う際のCPU等の入力源からのアクセスタイミン
グに割り当てようとするものである。すなわち、
上記ブランキング期間及び帰線期間は、CRTデ
イスプレイ装置は、リフレツシユメモリの読み出
し、言い換えれば文字表示のための動作を停止し
ているものであるから、表示画面の１部にフラツ
シングを生じさせることなくリフレツシユメモリ
の内容を変更できる。そして、有効表示画面１３
を形成するためのブランキング期間も上記アクセ
スタイミングに割り当てることにより、その時間
帯を長くして、上記書き替えスピードの待ち時間
を短くできるものである。
上記有効表示画面１３を形成するためのブランキ
ングを利用して、CRTの表示内容の変更を行な
う際のCPU等の入力源からのアクセスタイミン
グに割り当てようとするものである。すなわち、
上記ブランキング期間及び帰線期間は、CRTデ
イスプレイ装置は、リフレツシユメモリの読み出
し、言い換えれば文字表示のための動作を停止し
ているものであるから、表示画面の１部にフラツ
シングを生じさせることなくリフレツシユメモリ
の内容を変更できる。そして、有効表示画面１３
を形成するためのブランキング期間も上記アクセ
スタイミングに割り当てることにより、その時間
帯を長くして、上記書き替えスピードの待ち時間
を短くできるものである。
この場合において、上記表示タイミングは、
CRTデイスプレイ装置の一方的な動作周期で決
定されるものであるため、次のような問題が生じ
るものである。
CRTデイスプレイ装置の一方的な動作周期で決
定されるものであるため、次のような問題が生じ
るものである。
例えば、CRU等の入力線から、上記ブランキ
ングであるタイミングで書き込み動作を開始し、
実際にリフレツシユメモリ５にデータを送出する
時点で、表示タイミングになると、リフレツシユ
メモリ５は、自動的にCRTコントローラ３の支
配下におかれて書き込みがなされなくなる。一
方、CPU等は、データの送出を行なうことで書
き込み完了とするものであるから、両者の間で表
示データの不一致が生ずる。
ングであるタイミングで書き込み動作を開始し、
実際にリフレツシユメモリ５にデータを送出する
時点で、表示タイミングになると、リフレツシユ
メモリ５は、自動的にCRTコントローラ３の支
配下におかれて書き込みがなされなくなる。一
方、CPU等は、データの送出を行なうことで書
き込み完了とするものであるから、両者の間で表
示データの不一致が生ずる。
CRTデイスプレイ装置をプログラムデイバツ
用に用いる場合、上記書き込み動作がなされない
ときは、表示画面で知ることができるから再び書
き込みを行なえばよいが、テレビゲーム等にあつ
ては、このことを認識できず、ゲームの内容がプ
ログラム通りにはならず、誤動作することとな
る。
用に用いる場合、上記書き込み動作がなされない
ときは、表示画面で知ることができるから再び書
き込みを行なえばよいが、テレビゲーム等にあつ
ては、このことを認識できず、ゲームの内容がプ
ログラム通りにはならず、誤動作することとな
る。
この実施例においては、この問題を解決するた
めに、上記表示タイミングを書き込み直後に読み
出して、ブランキング期間であることをもつて、
書き込み動作の終了を判定しようとするものであ
る。
めに、上記表示タイミングを書き込み直後に読み
出して、ブランキング期間であることをもつて、
書き込み動作の終了を判定しようとするものであ
る。
すなわち、リフレツシユメモリ５の内容変更に
際しては、、まずCPU１は、上記読み出し回
路１１の番地指定を行ない、信号（DISPTMG）
を読み出し、書き込み期間か否かの判定を行な
う。、書き込み可能（“０”）のとき、リフレツ
シユメモリ５のアドレス、データを送出して書き
込みを行なう。、この書き込み後に再び上記読
み出し回路１１を指定して、上記信号
（DISPTMG）を読み出し、“０”のとき、上記書
き込み動作が完全になされたこと、すなわち、書
き込み動作中に表示タイミングに変わらなかつた
ことをもつて書き込み動作の確認を行ない、一連
の書き込み動作を終了するものとする。
際しては、、まずCPU１は、上記読み出し回
路１１の番地指定を行ない、信号（DISPTMG）
を読み出し、書き込み期間か否かの判定を行な
う。、書き込み可能（“０”）のとき、リフレツ
シユメモリ５のアドレス、データを送出して書き
込みを行なう。、この書き込み後に再び上記読
み出し回路１１を指定して、上記信号
（DISPTMG）を読み出し、“０”のとき、上記書
き込み動作が完全になされたこと、すなわち、書
き込み動作中に表示タイミングに変わらなかつた
ことをもつて書き込み動作の確認を行ない、一連
の書き込み動作を終了するものとする。
上述のように、CPU等のプログラム（ソフト
ウエア）で動作確認を行なうことの他、上記読み
出し回路の動作を書き込み命令を受けて自動的に
行なうようにするものであつてもよい。
ウエア）で動作確認を行なうことの他、上記読み
出し回路の動作を書き込み命令を受けて自動的に
行なうようにするものであつてもよい。
上記確認信号が得られないときは、その書き込
みは、再び最部から行なうものとして、前述のよ
うなデータの不一致を防止するものである。この
場合において、書き込み完了直後に表示タイミン
グとなり、CPU等は同じことを二度書き込んだ
としても、何ら問題は生じない。
みは、再び最部から行なうものとして、前述のよ
うなデータの不一致を防止するものである。この
場合において、書き込み完了直後に表示タイミン
グとなり、CPU等は同じことを二度書き込んだ
としても、何ら問題は生じない。
この発明は、CRTデイスプレイ装置における
リフレツシユメモリの書き込み判定方式として広
く利用できる。
リフレツシユメモリの書き込み判定方式として広
く利用できる。
第１図は、この発明の一実施例を示すブロツク
図、第２図は、この発明の一実施例を示す表示タ
イミングを説明する図、第３図は、その表示タイ
ミングパルスの波形図である。 １……CPU、２……バスドライバ、３……
CRTコントローラ、４……アドレスセレクタ、
５……リフレツシユメモリ、６……パターン発生
回路、７……パラレル／シリアル変換回路、８…
…ビデイオコントロール回路、９……タイミング
コントローラ、１０……アドレスデコーダ、１１
……読み出し回路、１２……表示画面部、１３…
…有効表示画面。
図、第２図は、この発明の一実施例を示す表示タ
イミングを説明する図、第３図は、その表示タイ
ミングパルスの波形図である。 １……CPU、２……バスドライバ、３……
CRTコントローラ、４……アドレスセレクタ、
５……リフレツシユメモリ、６……パターン発生
回路、７……パラレル／シリアル変換回路、８…
…ビデイオコントロール回路、９……タイミング
コントローラ、１０……アドレスデコーダ、１１
……読み出し回路、１２……表示画面部、１３…
…有効表示画面。
Claims (1)
- 【特許請求の範囲】 １ ラスタスキヤン方式のCRTを用いるCRT表
示方式であつて、表示されるべき情報が記憶され
る記憶領域を有し、記憶領域から取り出された出
力情報にもとづいて映像信号が形成されるCRT
表示方式において、CRTの画面に情報を表示す
ることが不可能な非表示期間のみを上記記憶領域
への情報書き込み可能な時間帯とするとともに上
記記憶領域への情報の書き込み後、表示期間にあ
るか、非表示期間にあるかを調べることにより、
書き込み終了の判定を行なうようにしたことを特
徴とするCRT表示方式。 ２ 表示期間と非表示期間とを判別するタイミン
グ信号を調べることにより、表示期間にあるか、
非表示期間にあるかが調べられることを特徴とす
る特許請求の範囲第１項記載のCRT表示方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4657778A JPS54139433A (en) | 1978-04-21 | 1978-04-21 | Decision system for end of writing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4657778A JPS54139433A (en) | 1978-04-21 | 1978-04-21 | Decision system for end of writing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54139433A JPS54139433A (en) | 1979-10-29 |
| JPS6140997B2 true JPS6140997B2 (ja) | 1986-09-12 |
Family
ID=12751147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4657778A Granted JPS54139433A (en) | 1978-04-21 | 1978-04-21 | Decision system for end of writing |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54139433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137294U (ja) * | 1988-03-07 | 1989-09-20 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60173580A (ja) * | 1984-02-20 | 1985-09-06 | 株式会社アスキ− | 表示制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023769A (ja) * | 1973-06-12 | 1975-03-14 |
-
1978
- 1978-04-21 JP JP4657778A patent/JPS54139433A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023769A (ja) * | 1973-06-12 | 1975-03-14 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137294U (ja) * | 1988-03-07 | 1989-09-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54139433A (en) | 1979-10-29 |
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