JPS60173580A - 表示制御装置 - Google Patents
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- JPS60173580A JPS60173580A JP59028784A JP2878484A JPS60173580A JP S60173580 A JPS60173580 A JP S60173580A JP 59028784 A JP59028784 A JP 59028784A JP 2878484 A JP2878484 A JP 2878484A JP S60173580 A JPS60173580 A JP S60173580A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、コンピュータの表示制御の改良に関する。
［ｉ！￥景技術］
第１図に、従来のカラーグラフィックスディスプレイ装
置のブロック図を示しである。
置のブロック図を示しである。
図中、装置全体を制御するＣＰＵ （マイクロプロセッ
サ）１が設けられ、このＣＰＩＪｌには主メモリ２と表
示制御回路３が接続されている。主メモリ２はプログラ
ムおよびデータを保持するものであり、表示制御回路３
はカラーグラフィックス表示を制御するものである。な
お、符号４はＣＲＴ表示用データを保持するＶＲＡＭ
（ビデオメモリ）、符号５はＣＲＴカラーディスプレイ
ユニットである。
サ）１が設けられ、このＣＰＩＪｌには主メモリ２と表
示制御回路３が接続されている。主メモリ２はプログラ
ムおよびデータを保持するものであり、表示制御回路３
はカラーグラフィックス表示を制御するものである。な
お、符号４はＣＲＴ表示用データを保持するＶＲＡＭ
（ビデオメモリ）、符号５はＣＲＴカラーディスプレイ
ユニットである。
第２図には、第１図に示した表示制御回路３の一例をブ
ロック図で示しである。
ロック図で示しである。
タイミングコントローラ１１で発生したクロック信号は
、桁カウンタとラインカウンタと行カウンタとを有する
カウンタ１２に入力される。このカウンタ１２から表示
タイミング回路１３を介して、ＣＲＴ表示用同期信号が
発生する。一方、カウンタ１２で表示アドレスが作られ
、マルチプレクサ１５を介して、ＶＲＡＭアドレスとし
て出力される。
、桁カウンタとラインカウンタと行カウンタとを有する
カウンタ１２に入力される。このカウンタ１２から表示
タイミング回路１３を介して、ＣＲＴ表示用同期信号が
発生する。一方、カウンタ１２で表示アドレスが作られ
、マルチプレクサ１５を介して、ＶＲＡＭアドレスとし
て出力される。
ＶＲＡＭ４からの表示アクセスのリードデータは、バッ
ファ１９を介してビデオ出力コントローラ２０に入力さ
れ、ＣＲＴビデオ信号が作られている。
ファ１９を介してビデオ出力コントローラ２０に入力さ
れ、ＣＲＴビデオ信号が作られている。
一方、ＣＰＵ１がＶＲＡＭ４をアクセスする場合、ＶＲ
ＡＭ４のアドレスをＶＲＡＭアドレスレジスタ１４にセ
ットする。そして、ライトストローブを、ＣＰＵインタ
ーフェイスコントローラ１８に入力すると、マルチプレ
クサ１５によって、ＣＰＬｌｌによるＶＲＡＭアドレス
レジスタ１４の ５− 出力が、ＶＲＡＭアドレスとして選択され、ＣＰＵ１か
らのライトデータが、バッファ１’６．１７を軽重して
ＶＲＡＭ４内に書き込まれる。
ＡＭ４のアドレスをＶＲＡＭアドレスレジスタ１４にセ
ットする。そして、ライトストローブを、ＣＰＵインタ
ーフェイスコントローラ１８に入力すると、マルチプレ
クサ１５によって、ＣＰＬｌｌによるＶＲＡＭアドレス
レジスタ１４の ５− 出力が、ＶＲＡＭアドレスとして選択され、ＣＰＵ１か
らのライトデータが、バッファ１’６．１７を軽重して
ＶＲＡＭ４内に書き込まれる。
第３図は、ＶＲＡＭ４の一例である。記憶装置としては
、一連の物理アドレスを持っている。論理的には、図示
されるような表示画面を構成し、その画面構成は横２５
６ドツト、縦１０２４ドツトのものである。
、一連の物理アドレスを持っている。論理的には、図示
されるような表示画面を構成し、その画面構成は横２５
６ドツト、縦１０２４ドツトのものである。
通常の表示画面は物理的に縦２００ドツトで構成される
。縦１０２４ドツトが論理的に存在するということは、
画面の見えない領域または複数画面の存在を意味する。
。縦１０２４ドツトが論理的に存在するということは、
画面の見えない領域または複数画面の存在を意味する。
第３図に示す表示画面上で、Ｘ、Ｙ座標に基づいてＶＲ
ＡＭ４内のソース領域のカラーコードブロックデータを
、ディスティネーション領域（転送先の領域）のカラー
コードデータに重ね合せる動作例を考える。
ＡＭ４内のソース領域のカラーコードブロックデータを
、ディスティネーション領域（転送先の領域）のカラー
コードデータに重ね合せる動作例を考える。
ＣＰＵ１は、ソース領域の座標（Ｓｘ、Ｓｙ）に基づい
てＶＲＡＭ４の物理アドレスを算出し、表示制御回路３
内のＶＲＡＭアドレスレジスタ１６ − ４にセットする。また、ＣＰＵ１は、リードコマンドを
出力し、座標（！Ｅ、Ｘ、ｓｙ）に対応するＶＲＡＭＪ
内のカラーコードデータを読み取る。
てＶＲＡＭ４の物理アドレスを算出し、表示制御回路３
内のＶＲＡＭアドレスレジスタ１６ − ４にセットする。また、ＣＰＵ１は、リードコマンドを
出力し、座標（！Ｅ、Ｘ、ｓｙ）に対応するＶＲＡＭＪ
内のカラーコードデータを読み取る。
次に、転送先であるディスティネーション領域の座標（
Ｄｘ、Ｄｙ）に基づいて、ＶＲＡＭ４における物理アド
レスを算出し、表示制御回路３内のＶＲＡＭアドレスレ
ジスタ１４にセットする。
Ｄｘ、Ｄｙ）に基づいて、ＶＲＡＭ４における物理アド
レスを算出し、表示制御回路３内のＶＲＡＭアドレスレ
ジスタ１４にセットする。
ＣＰＵ １は、リードコマンドを出力し、座標（Ｄｘ、
Ｄｙ＞に対応するＶＲＡＭＪ内のカラーコードデータを
読み取り、これと上記座標（Ｓｘ、Ｓｙ）からのカラー
コードデータとの論理和を得る（論理演算する）。この
演算後のカラーコードデータは、再び、ＣＰＵ１によっ
て、ライＩ〜コマンドが出力され、座標（Ｄｘ、Ｄｙ）
に対応するＶＲＡＭ４に書き込まれる。
Ｄｙ＞に対応するＶＲＡＭＪ内のカラーコードデータを
読み取り、これと上記座標（Ｓｘ、Ｓｙ）からのカラー
コードデータとの論理和を得る（論理演算する）。この
演算後のカラーコードデータは、再び、ＣＰＵ１によっ
て、ライＩ〜コマンドが出力され、座標（Ｄｘ、Ｄｙ）
に対応するＶＲＡＭ４に書き込まれる。
上記のり−ド／リード／ロジカル演痺／ライト手順を、
水平方向に関してＮＸ回、垂直方向に関してＮＹ回の合
計（ＮＸ＊、ＮＹ）回を繰り返すことによって、ソース
領域のカラーコードデータをディスティネーション領域
のカラーコードデータに重ね合わせることができる。
水平方向に関してＮＸ回、垂直方向に関してＮＹ回の合
計（ＮＸ＊、ＮＹ）回を繰り返すことによって、ソース
領域のカラーコードデータをディスティネーション領域
のカラーコードデータに重ね合わせることができる。
従来のパーソナルコンピュータの表示制御装置は、コン
ピュータの形状を小型にし、またコストを低下させたい
という要請に応じて、表示装置の内部構造とインターフ
ェイスとに関するハードウェアの量、たとえばゲート数
、ＩＣ素子の数を少くするように設計され、その分だけ
ソフトウェアの負担が大きくなっている。
ピュータの形状を小型にし、またコストを低下させたい
という要請に応じて、表示装置の内部構造とインターフ
ェイスとに関するハードウェアの量、たとえばゲート数
、ＩＣ素子の数を少くするように設計され、その分だけ
ソフトウェアの負担が大きくなっている。
［背景技術の問題点Ｊ
上記したカラーコードブロックデータ転送７重ね合せの
例にあるように、その処理は総てＣＦ）Ｕｌの負担とな
り、その実行に非常に多くの時間を要する。
例にあるように、その処理は総てＣＦ）Ｕｌの負担とな
り、その実行に非常に多くの時間を要する。
一方、通常は、ＣＰＵ１と表示制御回路３とは、互いに
独立して動作しており、しかも表示制御装置３の表示タ
イミングがＣＰＵ１のＶＲＡＭアクセスタイミングより
も優先されるので、ＣＰＵ １からＶＲＡＭ４へのアク
セスに対して、持ち時間が発生し、データ転送の効率は
、極端に悪化するという問題がある。
独立して動作しており、しかも表示制御装置３の表示タ
イミングがＣＰＵ１のＶＲＡＭアクセスタイミングより
も優先されるので、ＣＰＵ １からＶＲＡＭ４へのアク
セスに対して、持ち時間が発生し、データ転送の効率は
、極端に悪化するという問題がある。
つまり、上記従来技術においては、表示制御に際してソ
フトウェアの負担が大きいので、その動作実行に要する
時間が非常に長いという問題がある。また、コンピュー
タが高級になり、表示仕様が増加し、複数の表示モード
を有するような場合、さらにアドレス計算は複雑になり
、その動作実行の長時間化が顕著となる。
フトウェアの負担が大きいので、その動作実行に要する
時間が非常に長いという問題がある。また、コンピュー
タが高級になり、表示仕様が増加し、複数の表示モード
を有するような場合、さらにアドレス計算は複雑になり
、その動作実行の長時間化が顕著となる。
また、単なるブロックデータの転送実行時間を短縮する
ことだけでは充分ではなく、種々のブロックデータの転
送実行時間を短縮する要望が強く、また他に新たな要素
が要求されているという実情がある。
ことだけでは充分ではなく、種々のブロックデータの転
送実行時間を短縮する要望が強く、また他に新たな要素
が要求されているという実情がある。
たとえば、帰線期間におけるＣＰＵの処理方式を、表示
期間におけるＣＰＵの処理方式と変える必要があり、表
示データにおける色指定の更新処理を高速化する必要が
あり、表示画面上における所望のドツトのみロジカル演
算できる必要もあり、また、ソース領域内の実体を有す
る形状または物体をも高速で転送することができるもの
が望まれている。そして、漢字パターンを迅速に表示で
き−〇 − るようにすることによって、漢字対応を容易にすること
も望まれている。
期間におけるＣＰＵの処理方式と変える必要があり、表
示データにおける色指定の更新処理を高速化する必要が
あり、表示画面上における所望のドツトのみロジカル演
算できる必要もあり、また、ソース領域内の実体を有す
る形状または物体をも高速で転送することができるもの
が望まれている。そして、漢字パターンを迅速に表示で
き−〇 − るようにすることによって、漢字対応を容易にすること
も望まれている。
［発明の目的１
本発明は上記従来の問題点または事情に基づいてなされ
たものであり、本発明目的は、ソース領域のデータを記
憶装置から読出し、ディスティネーション領域に順次書
込むことによって、表示動作の実行時間を短縮する場合
に、垂直帰線期間または水平帰線期間においてコマンド
処理を高速化することができる表示制御装置を提供する
ことである。
たものであり、本発明目的は、ソース領域のデータを記
憶装置から読出し、ディスティネーション領域に順次書
込むことによって、表示動作の実行時間を短縮する場合
に、垂直帰線期間または水平帰線期間においてコマンド
処理を高速化することができる表示制御装置を提供する
ことである。
本発明の他の目的は、表示データにおける色指定の更新
処理を高速化することができるブロックデータ転送装置
を提供することである。
処理を高速化することができるブロックデータ転送装置
を提供することである。
本発明の別の目的は、表示画面上における所望のドツト
のみロジカル演算することができる表示制御装置を提供
することである。
のみロジカル演算することができる表示制御装置を提供
することである。
本発明のさらに他の目的は、ソース領域内において実体
を有する形状または物体を、高速で転送することができ
る表示制御装置を提供することで １０− ある。
を有する形状または物体を、高速で転送することができ
る表示制御装置を提供することで １０− ある。
そして、本発明のさらに別の目的は、拡張メモリを、漢
字ＲＯＭ＜パターンメモリ）またはバッファエリアとし
て使用することができるメモリ拡張方式を提供すること
である。
字ＲＯＭ＜パターンメモリ）またはバッファエリアとし
て使用することができるメモリ拡張方式を提供すること
である。
［発明の概要］
本発明は、ソース領域のデータを記憶装置から読出し、
ディスティネーション領域に順次書込むことによって、
表示動作の実行時間を短縮する際に、垂直帰線期間また
は水平帰線期間の開始から所定時間前に、前記ＣＰＵに
割込みをかけて、上記各帰線期間内において、ビデオＣ
ＰＵが前の処理を終了したか否かの確認をＣＰＵに省略
させるようにして、ＣＰＵの処理形態を変化させたもの
である。
ディスティネーション領域に順次書込むことによって、
表示動作の実行時間を短縮する際に、垂直帰線期間また
は水平帰線期間の開始から所定時間前に、前記ＣＰＵに
割込みをかけて、上記各帰線期間内において、ビデオＣ
ＰＵが前の処理を終了したか否かの確認をＣＰＵに省略
させるようにして、ＣＰＵの処理形態を変化させたもの
である。
［発明の実施例］
第４図は、本発明の一実施例を示すブロック図である。
表示タイミングクロックを発生するクロック発生器３１
が設けられ、その表示タイミングクロッ １１− りに従って、ＣＲＴ画面表示タイミングおよびＶＲＡＭ
アドレスを発生するための桁カウンタと、ラインカウン
タと、行カウンタとを有するカウンタ３２が設けられて
いる。
が設けられ、その表示タイミングクロッ １１− りに従って、ＣＲＴ画面表示タイミングおよびＶＲＡＭ
アドレスを発生するための桁カウンタと、ラインカウン
タと、行カウンタとを有するカウンタ３２が設けられて
いる。
ＣＰＵ１からのデータバス４１は、バッファ４２を介し
てレジスタデータバス４３に接続されている。ｃｐｕｉ
がアクセスする表示制御回路３内のレジスタの番号をレ
ジスタポインタ／カウンタ４４が保持し、このレジスタ
ポインタ／カウンタ４４の出力をレジスタセレクタデコ
ーダ４５がデコードすることによって、個々のレジスタ
を指定する。このレジスタポインタ／カウンタ４４は、
レジスタ機能の他にカウントアツプの機能を有する。各
レジスタのパラメータセットに際し、完了後、１つカウ
ントアツプする。よって自動的に次々とレジスタを連続
指定することができる。
てレジスタデータバス４３に接続されている。ｃｐｕｉ
がアクセスする表示制御回路３内のレジスタの番号をレ
ジスタポインタ／カウンタ４４が保持し、このレジスタ
ポインタ／カウンタ４４の出力をレジスタセレクタデコ
ーダ４５がデコードすることによって、個々のレジスタ
を指定する。このレジスタポインタ／カウンタ４４は、
レジスタ機能の他にカウントアツプの機能を有する。各
レジスタのパラメータセットに際し、完了後、１つカウ
ントアツプする。よって自動的に次々とレジスタを連続
指定することができる。
また、Ｃ，Ｐ Ｌｌ １からのコマンド情報をコマンド
レジスタ４６が保持し、ＣＰＵ１からのコマンドに従っ
てビデオＣＰＵ４７が表示データに関する処理を行なう
。このビデオＣＰＬＩ４７からＣＰＵ １２− １へのステータスをＳＲレジスタ４８が保持する。
レジスタ４６が保持し、ＣＰＵ１からのコマンドに従っ
てビデオＣＰＵ４７が表示データに関する処理を行なう
。このビデオＣＰＬＩ４７からＣＰＵ １２− １へのステータスをＳＲレジスタ４８が保持する。
ＣＰＵ１がＶＲＡＭ４の物理アドレスを指定し、そのＶ
ＲＡＭ４をアクセスする場合に、ＶＲＡＭアドレスをＶ
ＲＡＭアドレスレジスタ／カウンタ３７が保持する。Ｖ
ＲＡＭ４へのライトデータ、ＶＲＡＭ４からのリードデ
ータを、カラーコードレジスタ３３が保持する。 、 そして、以下に記載の構成要素が、本発明の特徴となる
ものである。
ＲＡＭ４をアクセスする場合に、ＶＲＡＭアドレスをＶ
ＲＡＭアドレスレジスタ／カウンタ３７が保持する。Ｖ
ＲＡＭ４へのライトデータ、ＶＲＡＭ４からのリードデ
ータを、カラーコードレジスタ３３が保持する。 、 そして、以下に記載の構成要素が、本発明の特徴となる
ものである。
すなわち、まず、ソース領域の水平方向のＸ座標上の値
を保持するＳｘレジスタ／カウンタ３８と、垂直方向の
Ｙ座標上の値を保持するＳＹレジスタ／カウンタ３９と
、ＳＸ、ＳＹレジスタ／カウンタ３Ｂ、３９の各出力に
従って、ＶＲＡＭ４の物理アドレスを作成するＳＸＹア
ドレス合成回路４０とが設けられている。
を保持するＳｘレジスタ／カウンタ３８と、垂直方向の
Ｙ座標上の値を保持するＳＹレジスタ／カウンタ３９と
、ＳＸ、ＳＹレジスタ／カウンタ３Ｂ、３９の各出力に
従って、ＶＲＡＭ４の物理アドレスを作成するＳＸＹア
ドレス合成回路４０とが設けられている。
また、ディスティネーション領域の水平方向のＸ座標上
の値を保持するＤＸレジスタ／カウンタ５８と、垂直方
向のＹ座標上の値を保持するＤＹレジスタ／カウンタ５
９と、ＤＸ、ＤＹアドレス １３− ／カウンタ５８，５９の各出力に従って、ＶＲＡＭ４の
物理アドレスを作成するＤＸＹアドレス合成回路５７と
が設けられている。
の値を保持するＤＸレジスタ／カウンタ５８と、垂直方
向のＹ座標上の値を保持するＤＹレジスタ／カウンタ５
９と、ＤＸ、ＤＹアドレス １３− ／カウンタ５８，５９の各出力に従って、ＶＲＡＭ４の
物理アドレスを作成するＤＸＹアドレス合成回路５７と
が設けられている。
上記ＳＸ、ＳＹ、ＤＸ、ＤＹレジスタ／カウンタ３８．
３９．５８．５９は、レジスタ機能の他に、アップ／ダ
ウンカウンタの機能を有するものである。
３９．５８．５９は、レジスタ機能の他に、アップ／ダ
ウンカウンタの機能を有するものである。
さらに、表示制御回路３内のＶＲＡＭアドレスバス３６
は、バッファ５５を介して、ＶＲＡＭ４のアドレスライ
ン５６に接続されている。表示制御回路３内のＶＲＡＭ
データバス３５は、バッファ５３を介して、ＶＲＡＭデ
ータライン５４に接続されている。
は、バッファ５５を介して、ＶＲＡＭ４のアドレスライ
ン５６に接続されている。表示制御回路３内のＶＲＡＭ
データバス３５は、バッファ５３を介して、ＶＲＡＭデ
ータライン５４に接続されている。
ＮＸレジスタ６１は、水平方向（×座標方向）の転送デ
ータ数を保持し、ＮＹレジスタ６３は、垂直方向（Ｙ座
標方向）の転送データ数を保持するものである。水平方
向のディレクションフラグ６０は、それが「０」のとき
に正方向（右方向）を示し、「１」のときに負方向（左
方向）を示す。
ータ数を保持し、ＮＹレジスタ６３は、垂直方向（Ｙ座
標方向）の転送データ数を保持するものである。水平方
向のディレクションフラグ６０は、それが「０」のとき
に正方向（右方向）を示し、「１」のときに負方向（左
方向）を示す。
垂直方向のディレクションフラグ６２は、それが １４
− ｒＯＪのときに正方向（下方向）を示し、「１」のとき
に負方向（上方向）を示す。Ｓレジスタ３４は、ソース
領域からのリードデータを保持し、Ｄレジスタ５２は、
ディスティネーション領域からのリードデータを保持す
る。ＡＬＬＩ （演算ユニット）５１は、ビデオＣＰＵ
４７からの制御に従って、Ｓレジスタ３４の出力とカラ
ーコードレジスタ３３の出力とＤレジスタ５２の出力と
の論理演絆、たとえばＩＭＦ、ＡＮＤ、ＯＲ，ＦＯＲ。
− ｒＯＪのときに正方向（下方向）を示し、「１」のとき
に負方向（上方向）を示す。Ｓレジスタ３４は、ソース
領域からのリードデータを保持し、Ｄレジスタ５２は、
ディスティネーション領域からのリードデータを保持す
る。ＡＬＬＩ （演算ユニット）５１は、ビデオＣＰＵ
４７からの制御に従って、Ｓレジスタ３４の出力とカラ
ーコードレジスタ３３の出力とＤレジスタ５２の出力と
の論理演絆、たとえばＩＭＦ、ＡＮＤ、ＯＲ，ＦＯＲ。
ＮＯＴの演算を行なう。
Ｉしレジスタ７０は、Ｔ［割込みをかけるために、桁、
ランイま′たは行の数を予めセットするものであり、コ
ンパレータ７１は、ＩＬレジスタ７０でセットした桁、
ラインまたは行の数が一致することを検出するものであ
る。
ランイま′たは行の数を予めセットするものであり、コ
ンパレータ７１は、ＩＬレジスタ７０でセットした桁、
ラインまたは行の数が一致することを検出するものであ
る。
また、第１０図において、ソースデータビットセレクタ
１０１は、ソースデータのうち、上位４ビツトまたは下
位４ビツトを選択し、その選択された４ビツトによって
、上位４ビツトおよび下位４ビツトを構成させるもので
ある。
１０１は、ソースデータのうち、上位４ビツトまたは下
位４ビツトを選択し、その選択された４ビツトによって
、上位４ビツトおよび下位４ビツトを構成させるもので
ある。
１５−
バイトデータセレクタ１０２は、ソースデータビットセ
レクタ１０１を通過したデータかまたは、Ｓレジスタ３
４からのソースデータを選択するものである。
レクタ１０１を通過したデータかまたは、Ｓレジスタ３
４からのソースデータを選択するものである。
透明色検出回路１０４は、ソース領域内において物体が
存在しない部分の色コード（透明色）を検出する回路で
ある。
存在しない部分の色コード（透明色）を検出する回路で
ある。
パラレルピットセレクタ１０３は、ディスティネーショ
ン領域内のカラーコードのうち、ソース領域内のカラー
コードに対応するものであって、そのソース領域内のカ
ラーフードが透明色である場合に、ロジカル演算を省略
するものである。
ン領域内のカラーコードのうち、ソース領域内のカラー
コードに対応するものであって、そのソース領域内のカ
ラーフードが透明色である場合に、ロジカル演算を省略
するものである。
さらに、第１１図において、拡張メモリ１１１は、漢字
ＲＯＭ＜パターンメモリ）またはバッファエリアとして
使用するものである。
ＲＯＭ＜パターンメモリ）またはバッファエリアとして
使用するものである。
また、第１２図において、スロットスイッチ１２１は、
ビデオリクエストまたはプロセスリクエストを切換える
ものである。
ビデオリクエストまたはプロセスリクエストを切換える
ものである。
ＡＲＧＲスイッチ１２３は、アーギュメントレジスタの
各ビットに応じて、ビデオリクエストま １６− たはプロセスリクエストに切換るものである。
各ビットに応じて、ビデオリクエストま １６− たはプロセスリクエストに切換るものである。
以上が本発明の特徴的な構成要素であるが、表示制御回
路３内にはそれ以外にも構成要素が存在する。しかし、
本発明の動作説明を行なう上で特に必要のない構成要素
についてｉよ、その説明を省略しである。
路３内にはそれ以外にも構成要素が存在する。しかし、
本発明の動作説明を行なう上で特に必要のない構成要素
についてｉよ、その説明を省略しである。
次に、上記実施例の動作について説明する。
まず、ｘ、ｙｓ標によるブロックデータの転送７重ね合
せを例にとりながら、表示制御回路３の動作を説明する
。
せを例にとりながら、表示制御回路３の動作を説明する
。
ＣＰＵ１は、ロジカル演舞およびブロックデータの転送
に必要な情報を、予め表示制御回路３の各レジスタにセ
ットしておく必要がある。ＣＦ）Ｃ１１は、第５図、第
６図に示す各レジスタをアクセスする場合、アクセスす
るレジスタのレジスタ番号をレジスタポインタ／カウン
タ４４にセットし、その後にリード／ライトを行なう。
に必要な情報を、予め表示制御回路３の各レジスタにセ
ットしておく必要がある。ＣＦ）Ｃ１１は、第５図、第
６図に示す各レジスタをアクセスする場合、アクセスす
るレジスタのレジスタ番号をレジスタポインタ／カウン
タ４４にセットし、その後にリード／ライトを行なう。
第３図に示すＸ、Ｙ座標に基づいて、ＶＲＡＭ４内のソ
ース領域のカラーコードデータを、ディスティネーショ
ン領域のカラーコードデータと論 １７ − 理的ＯＲをとって重ね合わせる場合には、レジスタ＃４
５（コマンドレジスタ）にｒｌｏｏｌｏｏｌｏ」をセッ
トする。その上位４ビツト「１００１」は、第７図に糸
すコマンドコード（ロジカル演算を伴ってＶＲＡＭ４か
らＶＲＡＭ４へ行なうブロックデータ転送）を示すもの
、下位４ビツトｒｏ０１０Ｊは、第８図に示す論理和（
ＯＲ）を示すものである。
ース領域のカラーコードデータを、ディスティネーショ
ン領域のカラーコードデータと論 １７ − 理的ＯＲをとって重ね合わせる場合には、レジスタ＃４
５（コマンドレジスタ）にｒｌｏｏｌｏｏｌｏ」をセッ
トする。その上位４ビツト「１００１」は、第７図に糸
すコマンドコード（ロジカル演算を伴ってＶＲＡＭ４か
らＶＲＡＭ４へ行なうブロックデータ転送）を示すもの
、下位４ビツトｒｏ０１０Ｊは、第８図に示す論理和（
ＯＲ）を示すものである。
また、第３図に示すようなブロックデータの処理を行な
う場合、以下のパラメータの設定が必要である。ソース
領域のスタート座標（ＳＸ、ＳＹ）を、ＳＸレジスタ／
力ろンタ３８およびＳＹレジスタ／カウンタ３９にセッ
トする。Ｓｘレジスタ／カウンタ３８は、ＳＸＬ （レ
ジスタ＃３２）と５ｘＨ（レジスタ＃３３）とで構成さ
れ、ＳＹレジスタ／カウンタ３９は、５ＹＬ（レジスタ
＃３４）とＳＹＨ（レジスタ＃３５）とで構成されてい
る。したがってＣＰＩＪｌは、転送のスタート点、すな
わちスタート座標（ＳＸ、ＳＹ）に関する４バイトのパ
ラメータをセットする。
う場合、以下のパラメータの設定が必要である。ソース
領域のスタート座標（ＳＸ、ＳＹ）を、ＳＸレジスタ／
力ろンタ３８およびＳＹレジスタ／カウンタ３９にセッ
トする。Ｓｘレジスタ／カウンタ３８は、ＳＸＬ （レ
ジスタ＃３２）と５ｘＨ（レジスタ＃３３）とで構成さ
れ、ＳＹレジスタ／カウンタ３９は、５ＹＬ（レジスタ
＃３４）とＳＹＨ（レジスタ＃３５）とで構成されてい
る。したがってＣＰＩＪｌは、転送のスタート点、すな
わちスタート座標（ＳＸ、ＳＹ）に関する４バイトのパ
ラメータをセットする。
１８ −
なお、第５図は、レジスタ＃３２〜４２の内容を示すも
のであり、第６図は、レジスタ＃４３〜４６とレジスタ
＃２．＃８の内容を示すものである。
のであり、第６図は、レジスタ＃４３〜４６とレジスタ
＃２．＃８の内容を示すものである。
次に、ディスティネーション領域のスタート座標（ＤＸ
、ＳＹ）をＳＸレジスタ／カウンタ５８とＤＹレジスタ
／カウンタ５９とにセットする。
、ＳＹ）をＳＸレジスタ／カウンタ５８とＤＹレジスタ
／カウンタ５９とにセットする。
ＤＸレジスタ／カウンタ５８は、ＤＸＬ （レジスタ＃
３６）とＤｘＨ（レジスタ＃３７）とによって構成され
、ＤＹレジスタ／カウンタ５９は、ＤＹＬ（レジスタ＃
３８）とＤＹＨ（レジスタ＃３９）とによって構成され
る。
３６）とＤｘＨ（レジスタ＃３７）とによって構成され
、ＤＹレジスタ／カウンタ５９は、ＤＹＬ（レジスタ＃
３８）とＤＹＨ（レジスタ＃３９）とによって構成され
る。
そして、水平方向（×座標方向）に転送すべきデータの
数ＮＸをＮＸレジスタ６１にセットし、垂直方向（Ｙ座
標方向）に転送すべきデータの数ＮＹをＮＹレジスタ６
３にセットする。ＮＸレジスタ６１は、ＮＸＬ （レジ
スタ＃４０）とＮＸＨ（レジスタ＃４１）とによって構
成され、ＮＹレジスタ６３は、ＮＹＬ （レジスタ＃４
２）とＮＹＨ（レジスタ＃４３）とによって構成される
。
数ＮＸをＮＸレジスタ６１にセットし、垂直方向（Ｙ座
標方向）に転送すべきデータの数ＮＹをＮＹレジスタ６
３にセットする。ＮＸレジスタ６１は、ＮＸＬ （レジ
スタ＃４０）とＮＸＨ（レジスタ＃４１）とによって構
成され、ＮＹレジスタ６３は、ＮＹＬ （レジスタ＃４
２）とＮＹＨ（レジスタ＃４３）とによって構成される
。
１９−
転送すべきブロックデータは、スタート座標（ＳＸ、Ｓ
Ｙ）からみて、Ｘ、Ｙ方向ともに正方向であるので、デ
ィレクションスフラグ６０およびディレクションＹフラ
グ６２に「０」をセットする。ディレクションスフラグ
６０は、アーギュメントレジスタＡＲＧＲ（レジスタ＃
４５）のビット３に、ディレクションＹフラグ６２は、
アーギュメントレジスタＡＲＧＲ（レジスタ＃４５）の
ビット２に対応する。以上のセットを行なうことによっ
て、ブロックデータの転送に必要なパラメータの設定が
完了する。以上のパラメータ設定は、レジスタ＃３２か
ら＃４５まで連続している。
Ｙ）からみて、Ｘ、Ｙ方向ともに正方向であるので、デ
ィレクションスフラグ６０およびディレクションＹフラ
グ６２に「０」をセットする。ディレクションスフラグ
６０は、アーギュメントレジスタＡＲＧＲ（レジスタ＃
４５）のビット３に、ディレクションＹフラグ６２は、
アーギュメントレジスタＡＲＧＲ（レジスタ＃４５）の
ビット２に対応する。以上のセットを行なうことによっ
て、ブロックデータの転送に必要なパラメータの設定が
完了する。以上のパラメータ設定は、レジスタ＃３２か
ら＃４５まで連続している。
最初にレジスタポインタ／カウンタ４４に「３２］をセ
ットする。そして、パラメータデータを連続的に書込む
のみで、順次該当するレジスタを設定することができる
。この後、レジスタポインタ／カウンタ４４はレジスタ
＃４６を指しコマンドコードの設定を持つ状態となる。
ットする。そして、パラメータデータを連続的に書込む
のみで、順次該当するレジスタを設定することができる
。この後、レジスタポインタ／カウンタ４４はレジスタ
＃４６を指しコマンドコードの設定を持つ状態となる。
第７図は、コマンドコードを示す図表である。
この図において、「■ＤＣ」は、表示制御回路３２０−
を示すものである。
第８図は、ロジカルオペレーションを示す図表である。
この図において、ＳＣはソースカラーコードを示すもの
であり、ＤＣはディスティネーションカラーコードを示
すものである。
であり、ＤＣはディスティネーションカラーコードを示
すものである。
ＣＰＵ１は、上記コマンドコードおよびロジカルオペレ
ーションコードに従って、コマンドコードたとえばｒｌ
ｏｏｌｏｏｌｏＪを作成し、コマンドレジスタ４５（レ
ジスタ＃４５）にセットする。
ーションコードに従って、コマンドコードたとえばｒｌ
ｏｏｌｏｏｌｏＪを作成し、コマンドレジスタ４５（レ
ジスタ＃４５）にセットする。
上記コマンドコードの上位４ビツトは、ソース領域がＶ
ＲＡＭ４内に有り、ディスティネーション領域もＶＲＡ
Ｍ４内に有る場合に、そのＶＲＡＭ４内のブロックデー
タを転送させる命令である。
ＲＡＭ４内に有り、ディスティネーション領域もＶＲＡ
Ｍ４内に有る場合に、そのＶＲＡＭ４内のブロックデー
タを転送させる命令である。
また、上記例の下位４ビツトは、ロジカルオペレーショ
ンコードであり、そのｒｏｏｌｏＪは、ソースのカラー
コードデータと転送前のディスティネーションのカラー
コードデータとの論理和をディスティネーションへ書込
むカラーコードデータとすることを意味する。
ンコードであり、そのｒｏｏｌｏＪは、ソースのカラー
コードデータと転送前のディスティネーションのカラー
コードデータとの論理和をディスティネーションへ書込
むカラーコードデータとすることを意味する。
２１−
ビデオＣＰＵ４７は、ＣＰＵ１からコマンドコードおよ
びロジカルオペレーションコードを受け取ると、ＳＲレ
ジスタ４８のビット７のコマンドエフスキコーティング
（−ＣＥ）をセットして、コマンドの実行・処理を開始
する。
びロジカルオペレーションコードを受け取ると、ＳＲレ
ジスタ４８のビット７のコマンドエフスキコーティング
（−ＣＥ）をセットして、コマンドの実行・処理を開始
する。
ビデオＣＰＵ４７の制御によって、ソース領域の座標を
保持しているＳｘレジスタ／カウンタ３８とＳＹレジス
タ／カウンタ３９とから、ＳＸＹアドレス合成回路４０
によって、ＶＲＡＭ４の物理アドレスを作成し、このア
ドレスに従って、ＶＲＡＭ４からカラーコードデータを
リードする。
保持しているＳｘレジスタ／カウンタ３８とＳＹレジス
タ／カウンタ３９とから、ＳＸＹアドレス合成回路４０
によって、ＶＲＡＭ４の物理アドレスを作成し、このア
ドレスに従って、ＶＲＡＭ４からカラーコードデータを
リードする。
このリードデータはくデータライン５４、バッファ５３
、ＶＲＡＭデータバス３５を経由して、Ｓレジスタ３４
にセットされる。
、ＶＲＡＭデータバス３５を経由して、Ｓレジスタ３４
にセットされる。
次に、ディスティネーション領域の座標を保持している
ＤＸレジスタ／カウンタ５８とＤＹレジスタ／カウンタ
５９との出力から、ＤｘＹアドレス合成回路５７によっ
て、ＶＲＡＭ４の物理アドレスを作成し、この物理アド
レスに従って、ＶＲＡＭ４からカラーコードデータをリ
ードし、Ｄレ ２２− ジスタ５２にセットする。
ＤＸレジスタ／カウンタ５８とＤＹレジスタ／カウンタ
５９との出力から、ＤｘＹアドレス合成回路５７によっ
て、ＶＲＡＭ４の物理アドレスを作成し、この物理アド
レスに従って、ＶＲＡＭ４からカラーコードデータをリ
ードし、Ｄレ ２２− ジスタ５２にセットする。
一方、ソース側から読み取られたＳレジスタ３４内のカ
ラーコードデータと、ディスティネーション側から読み
取られたＤレジスタ５２内のカラーコードデータとは、
ＡＬＵ（論理演算ユニット）５１によって、ロジカル演
算（論理和）が実行され、重ね合わせたカラーコードデ
ータが作成される。
ラーコードデータと、ディスティネーション側から読み
取られたＤレジスタ５２内のカラーコードデータとは、
ＡＬＵ（論理演算ユニット）５１によって、ロジカル演
算（論理和）が実行され、重ね合わせたカラーコードデ
ータが作成される。
新しく演算され作成されたカラーコードデータは、ＶＲ
ＡＭデータバス３５、バッファ５３を介して、ＶＲＡＭ
データライン５４上に出力され、ＤＸＹアドレス合成回
路５７によって作成されたディスティネーション側の物
理アドレスに従ってＶＲＡＭＪ内に書き込まれる。
ＡＭデータバス３５、バッファ５３を介して、ＶＲＡＭ
データライン５４上に出力され、ＤＸＹアドレス合成回
路５７によって作成されたディスティネーション側の物
理アドレスに従ってＶＲＡＭＪ内に書き込まれる。
以上の動作にＪ：って、１ドツトのカラーコードデータ
のロジカル演算（論理和）とデータ転送とが完了する。
のロジカル演算（論理和）とデータ転送とが完了する。
Ｘ、Ｙ座標によるブロックデータ転送と同じ手順によっ
て、Ｘ座標方向ＮＸ個、Ｙ座標方向ＮＹ 個の合計（Ｎ
）ｌ’ＮＹ）個のカラーコードデータ ２３− のロジカル演算（論理和）とブロックデータ転送とが実
行される。
て、Ｘ座標方向ＮＸ個、Ｙ座標方向ＮＹ 個の合計（Ｎ
）ｌ’ＮＹ）個のカラーコードデータ ２３− のロジカル演算（論理和）とブロックデータ転送とが実
行される。
ＮＸレジスタ６１とＮＸカウンタ６４とが一致し、しか
もＮＹレジスタ６３とＮＹカウンタ６５とが一致すると
、ビデオＣＰＵ４７は、ロジカル演算／ブロックデータ
転送が完了したと判断し、ＳＲレジスタ４８内のコマン
ドスフスキ１−ティング（ＣＥ）ビットをクリアし、コ
マンドの終了をｃｐｕｌに知らせる。
もＮＹレジスタ６３とＮＹカウンタ６５とが一致すると
、ビデオＣＰＵ４７は、ロジカル演算／ブロックデータ
転送が完了したと判断し、ＳＲレジスタ４８内のコマン
ドスフスキ１−ティング（ＣＥ）ビットをクリアし、コ
マンドの終了をｃｐｕｌに知らせる。
上記説明において、ＶＲＡＭＪ内だけのＸ座標、Ｙ座標
による論理和／ブロックデータ転送について言及してい
るが、他の組合わせを指定するコマンドで、ロジカル演
＊／ブロックデータ転送を行なうことも、上記と同様に
可能である。これらの場合について、以下、説明する。
による論理和／ブロックデータ転送について言及してい
るが、他の組合わせを指定するコマンドで、ロジカル演
＊／ブロックデータ転送を行なうことも、上記と同様に
可能である。これらの場合について、以下、説明する。
［１］ＣＰＵ１からＶＲＡＭ４へのロジカル演算／ブロ
ックデータ転送の場合（コマンドコードＣＭ３〜０ｒ１
０１１Ｊ） この場合は、ソースがＣＰＵ１なので、ＳＡレジスタ７
１、ＳＷレジスタ７２およびＳレジスタ ２４ − ３４は使用せずに、その代りに、カラーコードレジスタ
３３を使用する。
ックデータ転送の場合（コマンドコードＣＭ３〜０ｒ１
０１１Ｊ） この場合は、ソースがＣＰＵ１なので、ＳＡレジスタ７
１、ＳＷレジスタ７２およびＳレジスタ ２４ − ３４は使用せずに、その代りに、カラーコードレジスタ
３３を使用する。
ＣＰＵ１がカラーコードレジスタ３３にセットし、ＤＡ
レジスタ７３、ＤＷレジスタ７４、に従って、ビデオＣ
ＰＵ４７がカラーコードレジスタ３３の転送データをＶ
ＲＡＭ４に書き込むと、ＳＲレジスタ４８のトランスフ
ァレディー（ＴＲ）ビットをセットし、ＣＰｔＪｌに対
して１個のデータ転送が終了し、次のデータ受入れが可
能になったことを知らせる。
レジスタ７３、ＤＷレジスタ７４、に従って、ビデオＣ
ＰＵ４７がカラーコードレジスタ３３の転送データをＶ
ＲＡＭ４に書き込むと、ＳＲレジスタ４８のトランスフ
ァレディー（ＴＲ）ビットをセットし、ＣＰｔＪｌに対
して１個のデータ転送が終了し、次のデータ受入れが可
能になったことを知らせる。
ＣＰＬｌｌは、このＴＲビットが「１」になっているこ
とを確認してから、カラーコードレジスタ３３に次の転
送データをセットする。これによって、ＴＲビットはリ
セットされてもとの状態に戻る。この他の動作は、ＶＲ
ＡＭＡ内のブロックデータ転送と同じである ［２］ＶＲＡＭ４からＣＰＵ１へのロジカル演算／ブロ
ックデータ転送の場合（コマンドコードＧＭ３〜Ｏｒｌ
ｏｌｏＪ ） この場合は、ディスティネーションがＣＰＵ １２５− になっているので、ＣＰＬｌｌからのカラーコードデー
タ（固定）は、カラーコードレジスタ３３を介して、Ｄ
レジスタ５２ヘセットされる。演算結果のカラーコード
データは、カラーコードレジスタ３３にセットされ、Ｃ
ＰＬＪｌによって読み取られる。
とを確認してから、カラーコードレジスタ３３に次の転
送データをセットする。これによって、ＴＲビットはリ
セットされてもとの状態に戻る。この他の動作は、ＶＲ
ＡＭＡ内のブロックデータ転送と同じである ［２］ＶＲＡＭ４からＣＰＵ１へのロジカル演算／ブロ
ックデータ転送の場合（コマンドコードＧＭ３〜Ｏｒｌ
ｏｌｏＪ ） この場合は、ディスティネーションがＣＰＵ １２５− になっているので、ＣＰＬｌｌからのカラーコードデー
タ（固定）は、カラーコードレジスタ３３を介して、Ｄ
レジスタ５２ヘセットされる。演算結果のカラーコード
データは、カラーコードレジスタ３３にセットされ、Ｃ
ＰＬＪｌによって読み取られる。
ビデｔＣＰＵ４７は、ＶＲＡＭ４から、ＳＡＬ／ジスタ
フ１、ＳＷレジスタ７２に従って、転送データを読み取
り、カラーコードレジスタ３３にセットすると共に、Ｓ
Ｒレジスタ４８のＴＲビットを「１」にセットする。Ｃ
ＰＵ１は、このＴＲビットを調べて、［１］になってい
たら、カラーコードレジスタ３３から転送データを読み
取る。これによりＴＲビットはリセットされてもとの状
態に戻る。他の動作は、ＶＲＡＭＪ内のデータ転送と同
じである。
フ１、ＳＷレジスタ７２に従って、転送データを読み取
り、カラーコードレジスタ３３にセットすると共に、Ｓ
Ｒレジスタ４８のＴＲビットを「１」にセットする。Ｃ
ＰＵ１は、このＴＲビットを調べて、［１］になってい
たら、カラーコードレジスタ３３から転送データを読み
取る。これによりＴＲビットはリセットされてもとの状
態に戻る。他の動作は、ＶＲＡＭＪ内のデータ転送と同
じである。
［３］表示制御回路３内の単一レジスタ（カラーフード
レジスタ３３）からＶＲＡＭ４へのロジカル演算／ブロ
ックデータ転送の場合（コマンドコードＣＭ３〜Ｏｒｌ
ｏｌｏＪ ） ＝ ２６− この場合は、カラーコードレジスタ３３に書き込まれた
データを、ＶＲＡＭ４のディスティネーション領域に転
送する場合であり、同一データを書き込むときに有効な
方法である。この動作手順は、ＣＰＵ１からＶＲＡＭ４
へのブロックデータ転送と同じである。ただし、ＣＰＵ
１は、カラーコードレジスタ３３に一度データを書き込
むだけでよく、ビデオＣＰＵ４７の制御によってデータ
が転送される。
レジスタ３３）からＶＲＡＭ４へのロジカル演算／ブロ
ックデータ転送の場合（コマンドコードＣＭ３〜Ｏｒｌ
ｏｌｏＪ ） ＝ ２６− この場合は、カラーコードレジスタ３３に書き込まれた
データを、ＶＲＡＭ４のディスティネーション領域に転
送する場合であり、同一データを書き込むときに有効な
方法である。この動作手順は、ＣＰＵ１からＶＲＡＭ４
へのブロックデータ転送と同じである。ただし、ＣＰＵ
１は、カラーコードレジスタ３３に一度データを書き込
むだけでよく、ビデオＣＰＵ４７の制御によってデータ
が転送される。
［４］ソース領域のカラーコードレジスタと、ディステ
ィネーション領域のカラーコードデータとの間で、論理
和だけでなく、論理積、排他論理和、コンブリメント等
の種々のロジカル演算が、ＡＬＵ５１によって高速に実
行可能である（コマンドレジスタＬＯ２〜０による指示
による）。
ィネーション領域のカラーコードデータとの間で、論理
和だけでなく、論理積、排他論理和、コンブリメント等
の種々のロジカル演算が、ＡＬＵ５１によって高速に実
行可能である（コマンドレジスタＬＯ２〜０による指示
による）。
上記［２］、［３］に関する動作は、ＣＰＬｌｌと表示
制御回路３との共同作業によって達成される。このため
に、双方の実行待合せが必要である。
制御回路３との共同作業によって達成される。このため
に、双方の実行待合せが必要である。
これは、ＳＲレジスタ４８のＴＲビットをセットリセッ
トすることによって制御される。
トすることによって制御される。
２７−
上記実行待合せの条件は、表示期間と帰線期間において
異なる。すなわち、帰線期間においては、総てのメモリ
アクセスをコマンド処理に当てることができるようにな
るので、コマンド処理が高速に実行可能となるために、
ＣＰＵ１の待合せは必要なくなる。特に、垂直帰線期間
は水平帰線期間よりも長いので、垂直帰線期間における
コマンド処理の時間は長く、この期間においてｃｐｕｉ
の持合せを省略するような処理方式にすれば、相当の性
能向上を行なうことができる。そのためには、垂直帰線
期間が近付いた段階で１１割込みを発生させ、ＣＰＵ１
にこの状態を知らせる。
異なる。すなわち、帰線期間においては、総てのメモリ
アクセスをコマンド処理に当てることができるようにな
るので、コマンド処理が高速に実行可能となるために、
ＣＰＵ１の待合せは必要なくなる。特に、垂直帰線期間
は水平帰線期間よりも長いので、垂直帰線期間における
コマンド処理の時間は長く、この期間においてｃｐｕｉ
の持合せを省略するような処理方式にすれば、相当の性
能向上を行なうことができる。そのためには、垂直帰線
期間が近付いた段階で１１割込みを発生させ、ＣＰＵ１
にこの状態を知らせる。
そして、第４図に示すＩＬレジスタ７０（第６図に示す
レジスタ＃８のインタラブドラインレジスタ）に、垂直
カウンタ（ライン、行）３２の値を予め、セットしてお
くことによって、上記１１割込みが行なわれる。
レジスタ＃８のインタラブドラインレジスタ）に、垂直
カウンタ（ライン、行）３２の値を予め、セットしてお
くことによって、上記１１割込みが行なわれる。
そのセットする値は、垂直帰線の開始ライン番号にして
もよいし、割込処理のオーバーヘッドが長い場合には、
その時間分早く割込を発生するよ ２８− うな値にセットしてもよいし、このようにすることによ
って能率を上げることができる。
もよいし、割込処理のオーバーヘッドが長い場合には、
その時間分早く割込を発生するよ ２８− うな値にセットしてもよいし、このようにすることによ
って能率を上げることができる。
垂直帰線中において、第４図に示すＳＲレジスタ４８（
第６図に示すレジスタ＃２のステータスレジスタ）のＶ
Ｒビットを時々調べることにより（すなわち、カウンタ
３２の出力をデコードして作るＶＲステータス信号の出
力をステータスとして読取ることによって）、その垂直
帰線期間における処理を続けるべきかどうかを判断する
。
第６図に示すレジスタ＃２のステータスレジスタ）のＶ
Ｒビットを時々調べることにより（すなわち、カウンタ
３２の出力をデコードして作るＶＲステータス信号の出
力をステータスとして読取ることによって）、その垂直
帰線期間における処理を続けるべきかどうかを判断する
。
上記ＶＲビットは、垂直帰線期間の終了から所定時間前
に「０」になるようにカウンタ３２の出力をデコードし
て作られる。なお、垂直帰線中の処理が最も長くなった
場合でも、その処理が表示１１間にずれ込まないように
、上記所定時間の時間幅を設定する必要がある。
に「０」になるようにカウンタ３２の出力をデコードし
て作られる。なお、垂直帰線中の処理が最も長くなった
場合でも、その処理が表示１１間にずれ込まないように
、上記所定時間の時間幅を設定する必要がある。
垂直帰線期間に近付いたときに１１割込みをかけるのと
同様に、水平帰線期間が近付いたときに、１１割込みを
かければ能率が向上する。ＣＰＬＪ １が水平帰線期間
をねらって処理を行なう場合、ＳＲレジスタ４８のＨＲ
ビットをチェックしながら ２９− 行なう。
同様に、水平帰線期間が近付いたときに、１１割込みを
かければ能率が向上する。ＣＰＬＪ １が水平帰線期間
をねらって処理を行なう場合、ＳＲレジスタ４８のＨＲ
ビットをチェックしながら ２９− 行なう。
この場合、ＨＲビットを発生するタイミングも次のよう
にずらすことによって、能率を向上することができる。
にずらすことによって、能率を向上することができる。
すなわち、水平帰線期間中の繰り返し処理において、Ｈ
Ｒビットを検出してからＶＲＡＭアクセスの出る最小時
間よりも前に前縁をずらし、最大時間以上前に、後縁を
ずらすようにすればよい。
Ｒビットを検出してからＶＲＡＭアクセスの出る最小時
間よりも前に前縁をずらし、最大時間以上前に、後縁を
ずらすようにすればよい。
上記のタイミングを第９図に示しである。
ＣＰＵ１に割込みをかけるために必要な、垂直帰線期間
または水平帰線期間の開始からの所定時間は、ＣＰＵ１
に対する割込み信号が発生してから、その割込み処理に
入るまでの時間に応じて変化させればよいが、この時間
は、プログラムの実行時間の長さによって変える必要が
ある。
または水平帰線期間の開始からの所定時間は、ＣＰＵ１
に対する割込み信号が発生してから、その割込み処理に
入るまでの時間に応じて変化させればよいが、この時間
は、プログラムの実行時間の長さによって変える必要が
ある。
また、垂直および水平の帰線期間内において、ビデオＣ
ＰＬＩ４７が前の処理を終了したか否かの確認を、ＣＰ
Ｕ１に省略させるようにしてＣＰＵ１の処理形態を変化
させ、帰線期間内にあることを示すステータス信号を監
視しながらこれを続け ３０− る。帰線期間の終了から所定時間内に、予めそのステー
タス信号は打切られる。これによって、ＣＰＵ１の処理
形態を元の状態に戻して、ビデオＣＰＩＪ４７が前の処
理を終了したか否かを確認する状態に戻す。
ＰＬＩ４７が前の処理を終了したか否かの確認を、ＣＰ
Ｕ１に省略させるようにしてＣＰＵ１の処理形態を変化
させ、帰線期間内にあることを示すステータス信号を監
視しながらこれを続け ３０− る。帰線期間の終了から所定時間内に、予めそのステー
タス信号は打切られる。これによって、ＣＰＵ１の処理
形態を元の状態に戻して、ビデオＣＰＩＪ４７が前の処
理を終了したか否かを確認する状態に戻す。
１１０図は、本発明の他の実施例を示Ｊブロック図であ
り、表示データにおける色指定の更新処理を高速化する
例を示すものである。
り、表示データにおける色指定の更新処理を高速化する
例を示すものである。
上記の説明において、１つのメモリアドレスの記憶内容
についてのものであり、これは１ビツト表示のシステム
に限られていた。しかし、一般的には、メモリインター
フェイスはバイト（８ビツト）またはワード（１６〜３
２ビツト）であるので、複数のドツト表示情報を含む。
についてのものであり、これは１ビツト表示のシステム
に限られていた。しかし、一般的には、メモリインター
フェイスはバイト（８ビツト）またはワード（１６〜３
２ビツト）であるので、複数のドツト表示情報を含む。
この場合、１ドツトごとの処理をする場合、その処理を
行なわないビットについては、マスクをする必要が生じ
る。
行なわないビットについては、マスクをする必要が生じ
る。
次に、バイトインターフェイスにおける４ピッ１〜色情
報（２ドツト／バイト）を有する場合の動作を説明する
。１バイトについて２ドツトの情報 ３１− を有するものであるから、ソースデータ、ディスティネ
ーションデータのそれぞれを、ビット毎に選択する。
報（２ドツト／バイト）を有する場合の動作を説明する
。１バイトについて２ドツトの情報 ３１− を有するものであるから、ソースデータ、ディスティネ
ーションデータのそれぞれを、ビット毎に選択する。
ソースデータビットセレクタ１０１は、ＳＸＹの０ビツ
トが「０」のときに上位４ビツトを選択し、その０ごッ
トが「１」のときに下位４ビツトを選択する。このデー
タは、バイトデータセレクタ１０２を通り、ＡＬＵ５１
でＤレジスタ５２の値とのロジカル演算がビット毎に実
行された後、パラレルビットセレクタ１０３によりＤＸ
ＹのビットＯの値によって指定されるどちらかの４ビツ
ト（「０」のときに上位、「１」のときに下位）がＶＲ
ＡＭデータとして出力される。
トが「０」のときに上位４ビツトを選択し、その０ごッ
トが「１」のときに下位４ビツトを選択する。このデー
タは、バイトデータセレクタ１０２を通り、ＡＬＵ５１
でＤレジスタ５２の値とのロジカル演算がビット毎に実
行された後、パラレルビットセレクタ１０３によりＤＸ
ＹのビットＯの値によって指定されるどちらかの４ビツ
ト（「０」のときに上位、「１」のときに下位）がＶＲ
ＡＭデータとして出力される。
パラレルピットセレクタ１０３は、透明色検出回路１０
４によって、ソースデータバスの値が「０」でＬＯ３−
１の場合、ソースデータは透明であると判断され、パラ
レルピットセレクタ１０３は、Ｄレジスタ５２の値をそ
のまま通す。
４によって、ソースデータバスの値が「０」でＬＯ３−
１の場合、ソースデータは透明であると判断され、パラ
レルピットセレクタ１０３は、Ｄレジスタ５２の値をそ
のまま通す。
以上によって、ビットセレクト／マスク機能および透明
処理が実現される。
処理が実現される。
３２−
すなわち、ソース領域内のカラーコードデータとディス
ティネーション領域内のカラーコードデータとをロジカ
ル演算するとともに、ソース領域内であって、物体が存
在しない部分の色コード（透明色）を透明色検出回路１
０４によって検出し、その透明色部分についてはロジカ
ル演算を省略することによって、ソース領域内の実体を
有する形状のみを高速で転送することができる。
ティネーション領域内のカラーコードデータとをロジカ
ル演算するとともに、ソース領域内であって、物体が存
在しない部分の色コード（透明色）を透明色検出回路１
０４によって検出し、その透明色部分についてはロジカ
ル演算を省略することによって、ソース領域内の実体を
有する形状のみを高速で転送することができる。
以上の動作は、色情報のビット数、１ワードのビット数
が変っても、同様に実現可能である。
が変っても、同様に実現可能である。
上記の処理は、１ドツトごとの処理についてのものであ
る。しかし、高速性を目的としてバイト単位で処理する
ことも必要であり、コマンドコードｒｌ １１１〜１１
００Ｊを用いる。このとき、ソースデータビットセレク
タ１０１を使用せず、直接、バイトデータセレクタ１０
２によって（０Ｍ２＝１）、Ｓレジスタ３４の値をＡＬ
ＬＪ５１に導き、ＡＬＵ５１の出力を強制的にＶＲＡＭ
データバス３５に導くことによって高速処理が実行され
る。
る。しかし、高速性を目的としてバイト単位で処理する
ことも必要であり、コマンドコードｒｌ １１１〜１１
００Ｊを用いる。このとき、ソースデータビットセレク
タ１０１を使用せず、直接、バイトデータセレクタ１０
２によって（０Ｍ２＝１）、Ｓレジスタ３４の値をＡＬ
ＬＪ５１に導き、ＡＬＵ５１の出力を強制的にＶＲＡＭ
データバス３５に導くことによって高速処理が実行され
る。
３３ 一
つまり、ディスティネーションレジスタに読出した表示
データの一部分をモディファイし、このモディファイし
た表示データをＶＲＡＭ４に書込むことによって、表示
データにお番プる色指定の更新処理を高速化することが
できる。
データの一部分をモディファイし、このモディファイし
た表示データをＶＲＡＭ４に書込むことによって、表示
データにお番プる色指定の更新処理を高速化することが
できる。
また、ソースアドレスで指定されるソースデータを複数
に分割し、このうちの１つを選択するとともに、ディス
ティネーションアドレスで指定されるディスティネーシ
ョンデータを複数に分割し、このうちの１つを選択する
。そして、上記のようにして選択された部分をロジカル
演算してから、各データの部分ごとに、ロジカル演算結
果またはディスティネーションデータを選択する。これ
によって、表示画面上における所望のドツトのみロジカ
ル演算することができる。
に分割し、このうちの１つを選択するとともに、ディス
ティネーションアドレスで指定されるディスティネーシ
ョンデータを複数に分割し、このうちの１つを選択する
。そして、上記のようにして選択された部分をロジカル
演算してから、各データの部分ごとに、ロジカル演算結
果またはディスティネーションデータを選択する。これ
によって、表示画面上における所望のドツトのみロジカ
ル演算することができる。
第１１図は、本発明の別の実施例を示すブロック図であ
り、漢字対応またはバッファエリアとして拡張メモリを
使用した例を示すものである。
り、漢字対応またはバッファエリアとして拡張メモリを
使用した例を示すものである。
第１１図において、ＶＲＡＭ４と並行に拡張メモリ１１
１が増設しである。たとえば、この拡張 ３４− メモリ１１１を漢字パターンＲＯＭとしてＶＲＡＭ４に
並行に増設すれば、漢字対応が可能となる。
１が増設しである。たとえば、この拡張 ３４− メモリ１１１を漢字パターンＲＯＭとしてＶＲＡＭ４に
並行に増設すれば、漢字対応が可能となる。
エリアムーブにより漢字パターンをＶＲＡＭ４に移すこ
とによって高速に表示できるからである。
とによって高速に表示できるからである。
また、このためのパターンデータを外部からロードする
必要がないので、好都合である。さらに、このときの漢
字パターンＲＯＭの読出しスピード、すなわちエリアム
ーブのサイクルタイムは表示メモリのアクセスよりも遅
くてもよいので、低速大容量のメモリ素子を使用するこ
とができる。これには、拡張メモリ内に、アドレスレジ
スタを置き、直前のアクセスが終了した段階で、アドレ
スを更新し次の読出しを開始するようにすればよい。
必要がないので、好都合である。さらに、このときの漢
字パターンＲＯＭの読出しスピード、すなわちエリアム
ーブのサイクルタイムは表示メモリのアクセスよりも遅
くてもよいので、低速大容量のメモリ素子を使用するこ
とができる。これには、拡張メモリ内に、アドレスレジ
スタを置き、直前のアクセスが終了した段階で、アドレ
スを更新し次の読出しを開始するようにすればよい。
また、ＲＡＭを拡張メモリとして増設すれば、ＶＲＡＭ
４のワークメモリとして、ＶＲＡＭ４と同じ容量までア
ドレス空間を広げることができる。
４のワークメモリとして、ＶＲＡＭ４と同じ容量までア
ドレス空間を広げることができる。
具体的ニハ、ＡＲＧＲ（Ｆ）ビｙ トＭＸＣ，ＭＸＤ。
ＭＸＳを足輪スル。Ｍ Ｘ Ｃハ、ＣＰＵ１から（７）
ＶＲＡＭアクセスを切換え制御し、ＣＰＵ１から拡張メ
モリを直接読み書きできるようにするもので ３５− ある。ＭＸＤは、ディスティネーション領域を拡張メモ
リに指定し、拡張メモリをバッファメモリまたはデータ
メモリとして読み書きできるようにするものである。そ
して、ＭＸＳは、ソース領域を拡張メモリに指定し、固
定パターンの読出しまたはバッファメモリからの読出し
を可能とするものである。
ＶＲＡＭアクセスを切換え制御し、ＣＰＵ１から拡張メ
モリを直接読み書きできるようにするもので ３５− ある。ＭＸＤは、ディスティネーション領域を拡張メモ
リに指定し、拡張メモリをバッファメモリまたはデータ
メモリとして読み書きできるようにするものである。そ
して、ＭＸＳは、ソース領域を拡張メモリに指定し、固
定パターンの読出しまたはバッファメモリからの読出し
を可能とするものである。
第１２図は、第１１図の実施例の要部を示す回路図であ
る。
る。
次に、第１２図に従って、第１１図の実施例の動作につ
いて説明する。
いて説明する。
通常のメモリへのアクセス要求は、ビデオリクエスト（
ＶＲＱ）とプロセスリクエスト（ＰＲＱ）とに大別され
る。ビデオリクエストＶＲＱは、ＣＲＴ表示用データの
読出し要求であり、カウンタ３２のカウントをもとにし
て発生される。
ＶＲＱ）とプロセスリクエスト（ＰＲＱ）とに大別され
る。ビデオリクエストＶＲＱは、ＣＲＴ表示用データの
読出し要求であり、カウンタ３２のカウントをもとにし
て発生される。
プロセスリクエストＰＲＱは、ビデオＣＰＵが発生する
ＶＲＡＭアクセスである。
ＶＲＡＭアクセスである。
この発生は、ＣＰＵ１からのパラメータセット、コマン
ド起動、ＶＲＡＭアマセス等のＣＰＵ制御 ３６− に由来する。
ド起動、ＶＲＡＭアマセス等のＣＰＵ制御 ３６− に由来する。
ビデオリクエストＶＲＱとプロセスリクエストＰＲＱは
タイミングコントロール信号によって制御され、各々割
当てられたタイムスロットで許可される。これらの動作
は、第１２図に示されるスロットスイッチ１２１によっ
て処理される。つまり、ビデオリクエストＶＲＱが発生
するタイミングでは、必ず、スロットスイッチ１２１は
、ビデオリクエストＶＲＱ側に接続され、それ以外の場
合にはプロセスリクエストＰＲＱ側に接続される。
タイミングコントロール信号によって制御され、各々割
当てられたタイムスロットで許可される。これらの動作
は、第１２図に示されるスロットスイッチ１２１によっ
て処理される。つまり、ビデオリクエストＶＲＱが発生
するタイミングでは、必ず、スロットスイッチ１２１は
、ビデオリクエストＶＲＱ側に接続され、それ以外の場
合にはプロセスリクエストＰＲＱ側に接続される。
したがって、このときにのみ、ＰＲＱが認められる。
次に、ＡＲＧＲ１７）ビｙｔ−ＭＸＣ，ＭＸＤ、ＭＸＳ
の動作、機能について説明する。
の動作、機能について説明する。
プロセスリクエストＰＲＱ内容は、ＣＰＵ１がＶＲＡＭ
４を直接アクセスする場合のＣＲＱ、ビデオＣＰＵ１２
２がコマンド実行時ディスティネーションデータをアク
セスする場合のＤＲＱ、ソースデータをアクセスする場
合のＳＲＱに分けられる。これらの要求は、通常ＡＲＧ
Ｒスイッチ１３７− ２３によって、プロセスリクエストＰＲＱ側に接続され
ている。このＡＲＧＲスイッチ１２３は、ＡＲＧＲ（１
）ＭＸＣ，ＭＸＤｌＭＸＳ（Ｄ各ビｙ トに対応シテ、
ＣＲＱ、ＤＲＱとＳＲＱ、！＝１７）ｉＬＩＸＲＱ側に
接続する。このＸＲＱは、拡張メモリへのメモリリクエ
スト（ＭＸリクエスト）であり、このＸＲＱが出ると、
ＶＲＡＭ４の代りに拡張メモリがアクセスされる。こよ
うに各々のプロセスリクエストＰＲＱ要求を、独立にＶ
ＲＡＭ４拡張メモリに振り分けることによって、拡張メ
モリをバッファメモリまたはパターンメモリとして使用
することができる。ＭＸＤで拡張メモリを、ＭｘＳでＶ
ＲＡＭ４をそれぞれ指定し、エリアムーブを指定すると
、ＶＲＡＭ４のあるエリアのデータヲセイフテキル。Ｍ
ＸＤＴ−ＶＲＡＭ４を、ＭＸＳで拡張メモリをそれぞれ
指定すると、セイブしたデータをもとに戻したり、固定
パターン（漢字パターン）をＶＲＡＭ４に移動し表示す
ることができるようになる。
４を直接アクセスする場合のＣＲＱ、ビデオＣＰＵ１２
２がコマンド実行時ディスティネーションデータをアク
セスする場合のＤＲＱ、ソースデータをアクセスする場
合のＳＲＱに分けられる。これらの要求は、通常ＡＲＧ
Ｒスイッチ１３７− ２３によって、プロセスリクエストＰＲＱ側に接続され
ている。このＡＲＧＲスイッチ１２３は、ＡＲＧＲ（１
）ＭＸＣ，ＭＸＤｌＭＸＳ（Ｄ各ビｙ トに対応シテ、
ＣＲＱ、ＤＲＱとＳＲＱ、！＝１７）ｉＬＩＸＲＱ側に
接続する。このＸＲＱは、拡張メモリへのメモリリクエ
スト（ＭＸリクエスト）であり、このＸＲＱが出ると、
ＶＲＡＭ４の代りに拡張メモリがアクセスされる。こよ
うに各々のプロセスリクエストＰＲＱ要求を、独立にＶ
ＲＡＭ４拡張メモリに振り分けることによって、拡張メ
モリをバッファメモリまたはパターンメモリとして使用
することができる。ＭＸＤで拡張メモリを、ＭｘＳでＶ
ＲＡＭ４をそれぞれ指定し、エリアムーブを指定すると
、ＶＲＡＭ４のあるエリアのデータヲセイフテキル。Ｍ
ＸＤＴ−ＶＲＡＭ４を、ＭＸＳで拡張メモリをそれぞれ
指定すると、セイブしたデータをもとに戻したり、固定
パターン（漢字パターン）をＶＲＡＭ４に移動し表示す
ることができるようになる。
以上の説明はカラーコードまたはカラーデータ ３８−
の扱いとして説明されているが、モノクロシステムとし
て扱うこともでき、その場合はバイトデータに置き換え
可能である。
て扱うこともでき、その場合はバイトデータに置き換え
可能である。
本発明は、カラーＣＲＴに対して表示制御を行なう場合
のみならずモノクロＣＲＴ、ｌ ＣＤ、プラズマ、ＥＬ
等の他の表示装置に対しても有効である。
のみならずモノクロＣＲＴ、ｌ ＣＤ、プラズマ、ＥＬ
等の他の表示装置に対しても有効である。
［発明の効果］
上記のように、本発明は、まず、ソース領域のデータを
記憶装置から続出し、ディスティネーション領域に順次
書込むことによって、表示動作の実行時間を短縮する際
に、垂直帰線期間または水平帰線期間においてコマンド
処理を高速化することができるという効果を有する。ま
た、表示データにおける色指定の更新処理を高速化する
ことができるとともに、表示画面上における所望のドツ
トのみロジカル演算することができるという効果を有す
る。さらに、ソース領域内の実体を有する形状または物
体を、高速で転送することができ、拡張メモリを漢字Ｒ
ＯＭ＜パターンメモリ）また ３９− はバッファエリアとして使用することができるという効
果も有する。
記憶装置から続出し、ディスティネーション領域に順次
書込むことによって、表示動作の実行時間を短縮する際
に、垂直帰線期間または水平帰線期間においてコマンド
処理を高速化することができるという効果を有する。ま
た、表示データにおける色指定の更新処理を高速化する
ことができるとともに、表示画面上における所望のドツ
トのみロジカル演算することができるという効果を有す
る。さらに、ソース領域内の実体を有する形状または物
体を、高速で転送することができ、拡張メモリを漢字Ｒ
ＯＭ＜パターンメモリ）また ３９− はバッファエリアとして使用することができるという効
果も有する。
第１図は従来の一般的なカラーディスプレイ装置を示す
ブロック図、第２図は第１図における表示制御回路を示
すブロック図、第３図は第１図におけるＶＲＡＭの一例
を示すブロック図であり、ブロックデータの転送動作の
説明図、第４図は本発明の一実施例を示すブロック図、
第５図、第６図は上記実施例における各レジスタの内容
を示す図、第７図はコマンドフードを示す図、第８図は
ロジカルオペレーションを示す図、第９図は本発明の他
の実施例のタイミングを示す図、第１０図は第９図実施
例の要部を示す回路図、第１１図は本発明の別の実施例
を示すブロック図、第１２図は第１１図実施例の要部を
示す回路図である。 １・・・ＣＰＵ１２・・・主メモリ、３・・・表示制御
回路、４・・・ＶＲＡＭ （ビデオメモリ）、３３・・
・カラーコードレジスタ、３４・・・Ｓレジスタ、３５
・・・ＶＲＡ ４０− Ｍアドレスバス、３８・・・ＳＸレジスタ／カウンタ、
３９・・・ＳＹレジスタ／カウンタ、４０・・・ＳＸＹ
アドレス合成回路、４７・・・ビデオＣＰＵ、５１・・
・ＡＬＬＪ（論理演算ユニット）、５７・・・ＤＸＹア
ドレス合成回路、５８・・・ＤＸレジスタ／カウンタ、
５９・・・ＤＹレジスタ／カウンタ、６１・・・ＮＸレ
ジスタ、６３・・・ＮＹレジスタ、７０・・・１ｍレジ
スタ、１０１・・・ソースデータビットセレクタ、１０
２・・・バイトデータセレクタ、１０３・・・パラレル
ピットセレクタ、１０４・・・透明色検出回路、１１１
°°°拡張メモリ、１２１・・・スロットスイッチ、１
２２・・・ビデ；４ＣＰＬｌアクセス、１２３・・・Ａ
ＲＧＲスイッチ。 ４１− 昇 斗 共 什 廿 匂り ぐ へ り 廿 ＃ ＃ 第９図 テ″−９１でス 第１１図
ブロック図、第２図は第１図における表示制御回路を示
すブロック図、第３図は第１図におけるＶＲＡＭの一例
を示すブロック図であり、ブロックデータの転送動作の
説明図、第４図は本発明の一実施例を示すブロック図、
第５図、第６図は上記実施例における各レジスタの内容
を示す図、第７図はコマンドフードを示す図、第８図は
ロジカルオペレーションを示す図、第９図は本発明の他
の実施例のタイミングを示す図、第１０図は第９図実施
例の要部を示す回路図、第１１図は本発明の別の実施例
を示すブロック図、第１２図は第１１図実施例の要部を
示す回路図である。 １・・・ＣＰＵ１２・・・主メモリ、３・・・表示制御
回路、４・・・ＶＲＡＭ （ビデオメモリ）、３３・・
・カラーコードレジスタ、３４・・・Ｓレジスタ、３５
・・・ＶＲＡ ４０− Ｍアドレスバス、３８・・・ＳＸレジスタ／カウンタ、
３９・・・ＳＹレジスタ／カウンタ、４０・・・ＳＸＹ
アドレス合成回路、４７・・・ビデオＣＰＵ、５１・・
・ＡＬＬＪ（論理演算ユニット）、５７・・・ＤＸＹア
ドレス合成回路、５８・・・ＤＸレジスタ／カウンタ、
５９・・・ＤＹレジスタ／カウンタ、６１・・・ＮＸレ
ジスタ、６３・・・ＮＹレジスタ、７０・・・１ｍレジ
スタ、１０１・・・ソースデータビットセレクタ、１０
２・・・バイトデータセレクタ、１０３・・・パラレル
ピットセレクタ、１０４・・・透明色検出回路、１１１
°°°拡張メモリ、１２１・・・スロットスイッチ、１
２２・・・ビデ；４ＣＰＬｌアクセス、１２３・・・Ａ
ＲＧＲスイッチ。 ４１− 昇 斗 共 什 廿 匂り ぐ へ り 廿 ＃ ＃ 第９図 テ″−９１でス 第１１図
Claims (1)
- 【特許請求の範囲】 （１）表示装置に画像情報と制御信号とを与える表示制
御装置において、 制御タイミングを発生する桁・ラインφ行カウンタと； 割込み発生カウント値を記憶するＩＬレジスタと； 前記カウント値と前記１’ Ｌレジスタの値とを比較し
一致検出によって割込み信号を出力する１１割込み手段
と： を有し、表示走査と同期して任意の位置で割込み信号を
発生することが可能な表示制御装置。 （２、特許請求の範囲第１項において、前記１１割込み
手段による起動によって、中央処理装置（ＣＰＵ）の処
理方式を変えることにより、システムの性能を向上させ
ることを特徴とする表示制御装置。 （３）特許請求の範囲第１項において、前記１１割込み
手段は、帰線期間の開始から所定時間前に設定し、割込
みルーチンのオーバーヘッドの時間分、割込み信号を早
く出すことによって、帰線期間の処理を有効に利用する
ことを特徴とする表示制御装置。 （４）中央処理装置（ＣＰＵ）の制御のもとに、コマン
ド処理機能を実行する表示制御装置において、 １１割込み手段による起動により、前記ＣＰｕの待ち時
間処理を変え、表示時間においてはその前のコマンド完
了の確認の後にコマンドを起動し、帰線期間においては
その前のコマンド完了の確認なしで次のコマンドを起動
するように成し、帰線期間においてコマンド処理を高速
化することを可能とする表示制御装置。 （５）特許請求の範囲第４項において、前記１１割込み
手段は、帰線期間の開始から所定時間前に設定し、割込
みルーチンのオーバーヘッドの時間分、割込み信号を早
く出すことによって、帰線期間の処理を有効に利用する
ことを特徴とする表示制御装置。 （６）表示装置に画像情報と制御信号とを与える表示制
御装置において、 制御タイミングを発生する桁・ライン・行カウンタの値
に基づいて、帰線期間内にあることを示すステータス信
号を発生する手段を有することを特徴とする表示制御装
置。 （７）特許請求の範囲第６項において、前記ステータス
信号は、実際の帰線期間に入る所定時間前に出力するも
のであることを特徴とする表示制御装置。 （８）特許請求の範囲第６項において、前記所定時間は
、前記ステータス検出によって、帰線期間の処理実行に
移るに要する最小時間に設定されていることを特徴とす
る表示制御装置。 （９）特許請求の範囲第８項において、前記ステータス
信号は、実際の帰線期間が終る所定時間前に打切るもの
であることを特徴とする表示制御装置。 （１０）特許請求の範囲第９項において、前記所定時間
は、前記ステータス検出によって、帰線期間の処理を実
行するに要する最大時間に設定されていることを特徴と
する表示制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028784A JPS60173580A (ja) | 1984-02-20 | 1984-02-20 | 表示制御装置 |
| DE19853586954 DE3586954T2 (de) | 1984-02-20 | 1985-02-13 | Anzeigesteuereinrichtung. |
| EP85101561A EP0155499B1 (en) | 1984-02-20 | 1985-02-13 | Display control unite |
| CA000474619A CA1228931A (en) | 1984-02-20 | 1985-02-19 | Display control unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028784A JPS60173580A (ja) | 1984-02-20 | 1984-02-20 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60173580A true JPS60173580A (ja) | 1985-09-06 |
Family
ID=12258041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028784A Pending JPS60173580A (ja) | 1984-02-20 | 1984-02-20 | 表示制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0155499B1 (ja) |
| JP (1) | JPS60173580A (ja) |
| CA (1) | CA1228931A (ja) |
| DE (1) | DE3586954T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2246935B (en) * | 1987-09-19 | 1992-05-20 | Hudson Soft Co Ltd | An apparatus for the control of an access to a video memory |
| GB2210239B (en) * | 1987-09-19 | 1992-06-17 | Hudson Soft Co Ltd | An apparatus for controlling the access of a video memory |
| US7827424B2 (en) * | 2004-07-29 | 2010-11-02 | Ati Technologies Ulc | Dynamic clock control circuit and method |
| US7800621B2 (en) | 2005-05-16 | 2010-09-21 | Ati Technologies Inc. | Apparatus and methods for control of a memory controller |
| US8799685B2 (en) | 2010-08-25 | 2014-08-05 | Advanced Micro Devices, Inc. | Circuits and methods for providing adjustable power consumption |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54139431A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Crt display unit |
| JPS54139433A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Decision system for end of writing |
| JPS5674738A (en) * | 1979-11-21 | 1981-06-20 | Toshiba Corp | Transfer system of display data |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4197590A (en) * | 1976-01-19 | 1980-04-08 | Nugraphics, Inc. | Method for dynamically viewing image elements stored in a random access memory array |
| JPS5326539A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Data exchenge system |
| GB2016757A (en) * | 1978-02-21 | 1979-09-26 | Data General Corp | Display Terminal |
| US4240140A (en) * | 1978-12-26 | 1980-12-16 | Honeywell Information Systems Inc. | CRT display terminal priority interrupt apparatus for generating vectored addresses |
| US4394645A (en) * | 1981-09-10 | 1983-07-19 | Sensormatic Electronics Corporation | Electrical surveillance apparatus with moveable antenna elements |
| JPS5960480A (ja) * | 1982-09-29 | 1984-04-06 | フアナツク株式会社 | デイスプレイ装置 |
-
1984
- 1984-02-20 JP JP59028784A patent/JPS60173580A/ja active Pending
-
1985
- 1985-02-13 EP EP85101561A patent/EP0155499B1/en not_active Expired - Lifetime
- 1985-02-13 DE DE19853586954 patent/DE3586954T2/de not_active Expired - Fee Related
- 1985-02-19 CA CA000474619A patent/CA1228931A/en not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54139431A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Crt display unit |
| JPS54139433A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Decision system for end of writing |
| JPS5674738A (en) * | 1979-11-21 | 1981-06-20 | Toshiba Corp | Transfer system of display data |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0155499B1 (en) | 1993-01-07 |
| EP0155499A3 (en) | 1990-09-12 |
| CA1228931A (en) | 1987-11-03 |
| EP0155499A2 (en) | 1985-09-25 |
| DE3586954D1 (de) | 1993-02-18 |
| DE3586954T2 (de) | 1993-06-03 |
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