JPH0562351B2 - - Google Patents

Description

【発明の詳細な説明】

［産業上の利用分野］ この発明は電子計算機の端末機あるいはテレビ
ゲーム等に用いられるデイスプレイ コントロー
ラに関する。 ［従来技術］ 近年、CPU（中央処理装置）の制御の下に、
CRT（ブラウン管）表示装置の画面に動画および
静止画の表示を行うデイスプレイ コントローラ
が種々開発されている。第１図はこの種のデイス
プレイ コントローラａを用いたカラーデイスプ
レイ装置の構成を示すブロツク図であり、この図
においてｂはCPU，ｃはCPU・ｂにおいて用い
られるプログラムが記憶されたROM（リードオ
ンリメモリ）およびデータ記憶用のRAM（ラン
ダムアクセスメモリ）からなるメモリ、ｄは
VRAM（ビデオRAM）、ｅはCRT表示装置であ
る。このカラーデイスプレイ装置において、
CPU・ｂは、まずCRT表示装置ｅの表示画面に
表示させるべき静止画データおよび動画データを
デイスプレイ コントローラａへ順次出力する。
デイスプレイ コントローラａは供給されたデー
タを順次VRAM・ｄへ書き込む。 次に、CPU・ｂが表示指令をデイスプレイ
コントローラａへ出力すると、デイスプレイ コ
ントローラａがこの指令を受け、VRAM・ｄ内
の静止画データおよび動画データを読出し、
CPT表示装置ｅの表示画面に表示させる。 ところで、この種のデイスプレイ装置において
は、例えば第２図に示す表示画面の領域Ｒ１に表
示されている静止画を領域Ｒ２へ移動したいとい
う場合や、表示領域以外に格納されている静止画
を表示領域に転送させたい場合などがしばしば生
じる。このような場合に、通常使用するVRAM
に加えて拡張用の外部メモリを設けると、表示領
域内と非表示領域とで画像データのやり取りを行
う際に、非表示領域の空間が拡大されるために、
非表示領域に多くの画像データを格納することが
でき、極めて有効である。しかしながら、上述の
場合は、VRAMと外部メモリのいずれをソース
もしくはデイステイネイシヨンとするか、あるい
は、VRAM内にソースとデイステイネイシヨン
を設定するか、外部メモリ内にソースとデイステ
イネイシヨンを設定するか等を、データ転送の態
様に応じて、その都度切換制御する必要が生じ
る。そして、このような切換制御をCPU側のプ
ログラムで処理するとすれば、プログラムが極め
て煩雑になつてしまうという問題が発生する。 ［発明の目的］ この発明は上記事情に鑑みてなされたもので、
その目的とするところは、メモリの拡張を極めて
容易に行うことができ、しかも、VRAMと外部
メモリとをソース、デイステイネイシヨンエリア
に適宜容易に指定し得るデイスプレイ コントロ
ーラを提供することにある。 ［発明の特徴］ 表示メモリ用のアドレスバスにアドレス入力端
が接続される拡張メモリと、前記中央処理装置に
よつてソースエリア、デイステイネイシヨンエリ
アが指定され、この指定されたエリア相互間もし
くは指定されたエリアと前記中央処理装置あるい
は直接指定したエリアとの間でカラーコードの転
送を行うコマンド処理回路と、前記ソースエリア
を拡張メモリもしくは表示用メモリのいずれに設
定するか、および前記デイステイネイシヨンエリ
アを拡張メモリもしくは表示メモリのいずれに設
定するかを各々指定する情報が書き込まれるメモ
リ選択データ記憶手段と、このメモリ選択データ
記憶手段の内容に基づき、ソースエリアアクセス
時およびデイステイネイシヨンエリアアクセス時
の各々において前記表示メモリもしくは前記拡張
メモリのいずれか一方にメモリアドレスストロー
ブ信号を切換えて供給するストローブ信号切換手
段とを具備することを特徴としている。 ［実施例］ 第３図はこの発明の一実施例によるデイスプレ
イ コントローラ（以下VDPと略称する）１を
適用したカラーデイスプレイ装置の概略構成を示
すブロツク図であり、この図において２はCPU、
３はメモリ、４はVRAM、５はCRT表示装置で
ある。VDP１において、画像データ処理回路１
０は、CRT表示装置５の画面の走査スピードに
対応して、VRAM４内の静止画データおよび動
画データをインターフエイス１１を介して読み出
すとともに、CRT表示装置５へ画面の走査に必
要な同期信号SYNCを出力する。この場合、静止
画データおよび動画データは各々表示面上のドツ
トの色を指定するカラーコード（２，４あるいは
８ビツト）から成つており、画像データ処理回路
１０は、読み出したカラーコードをカラーパレツ
ト１２へ出力する。カラーパレツト１２は供給さ
れたカラーコードをRGB（レツド、グリーン、ブ
ルー）信号に変換してCRT表示装置５へ供給す
る。また、画像データ処理回路１０はCPU２か
らインターフエイス１３を介して供給される画像
データを、画面の非表示期間（垂直帰線期間等）
においてVRAM４へ書き込み、さらに、VRAM
４をアクセスしている時、およびCPU２が直接
VRAM４あるいは拡張用の外部RAM（DRAM）
１７をアクセスしている時は、信号Ｓ１をコマン
ド処理回路１５へ供給して、アクセス中であるこ
とを知らせる。この場合、VRAM４（あるいは
DRAM１７）へのアクセスには、画像データ処
理回路１０，CPU２、コマンド処理回路１５な
る順で優先順位が設定されており、画像データ処
理回路１０は自らがアクセスを行なわない所定の
タイミングにおいて、CPU２のアクセスを許可
する信号TACを出力する。また、画像データ処
理回路１０はVRAM４のみにアクセス可能であ
り、CPU２とコマンド処理回路１５とはVRAM
４とDRAM１７の双方にアクセス可能である。
そして、CPU２がVRAM４もしくはDRAM１７
に直接アクセスを行う場合は、インターフエイス
１３内に設けられているアクセス制御部１３ａに
ロウアドレスとカラムアドレスを順次書き込み、
次いで、これらのアドレスデータとロウアドレス
ストローブとカラムアドレスローブCASを出力
して、アクセスアドレスを確定し、その後に、イ
ンターフエイス１３を介してデータ転送を行う。
なお、第３図では、アクセス制御部１３ａから出
力されるロウアドレスストローブは図示を省略し
たが、このロウアドレスストローブはVRAM４
およびDRAM１７に直接供給されている。これ
は、画像データ処理回路１０およびコマンド処理
回路１５においても同様であるので、これらのロ
ウアドレスストローブは図示省略した。また、第
３図に示すCDBは共通データバスであり、CAB
は共通アドレスバスである。 また、コマンド処理回路１５は、CPU２から、
インターフエイス１３を介して供給される各種の
コマンドに対応する処理を行う回路であり、その
詳細を第８図および第９図に示す。 次に、この実施例における静止画表示について
説明する。この実施例においては、静止画表示の
モードが複数設定されており、大別すると８×８
または８×６画素のパターンを適宜選択して表示
面上に表示するパターンモードと、画面を構成す
る全ドツトを個々に色指定するドツトマツプモー
ドとに分かれる。この場合、パターンモードは従
来のデイスプレイ コントローラの処理と略同様
であるのでその説明を省略し、ドツトマツプモー
ドについてのみ説明を行う。 この実施例におけるドツトマツプモードには、
Ｇ，Ｇ，Ｇ，の４種のモードがあり、各
モードにおけるVRAM４内の静止画データと表
示位置との対応関係は次の通りである。 Ｇモード このＧモードは第４図イに示すように、256
×192ドツトの画面構成になつており、この画面
を構成する全ドツトのカラーコードが同図ロに示
すVRAM４の静止画データエリア４ａ内に格納
されている。またＧモードにおけるカラーコー
ドは、４ビツトで構成されており、このカラーコ
ードが同図ハに示す順序で静止画データエリア４
ａ内に格納されている。すなわち、VRAM４の
０番地には表示画面の（ｘ座標、ｙ座標）が
（０，０）のドツトのカラーコードおよび（ｘ，
ｙ）が（１，０）のドツトのカラーコードが各々
記憶され、１番地には、（２，０）のカラーコー
ドおよび（３，０）のカラーコードが各々記憶さ
れている。以下同様である。また、このＧモー
ドではカラーコードが４ビツトであるから、１ド
ツトにつき16色まで指定することができる。ま
た、静止画データエリア４ａの容量は図示のよう
に24576バイト必要になる。VRAM４内のエリア
４ｃは動画表示に必要な各種データが記憶される
エリアであり、エリア４ｂは予備エリアである。
この場合、予備エリア４ｂは静止画データエリア
４ａの続き番地に割り当てられており、必要に応
じて静止画表示用のカラーコードを格納し得るよ
うになつている。 Ｇモード このＧモードは第５図イに示すように、512
×192ドツトの画面構成になつており、全ドツト
のカラーコートがＧモードと同様に静止画デー
タエリア４ａに格納される。また、Ｇモードに
おけるカラーコードは、２ビツトで構成されてお
り、このカラーコードが同図ハに示す順序で静止
画データエリア４ａの１アドレスに４個づつ格納
されている。また、静止画データエリア４ａの容
量はＧモードと同様に24576バイト必要になる。
これは、Ｇモードではｘ軸方向のドツト数がＧ
モードの２倍となつているが、カラーコードの
ビツト数がＧモードの1/2となつているからで
ある。そして、カラーコードが２ビツトであるか
ら、１ドツトに対し４色まで指定することができ
る。なお、VRAM４内のエリア４ｂ，４ｃにつ
いては、Ｇモードと同様である。 Ｇモード このＧモードは第６図イに示すように、512
×192ドツトの画面構成になつており、カラーコ
ードはＧモードと同様に４ビツトで構成されて
いる。この結果、静止画データエリア４ａの容量
はＧモードの２倍の49152バイトとなつており
（同図ロ）、また、同静止画データエリア４ａ内の
カラーコードの並び順は同図ハに示すようになつ
ている。 Ｇモード このＧモードにおいては、カラーコードが８
ビツトで構成されており、この結果、表示面上の
１ドツトに対し、256色の色指定を行うことがで
きる。また、画面構成は第７図イに示すように
256×192ドツトとなつており、静止画データエリ
ア４ａの容量はＧモードと同様に49152バイト
となつている。そして、同静止画データエリア４
ａ内のカラーコードの並び順は、第７図ハに示す
ように１アドレスに１個づつ格納されている。 次に、コマンド処理回路１５の詳細を説明す
る。このコマンド処理回路１５はCPU２から供
給される各種コマンドを解読し、この解読結果に
対応するデータ処理を行う回路である。CPU２
から供給されるコマンドは、ハイスピードムーブ
コマンド群と、ロジカルムーブコマンド群とに大
別される。ハイスピードムーブコマンドは、カラ
ーコードの転送をバイト単位で行うよう指定する
コマンドであり、ロジカルムーブコマンドはカラ
ーコードの転送をドツト単位で行うよう指定する
コマンドである。また、各コマンドは各々８ビツ
ト構成であり、上位４ビツトがデータ処理命令、
下位４ビツトがロジカルオペレーシヨン（以下
LOPと略称する）命令となつている。この場合、
データ処理命令はデータ処理の種類を指示する命
令であり、また、LOP命令はカラーコード転送
の際に後述する透明処理および論理演算を行うよ
う指示する命令である。なお、ハイスピードムー
ブコマンドにはLOP命令が含まれない（下位４
ビツトが「０」となる）。 第８図はコマンド処理回路１５の構成を示すブ
ロツク図である。この図において１９はCPUバ
ス、（以下CBUSと称す）であり、インターフエ
イス１３（第３図）を介してCPU２に接続され
ている。２０はCPU２から供給されるコマンド
が格納されるコマンドレジスタであり、このコマ
ンドレジスタ２０の上位４ビツト（データ処理命
令）はコマンドデコーダ２１によつてデコードさ
れた後、マイクロプログラムROM（以下μプロ
グラムROMと称す）２２、ジヤンプコントロー
ラ２３およびハイスピードムーブ検出回路２４に
供給される。μプログラムROM２２には、各種
コマンドに対応するマイクロプログラムが複数記
憶されており、コマンドデコーダ２１の出力信号
によつて選択されたマイクロプログラムが、プロ
グラムカウンタ２５のカウント出力OT２のカウ
ントアツプに対応して順次読み出されてμインス
トラクシヨンデコーダ（以下μIDと略称する）２
６に供給される。μID２６はμプログラムROM
２２から読み出された命令に基づいて３ステツプ
の命令を作成し、これらの各命令をプログラムカ
ウンタ２５のカウント出力OT１のカウントアツ
プに応じて順次デコードし、出力する。出力され
た信号は制御信号群CONTとして演算およびレ
ジスタ回路（以下ARCと略称する）２７へ供給
される。また、μID２６はμプログラムROM２
２から読み出された命令に基づいて制御信号
VAS，JMP1，JMP2，TS，TDを作成し、出力
する。 プログラムカウンタ２５は、そのカウント出力
OT１が３進、OT２が18進となつており、また、
カウント出力OT２はカウント出力OT１が一巡
する毎に１インクリメントされる。また、プログ
ラムカウンタ２５の端子CKはクロツク入力端子、
Ｒはリセツト端子、PSはプリセツト端子であり、
Ｃはカウント中断端子である。２８はVRAMア
クセスコントローラであり、以下に述べる処理を
行う。今、μプログラムROM２２から出力され
る命令が、VRAM４のアクセスを必要とする命
令であつた場合、μID２６は信号VASをVRAM
アクセスコントローラ２８へ供給する。VRAM
アクセスコントローラ２８は、信号VASが供給
された時に信号Ｓ１が出力されているかどうか、
（すなわち、画像データ処理回路１０がVRAM４
をアクセス中であるかあるいはCPU２がアクセ
ス中であるかどうか）を調べ、信号Ｓ１が出力さ
れていれば、信号Ｓ３をプログラムカウンタ２５
の端子Ｃに供給して、プログラムカウンタ２５の
カウント動作を中断させる。この結果、μID２６
は命令の解析処理に移ることができず、アクセス
待機状態となる。一方、信号Ｓ１が出力されてい
なければ、VRAMアクセスコントローラ２８は
信号Ｓ３を出力せず、この結果、μID２６は直ち
に命令の解析処理に移ることができ、VRAM４
へのアクセスが実行される。このように、
VRAMアクセスコントローラ２８は、コマンド
処理回路１５と画像データ処理回路１０とが共に
VRAM４のアクセスを必要とした場合に、画像
データ処理回路１０のアクセスを優先させ、コマ
ンド処理回路１５の処理を一時中断させる回路で
ある。 次にジヤンプコントローラ２３は、マイクロプ
ログラム中の各種ジヤンプ命令に対するジヤンプ
先アドレスをコントロールするものであり、内部
にジヤンプ先選択用のフリツプフロツプFF１，
FF２を有している。この場合、フリツプフロツ
プFF１は、ARC２７内の演算結果判別回路４１
（第９図参照）から出力される信号＜−＞、＜０
＞、＜256＞、＜512＞（これらの検出信号の意味に
ついては後述する）のいずれかの信号と、信号
JMP１とによつてセツトされ、また、フリツプ
フロツプFF２は信号＜−＞、＜０＞のいずれかの
信号と、信号JMP２とによつてセツトされる
（FF１，２のリセツト信号系路は説明の煩雑を避
けるために図示省略する）。そして、ジヤンプコ
ントローラ２３は、フリツプフロツプFF１，２
の状態、カウント出力OT２の値およびコマンド
デコーダ２１の出力信号に基づいてジヤンプ先ア
ドレスを作成し、このジヤンプ先アドレスをプロ
グラムカウンタ２５のプリセツト端子PSへ出力
する。プログラムカウンタ２５は端子PSにジヤ
ンプ先アドレスが供給されると、このアドレスを
カウント出力OT２として出力し、この結果、実
行中のマイクロプログラムの処理が、ジヤンプ先
アドレスの命令へ移る。 ハイスピードムーブ検出回路２４は、コマンド
デコーダ２１の出力信号に基づいて、現時点にお
いて処理するコマンドがハイスピードムーブコマ
ンド群に属するコマンドであるかどうかを検出
し、ハイスピードムーブコマンドであることが検
出されると、 信号Ｓ２を画像データ処理回路１０へ出力する。
画像データ処理回路１０は、信号Ｓ２が供給され
ている間は、動画表示処理を禁止状態にする。す
なわち、ハイスピードムーブコマンドにおいて
は、コマンド処理回路１５が画像データ処理回路
１０の動画処理に割り当てられているタイムスロ
ツトをも使用してVRAM４のアクセスを行うこ
とができる。 次にLOPデコーダ３０は、コマンドレジスタ
２０の下位４ビツト内のデータ（LOP命令）を
デコードし、このデコード結果を信号LOPSとし
てARC２７へ供給する。 ３１はモードレジスタであり、前述したドツト
マツプモードＧ〜Ｇのいずれかを指定するデ
ータがCPU４によつて書き込まれる。このレジ
スタ３１の出力はデータMODとしてARC２７へ
供給される。３２はアーギユメントレジスタであ
る。このアーギユメントレジスタ３２は第１０図
に示すように８ビツトのレジスタであり、その第
２、第３ビツトに各々CPU２によつて１ビツト
のデータDIRXおよびDIRYが書き込まれ、第４、
第５、第６ビツトに各々CPU２によつて１ビツ
トのデータMXS，MXD，MXCが書き込まれ
る。このレジスタ３２の第２、第３ビツトの出力
はデータARDとしてARC２７へ供給され、また
第４〜第６ビツトの出力は各々第３図に示すよう
にアンドゲートAN１，AN２およびスイツチ手
段SW２の制御端子ｄに供給される。この場合の
スイツチ手段SW２は制御端子ｄに“１”信号が
供給されると出力端子ａを選択し、“０”信号が
供給されると出力端子ｂを選択する。なお、デー
タMXS，MXD，MXCおよびDIRYの機能につ
いては後に説明する。３３は各種のフラグがセツ
トされるフラグレジスタであり、各フラグのセツ
トおよびリセツトはフラグ制御回路３４によつて
行われ、また、このフラグレジスタ３３の内容は
CBUS１９へ出力される。 次に、ARC２７について説明する。このARC
２７は、第９図に示すように10個のレジスタSX，
SY……LORと、アドレスシフタ４３と、加減算
回路４４と、データシフタ４５と、LOPユニツ
ト４０と、演算結果判別回路４１と、CBUS１９
と、IBUS（内部バス）４７と、VDBUS（VRAM
データバス）４８と、VABUS（VRAMアドレス
バス）４９とから構成されている。レジスタSX
……LORは各々、ロード端子と、出力バツフア
と出力バツフアのエネーブル、デイエーブルを制
御する出力制御端子とを有し、上記ロード端子お
よび出力制御端子へ各々制御信号群CONT（第８
図）の中の特定の制御信号が供給される。そし
て、例えばレジスタSX内のデータをレジスタ
SXAへ転送する場合は、まずレジスタSXの出力
制御端子へ出力バツフアをエネーブルとする制御
信号が供給され、同時に、レジスタSXAのロー
ド端子へデータロードを指示する制御信号が供給
される。これにより、レジスタSX内のデータが
IBUS４７を介してレジスタSXA内に転送され
る。演算結果判別回路４１は、加減算回路４４に
おける演算結果を判別する回路であり、演算結果
が負、「０」，「256」，「512」の場合に各々信号＜
−＞，＜０＞，＜256＞，＜512＞を出力する。なお、
構成要素４０および４３〜４５については後述す
る。 次に、上述したコマンド処理回路１５の動作を
説明する。このコマンド処理回路１５は12種類の
コマンドを処理し得るようになつているが、以下
にLMMM（Logical Move Memory to
Memory）コマンドおよびHMMM（High Speed
Move Memory to Memory）コマンドの処理過
程について説明する。これらのコマンドは共に第
１１図イに示す表示画面の領域Ｓ（ソース）の画
像を領域Ｄ（デステイネイシヨン）へ移動させた
り、あるいは、同図ロ，ハ，ニに示すように、
VRAM２とDRAM１７の相互間やDRAM１７
の内部において、ソースエリア内のデータをデス
テイネイシヨンエリアへ転送させるコマンドであ
る。この場合、同図イに示す転送はアーギユメン
トレジスタ３２内のMXSとMXDを共に“０”
とした場合の転送であり、また、同図ロ，ハ，ニ
は各々MXS，MXDを各々（“０”，“１”），
（“１”，“０”），（“１”，“１”）とした場合の
転送
である（詳細は後述）。 また、LMMMコマンドとHMMMコマンドと
の相違は次の３点にある。（詳細は後述する。） 第１点：LMMMコマンドにおいては、カラーコ
ードの転送がドツト単位で行われる。これ
に対し、HMMMコマンドにおいてはバイ
ト単位で行われる。 第２点：LMMMコマンドにおいては、透明処理
および論理演算処理が可能である。これに
対し、HMMMコマンドにおいては、これ
らの処理が不可能である。 第３点：LMMMコマンドにおいては、画像デー
タ処理回路１０（第３図）における表示処
理がコマンド処理より優先する。これに対
し、HMMMコマンドにおいては、画像デ
ータ処理回路１０における動画の表示処理
を一時中止してコマンド処理が行われる。 次に、LMMM，HMMMコマンドの処理過程
の概略は次の通りである。 □ LMMMコマンド 例えば第１１図の移動の場合、まずドツトＰ１
のカラーコードをVRAM４から読み出し、次い
でドツトＱ１のカラーコードをVRAM４から読
み出す。次に、ドツトＰ１，Ｑ１の各カラーコー
ドの透明処理および論理演算処理を行い、この処
理結果をドツトＱ１に対応するVRAM４の記憶
エリアに書き込む。以下、ドツトＰ２，Ｑ２、ド
ツトＰ３，Ｑ３……について同様の処理を繰返
す。 □ HMMMコマンド モードＧの場合を例にとり説明する。いま例
えば第１２図に示すように、ドツトＰ１，Ｐ２の
カラーコードがVRAM４のアドレス＜85＞に、
ドツトＰ３，Ｐ４のカラーコードがVRAM４の
アドレス＜86＞に、……、各々記憶されており、
また、ドツトＱ１，Ｑ２のカラーコードが
VRAM４のアドレス＜215＞に、ドツトＱ３，Ｑ
４のカラーコードがVRAM４のアドレス＜216＞
に、……、各々記憶されているとする。この場
合、HMMMコマンド処理においては、まず、ア
ドレス＜85＞内のカラーコードを読み出し、この
読み出したカラーコードをアドレス＜215＞内に
書き込み、次いで、アドレス＜86＞内のカラーコ
ードを読み出してアドレス＜216＞内に書き込み、
以下、この処理を繰返す。 次に、上記コマンド処理の際に必要な各種の処
理について説明する。 (1) 透明処理 領域Ｓのカラーコードが透明を示すカラーコー
ド（この実施例ではALL“０”）の場合に、この
カラーコード（ALL“０”）を領域Ｄへ移さず、
領域Ｄのカラーコードをそのまま残す方が都合が
よい場合がある。この処理を透明処理といい、こ
の実施例では、CPU２が透明処理を行うか行わ
ないかを、LOP命令（コマンドの下位４ビツト）
によつて指定し得るようになつている。 (2) 論理演算処理 この処理は領域Ｓのドツトのカラーコードの各
ビツトの領域Ｄのドツトのカラーコードの各ビツ
トとの間の論理演算を行う処理である。この実施
例においてはAND，OR，EXOR（イクスクルー
シブオア）、NOTの各演算を行い得るようになつ
ており、また、CPU２が論理演算の種類および
論理演算を行うか否かをLOP命令によつて指定
し得るようになつている。 第１表に、この実施例におけるLOP命令の種
類を示す。この表において、SCはソースカラー
コード（領域Ｓのドツトのカラーコード）、DCは
デステイネイシヨンカラーコード、ＤはＤ領域を
示す。

〔発明の効果〕

以上詳細に説明したように、この発明によれば
表示メモリ用のアドレスバスにアドレス入力端が
接続される拡張メモリと、前記中央処理装置によ
つてソースエリア、デイステイネイシヨンエリア
が指定され、この指定されたエリア相互間もしく
は指定されたエリアと前記中央処理装置との間で
カラーコードの転送を行うコマンド処理回路と、
前記ソースエリアを拡張メモリもしくは表示メモ
リのいずれに設定するか、および前記デイステイ
ネイシヨンエリアを拡張メモリもしくは表示メモ
リのいずれに設定するかを各々指定する情報が書
き込まれるメモリ選択データ記憶手段と、このメ
モリ選択データ記憶手段の内容に基づき、ソース
エリアアクセス時およびデイテイネイシヨンエリ
アアクセス時の各々において前記表示メモリもし
くは前記拡張メモリのいずれか一方にメモリアド
レスストローブ信号を切換えて供給するストロー
ブ信号切換手段とを具備したので、メモリの拡張
が極めて容易に行い得るとともに、VRAMと外
部メモリの各々に対し、ソースエリアとデイステ
イネイシヨンエリアを適宜設定することができ
る。したがつて、非表示メモリエリアに多くの画
像データを格納することができるとともに、これ
らの画像データの転送態様が極めて多様になるか
ら、従来にない新規な表示上の効果を奏すること
ができる。

【図面の簡単な説明】

第１図は従来のデイスプレイコントローラを用
いたデイスプレイ装置の構成を示すブロツク図、
第２図は画像の移動を説明するための図、第３図
はこの発明の一実施例によるデイスプレイコント
ローラを用いたカラーデイスプレイ装置の概略構
成を示すブロツク図、第４図〜第７図は各々同デ
イスプレイ装置における静止画の表示モードを説
明するための図、第８図は第３図におけるコマン
ド処理回路１５の構成を示すブロツク図、第９図
は第８図における演算およびレジスタ回路
（ARC）２７の構成を示すブロツク図、第１０図
は第８図におけるアーギユメントレジスタ３２の
構成を示す図、第１１図〜第１４図および第１６
図、第１７図はいずれも第８図に示すコマンド処
理回路１５の動作を説明するための説明図、第１
５図はコマンド処理回路１５の動作フローチヤー
ト、第１８図は同実施例の一応用例の構成を示す
ブロツク図である。 ４……VRAM（拡張メモリ）、１５……コマン
ド処理回路、３２……アーギユメントレジスタ
（メモリ選択データ記憶手段）、AN１〜AN３…
…アンドゲート（ストローブ信号切換手段）、
OR１〜OR４……オアゲート（ストローブ信号
切換手段）、SW１，SW２……スイツチ手段（ス
トローブ信号切換手段）。

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置の制御の下に、表示画面の各ド
   ツトに対応して表示メモリに記憶されたカラーコ
   ードを前記メモリから読み出し、この読み出した
   カラーコードに基づいて前記表示画面にドツト表
   示を行うデイスプレイ コントローラにおいて、
   前記表示メモリ用のアドレスバスにアドレス入力
   端が接続される拡張メモリと、前記中央処理装置
   によつてソースエリア、デイステイネイシヨンエ
   リアが指定され、この指定されたエリア相互間も
   しくは指定されたエリアと前記中央処理装置ある
   いは直接指定したエリアとの間でカラーコードの
   転送を行うコマンド処理回路と、前記ソースエリ
   アを拡張メモリもしくは表示用メモリのいずれに
   設定するか、および前記デイステイネイシヨンエ
   リアを拡張メモリもしくは表示メモリのいずれに
   設定するかを各々指定する情報が書き込まれるメ
   モリ選択データ記憶手段と、このメモリ選択デー
   タ記憶手段の内容に基づき、ソースエリアアクセ
   ス時およびデイステイネイシヨンエリアアクセス
   時の各々において前記表示メモリもしくは前記拡
   張メモリのいずれか一方にメモリアドレスストロ
   ーブ信号を切換えて供給するストローブ信号切換
   手段とを具備することを特徴とするデイスプレイ
   コントローラ。